TWI533458B - 具有空乏型浮動閘極通道之分裂閘極記憶體胞元及其製作方法 - Google Patents

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Description

具有空乏型浮動閘極通道之分裂閘極記憶體胞元及其製作方法
本發明係有關於分裂閘極、非依電性快閃記憶體胞元及其製造方法，更特定言之，係有關於在浮動閘極下方該基體中具有一修正傳導性型式的記憶體胞元。
具有一選擇閘極，一浮動閘極，一控制閘極及一抹除閘極的分裂閘極非依電性快閃記憶體胞元於業界係為廣而熟知的。例如，可見美國專利號碼第6,747,310號，第7,868,375號及7,927,994號，以及公開的申請案2011/0127599，於此係針對所有目的皆以全文引用方式併入本案以為參考資料。該等分裂閘極記憶體胞元包括位於該基體中的一通道區域其在源極與汲極間延伸。該通道區域在該浮動閘極下方具有一第一部分(以下稱為FG通道，其之傳導性係由該浮動閘極控制)，及一第二部分位在該選擇閘極下方(以下稱為“WL通道”(字元線)，其之傳導性係由該選擇閘極控制)。
為了增加性能及降低用於讀取、規劃及抹除的操作電壓，不同的絕緣及其他的厚度可經最佳化。然而，對 於進一步的胞元最加化的需求無法僅靠胞元幾何性最佳化而達成。
較高階的胞元最佳化已在具有第一傳導型式之半導體材料的基體，於第二傳導型式的基體中第一及第二間隔開之區域的記憶體裝置中實現，在基體中於其間具有一通道區域，一傳導性浮動閘極覆蓋並與該基體絕緣，其中該浮動閘極係至少部分地配置覆蓋該第一區域及該通道區域的一第一部分，一傳導性第二閘極側向地與該浮動閘極相鄰並與之絕緣，其中該第二閘極係至少部分地配置覆蓋該通道區域之一第二部分並與之絕緣，以及該通道區域第一部分之至少一部分係為第二傳導性型式。
一種構成記憶體裝置的方法包括提供第一傳導型式的一半導體材料之基體，在一第二傳導型式的基體中構成第一及第二間隔開的區域，在基體中於其間具有一通道區域，其中該通道區域具有第一及第二部分，於該通道區域第一部分中構成具有第二傳導性型式的一區域，構成一傳導性浮動閘極覆蓋該基體並與之絕緣，其中該浮動閘極係至少部分地配置覆蓋該第一區域及該通道區域的第一部分，並構成一第二傳導性閘極與該浮動閘極側向地相鄰並與之絕緣，其中該第二閘極係至少部分地配置覆蓋該通道區域之該第二部分並與之絕緣。
本發明的其他目的及特性將由對說明書、請求項及附加圖式之檢閱將變得顯而易見的。
10‧‧‧記憶體胞元
12‧‧‧單結晶基體
14、16‧‧‧區域
18‧‧‧通道區域
18a‧‧‧WL通道
18b‧‧‧FG通道
19‧‧‧摻雜區域
20‧‧‧選擇閘極
22、80、90‧‧‧浮動閘極
24‧‧‧抹除閘極
26、82、92‧‧‧控制閘極
30‧‧‧隧道氧化物
32‧‧‧浮動閘極氧化物
40‧‧‧二氧化矽層
42‧‧‧第一多晶矽層
44‧‧‧絕緣層
46‧‧‧第二多晶矽層
48、62‧‧‧絕緣體層
48a、48c‧‧‧氮化矽
48b、49、54‧‧‧二氧化矽
50‧‧‧氮化矽層
51‧‧‧間隔件
52、56‧‧‧氧化物層
70‧‧‧位元線
72‧‧‧位元線接點
84‧‧‧規劃/抹除閘極
S1、S2‧‧‧堆疊
圖1係為具有FG通道其具有與該基體不同傳導性的一區域的一四閘極記憶體胞元之一側橫截面視圖。
圖2A至2M係為側橫截面視圖，圖示製作本發明之一非依電性記憶體胞元的製程中之該等步驟。
圖3係為具有FG通道其具有與該基體不同傳導性的一區域的一三閘極記憶體胞元的一側橫截面視圖。
圖4係為具有FG通道其具有與該基體不同傳導性的一區域的一二閘極記憶體胞元的一側橫截面視圖。
本發明改良性能與持久性，包括降低操作電壓，藉由讓FG通道傳導性型式為與該基體的傳導性型式相反，其構成一空乏型FG電晶體。
圖1圖示藉由本發明之技術所構成的一非依電性記憶體胞元10的一橫截面視圖。儘管圖2之該記憶體胞元10係為能由本發明之技術受益的示範性型式，但其僅為一實例且不應視為具限制性。該記憶體胞元10係以一大體上單結晶基體12，諸如單晶矽，其係為P傳導性型式，製成。該基體12內係為一第二傳導型式的一區域14。假若該第一傳導型式係為P，則該第二傳導型式係為N。該第二傳導型式之另一區域16係與區域14間隔開。一通道區域18係位於該等區域14與16之間，其包含該WL通道18a及FG通道18b，並且其提供用於在區域14與區域16之間電荷之傳導。該FG通道18b具有其之傳導性型式係與該基體之傳導 性型式相反的一摻雜區域19。因此，就一P傳導性型式基體而言，在FG通道18b中區域19係為N傳導性型式。作為一非限制性實例，基體12係為P傳導性型式，區域14及16係為N+傳導性型式，以及在FG通道18b中的區域19係為N-傳導性型式。
定位在上方，並與該基體12間隔開且與之絕緣的係為一選擇閘極20，亦為所熟知的字元線20。該選擇閘極20係經定位覆蓋該通道區域18之一第一部分(亦即，WL通道部分18a)。該通道區域18之該WL通道部分18a緊鄰該區域14。因此，該選擇閘極20僅些許或未與該區域14部分重疊。一浮動閘極22亦係經定位在該基體12上方並係與該基體12間隔開且係與之絕緣。該浮動閘極22係經定位覆蓋該通道區域18之一第二部分(亦即該FG通道部分18b)以及該區域16之一部分。該通道區域18之該FG通道18b係與該通道區域18之該WL通道18a分開的。因此，該浮動閘極22係側向地間隔開並係與該選擇閘極20絕緣且係與之相鄰。一抹除閘極24係經定位覆蓋並與該區域16間隔開，且係與該基體12絕緣。該抹除閘極24係側向地絕緣並與該浮動閘極22間隔開。該選擇閘極20係至該浮動閘極22之一側邊，將該抹除閘極24至該浮動閘極22之另一側邊。最後地，經定位在該浮動閘極22之上方並與之絕緣且間隔開的係為一控制閘極26。該控制閘極26係定位在該抹除閘極24與該選擇閘極20之間並與之絕緣。
於傳導性型式與該基體12之傳導性型式相反的 該FG通道18b中構成其中係界定該通道區域18的區域19，提供了複數優點，包括降低操作電壓，較寬的操作窗以及較高的規劃-抹除持久性。
分裂閘極記憶體胞元的循環持久性，其係利用多晶矽到多晶矽Fowler-Nordheim電子穿隧用於抹除，以及源極側熱電子射入用於規劃，係藉由電子捕捉之製程限制在電荷轉移介電層中。該胞元操作窗可經描述為在抹除及規劃狀態下胞元臨界電壓(相應地為V te 及相對應地V tp )的差異，其中胞元臨界電壓係相對於控制閘極26經量測。在浮動與抹除閘極22/24之間的隧道氧化物30中以及該浮動閘極22下方該浮動閘極氧化物32中循環誘發電荷捕捉導致操作窗收縮。已經證實的是減小操作窗係自“抹除側”發生，亦即，V te 增加，同時V tp 在循環期間未顯示顯著的改變。該胞元抹除性能係根據EG電壓，該電壓係於抹除期間施加至一胞元，其係為獲得一特定位準之FG電位所需，或是係視為“1”狀態的胞元讀取電流，加以特性化。此電壓之後將視為V erase 。於循環期間V erase 增加，且最終可超過該EG電壓，其係用以抹除該記憶體陣列(V e )。此情況代表“抹除失敗”。記憶體胞元持久性能力係視V e -V erase 的差異而定。改良記憶體胞元及記憶體陣列持久性的一方法，在於降低胞元V erase 。
本發明利用降低V erase 的方法，基於V erase 與浮動閘極臨界電壓FG V t 之間的關係。浮動閘極電壓FG V t 在V erase 方面的影響表示為 其中CREG係為EG-FG電容耦合係數。V erase 隨著FG V t 變得較低而降低。於典型的CREG=0.2之值，一伏特之浮動閘極電壓FG V t 降低導致~1.25V的V erase 改變。
V te 依循具1/CRCG係數的浮動閘極電壓FG V t ，其中CRCG係為CG-FG電容耦合係數： 因此V te 隨著tFG V t 降低而變得負值更大。
於該說明的胞元中規劃效率係極高的，當規劃期間FG通道係具傳導性時，亦即，當應用以下狀況時，並且實際上當不再應用以下狀況時停止： 其中Q係為為於FG中的電荷；C係為FG電容；CR i V i 係為於規劃期間在所有胞元節點上該等電容耦合係數與該等電壓的乘積；V SL 係為於規劃期間的源極(16)電壓。
假設於規劃期間閘極電壓係為固定的，在規劃之後任何FG V t 的變化係直接地轉換成FG電子電荷的變化： 該V tp 之定義，其係為在規劃後該胞元的控制閘極電壓CG V t ： 其中VWL及CRWL分別係為在胞元V tp 測量期間的WL電壓，以WL-FG電容耦合係數。由方程式(4)-(5)得到 其意指V tp 不視FG V t 而定：假若FG V t 係為低的，則該胞元係恰經規劃較深，因此V tp 保持固定不變。
以上分析顯示較低的FG V t 自抹除側加寬該胞元操作窗(V erase 減少，V te 變得更大負值)，並且不影響該胞元規劃性能(V tp 保持相同)。
圖2A-2M圖示於製作一4閘極非依電性記憶體胞元10之製程中該等步驟的橫截面視圖。從圖2A開始，顯示在P型式單晶矽的一基體12中藉由在該基體12上首先沉積一光阻劑材料(未顯示)而形成N-區域19，接著藉由一遮罩步驟以形成通過該光阻劑材料的該基體12之該等曝光的選擇部分。使用該光阻劑作為一光罩，基體12的該等曝光部分係接受一高電壓離子植入(N-型式)其造成N-區域19。在去除該光阻劑之後，在該基體12上構成一二氧化矽層40。針對一90n奈米(或120奈米)製程而言，該二氧化矽層40可大約為80-100埃。之後在該二氧化矽層40上沉積或構成一第一多晶矽層42(或非結晶矽)。該第一多晶矽層42可大約為300-800埃。該第一多晶矽層42接續地在與該選擇閘極20垂直的一方向上經圖案化。
參考圖2B，另一絕緣層44，諸如二氧化矽(或甚至是一複合層，諸如ONO)係沉積或構成在該第一多晶矽層42上。視該材料係為二氧化矽或ONO而定，該層44可大約為100-200埃。一第二多晶矽層46接著係沉積或是構成在該層44上。該第二多晶矽層46之厚度可大約為500-4000埃。另一絕緣體層48係沉積或是構成在該第二多晶矽層46上並在接續的乾蝕刻期間使用作為一硬式光罩。於一較佳的具體實施例中，該層48係為一複合層，其包含氮化矽48a，二氧化矽48b及氮化矽48c，其中對於層48a尺寸可大約為200-600埃，對於層48b尺寸可大約為200-600埃以及對於層48c尺寸可大約為500-3000埃。
參考圖2C，光阻劑材料(未顯示)係沉積在圖2B中顯示的該結構上，以及構成一遮蔽步驟將該光阻劑材料之選定部分曝光。該光阻劑係經顯影並使用該光阻劑作為一光罩，該結構係經蝕刻。該複合層48，該第二多晶矽層46，該絕緣層44係接著經非等向性蝕刻，直至該第一多晶矽層42係經暴露為止。於圖2C中顯示該所得的結構。儘管僅有兩“堆疊”：顯示為S1及S2，應為清楚的是具有複數之相互分開的該等“堆疊”。在上述光微影蝕刻製程(用以產生圖2C之結構，其指示由層46構成該控制閘極)中使用的該光罩，可與用以構成區域19的該光微影蝕刻製程所使用之相同的光罩。
參考圖2D，二氧化矽49係沉積或構成在該結構上。此作業係在沉積層50之後進行。該二氧化矽49及矽氮 化矽50係經非等向性蝕刻而留下一間隔件51(其係為該二氧化矽49及矽氮化矽50之結合物)圍繞每一個堆疊S1及S2。圖2E中顯示該所得的結構。
參考圖2E，構成一光阻劑光罩覆蓋介於該等堆疊S1及S2與交替對堆疊之間的該等區域。為了討論起見，此介於堆疊S1及S2之間的區域將被稱為“內區域”以及沒有被光阻劑覆蓋的該等區域應被視為“外區域”。位於該等外區域中該曝光的第一多晶矽42係經非等向性蝕刻。該氧化物層40係相似地經非等向性蝕刻。圖2E中顯示該所得的結構。
參考圖2F，將該光阻劑材料自圖2E中顯示的該結構中去除。接著沉積或構成一氧化物層52。接著該氧化物層52接受一非等向性蝕刻留下間隔件52，與堆疊S1及S2相鄰。圖2F中顯示該所得的結構。
參考圖2G，接著沉積該光阻劑材料並經遮罩於該等堆疊S1與S2間的該內區域中留有開口。再者，與輿圖2E中所顯示該圖式相似，該光阻劑係介於其他可交替對之堆疊之間。在該等堆疊S1及S2(及其他可交替對之堆疊)之間的該等內區域中的該多晶矽42係經非等向性蝕刻。位在該多晶矽42下方的該二氧化矽層40亦經非等向性蝕刻。該所得的結構係受到高電壓離子植入構成該等區域16。圖2G中顯示該所得的結構。
參考圖2H，位在該內區域中與該等堆疊S1及S2相鄰的氧化物間隔件52係藉由，例如，一濕蝕刻或一乾等 向性蝕刻加以去除。參考圖2I，去除位在該等堆疊S1及S2之該等外面區域中的該光阻劑材料。在任何地方沉積或構成二氧化矽54。圖2I中顯示該所得的結構。
參考圖2J，該結構係再一次由光阻劑材料覆蓋並執行一遮罩步驟讓該等堆疊S1及S2之外區域曝光留下光阻劑材料覆蓋該等堆疊S1及S2之間的內區域。執行一氧化物非等向性蝕刻，以減小位在該堆疊S1及S2之外區域中該間隔件54之厚度，並以完全地將二氧化矽自該等外區域中的該暴露矽基體12去除。圖2J中顯示該所得的結構。
參考圖2K，在該結構上構成一薄的二氧化矽層56。此氧化物層56係為介於該選擇閘極與該基體12之間的該閘極氧化物。參考圖2L，多晶矽係沉積在每一地方，其接著接受非等向性蝕刻於該堆疊S1及S2之該外區域中構成間隔件，其構成彼此相鄰共有一共用區域16的二記憶體胞元10之該等選擇閘極20。此外，位於該等堆疊S1及S2之該等內區域範圍內的該等間隔件係一起地合併構成由二相鄰的記憶體胞元10共有的一單抹除閘極24。
參考圖2M，在該結構上沉積一絕緣體層62，並非等向性蝕刻以構成緊鄰著選擇閘極20的間隔件62。絕緣體62可為一包含二氧化矽及氮化矽的複合層。之後，執行一離子植入步驟構成該等區域14。每一記憶體胞元在另一側邊上共有一共用的區域14。接續地沉積絕緣體及金屬化層並圖案化以構成位元線70及位元線接點72。該等規劃、讀取及刪除以及特別地該施用的電壓之操作可與於USP 6,747,310中提出者相同的，其之揭示內容於此以全文引用方式併入本案以為參考資料。圖2M中顯示該所得的記憶體胞元10。
於該FG通道中構成區域19能夠應用在其他的分裂閘極記憶體胞元構態。例如，美國專利7,315,056揭示一具有三個閘極(一浮動閘極，一控制閘極及一規劃/抹除閘極)的分裂閘極記憶體胞元，並係於此針對所有目的以全文引用方式併入本案以為參考資料。圖3圖示該三閘極記憶體胞元其經修改以於該FG通道中包括區域19。特別地，此記憶體胞元構態包括該浮動閘極80，與該浮動閘極80側面相鄰並向上延伸且覆蓋浮動閘極80的控制閘極82，以及位在浮動閘極80之另一側邊上並向上延伸且覆蓋浮動閘極80的一規劃/抹除閘極84。利用此胞元設計，由於該控制與浮動閘極之間較高的耦合，所以該浮動閘極電壓FG Vt對於V erase 的影響藉由將區域19增加至該FG通道區域係為更加強烈。該浮動閘極電壓FG Vt對於規劃操作上的影響係為相似的。規劃作業有效地在一特定的表面電位值處停止，因此該胞元將在一較低浮動閘極電壓FG Vt下點規劃得較深： 藉增加區域19，亦可能減小源極16與浮動閘極的部分重疊，為了較佳地縮小至較小的胞元尺寸。
美國專利5,029,130揭示一具有二閘極(一浮動閘極及一控制閘極)的分裂閘極記憶體胞元，並係於此針對 所有目的以全文引用方式併入本案以為參考資料。圖4圖示二閘極記憶體胞元其經修改以於該FG通道中包括應力源區域19。特別地，此記憶體胞元構態包括浮動閘極90及與該浮動閘極90側面相鄰並向上延伸且覆蓋浮動閘極90的一控制閘極92。增加區域19減小了操作電壓並增加該胞元操作窗。
應瞭解的是本發明並不限制在上述說明及本文圖解的該等具體實施例，但包含涵蓋於該等附加請求項之範疇內的任何及所有變化形式。例如，本文中本發明所參考者並不意欲限制任何請求或請求條件之範疇，反而僅參考由該等請求項的其中一項或是更多項所涵蓋的一或更多之特性。以上所說明的材料、製程及數例僅係為示範性的，並不應視為限制該等請求項。例如，取代執行一選擇性N-型式植入以於基體12中構成區域19，該整個基體12可接受N-型式植入，接著在構成該等浮動閘極之後藉由一選擇性P-型式植入，以一方式其中在該等浮動閘極下方N-型式植入處係經保存，以產生具有N-型式區域19的一P-型式基體此外，該基體可為n-型式其具有係為p-型式之區域19。再者，如由該等請求項及說明書係為顯而易見的，並非所有的方法步驟需以圖解或請求之準確的順序執行，而是容許正確構成本發明之該記憶體胞元的任何順序。最後，單一材料層可被構成為該種或相似材料的多重層，並且反之亦然。
應注意的是，如於本文所使用，該等用語“覆蓋 (over)”及“在..上(on)”二者在內地包括“直接地在..上”(無中間材料、元件或配置於其間的空間)及“間接地在..上”(中間材料、元件或配置於其間的空間)。同樣地，該用語“相鄰(adjacent)”包括“直接地相鄰”(無中間材料、元件或配置於其間的空間)及“間接地相鄰”(中間材料、元件或配置於其間的空間)，“安裝至(mounted to)”包括“直接地安裝至”(無中間材料、元件或配置於其間的空間)及“間接地安裝至”(中間材料、元件或配置於其間的空間)，及“電耦合(electrically coupled to)”包括“直接地電耦合至”(其間無中間材料或元件將該等元件電連接在一起)及“間接地電耦合至”(其間中間材料或元件將該等元件電連接在一起)。例如，構成一元件“覆蓋在一基體上”可包括直接地將該元件構成在該基體上其間無中間材料/元件，以及間接地將該元件構成在該基體上其間具有一或更多的中間材料/元件。
10‧‧‧非依電性記憶體胞元
14,16‧‧‧區域
19‧‧‧應力源區域
20‧‧‧選擇閘極/字元線
24‧‧‧抹除閘極
62‧‧‧絕緣體層
70‧‧‧位元線
72‧‧‧位元線接點

Claims (18)

  1. 一種記憶體裝置，其包含：一第一導電型式之半導體材料的一基體；於該基體中的一第二導電型式之間隔開的第一及第二區域，且在該基體中於該第一及第二區域之間具有一通道區域；一導電性浮動閘極，係位於該基體上方並與之絕緣，其中該浮動閘極係部分地配置在該第一區域上方及部分地配置在該通道區域的一第一部分上方；一導電性第二閘極，係側向地與該浮動閘極相鄰並與之絕緣，其中該第二閘極係部分地或完全地配置在該通道區域之一第二部分上方並與之絕緣；其中該通道區域之第一部分中的一部分或全部係為第二導電型式，且其中該通道區域之第二部分係全部為第一導電型式。
  2. 如請求項1之記憶體裝置，其中該第二閘極具有一第一部分其與該浮動閘極側向地相鄰並與之絕緣，以及一第二部分其向上延伸並位在該浮動閘極上方且與之絕緣。
  3. 如請求項1之記憶體裝置，其進一步包含：一導電性規劃/抹除閘極，側向地位在該浮動閘極之一側邊並與之絕緣，其中該規劃/抹除閘極係部分地或完全地配置在該第一區域上方並與之絕緣；以及該第二閘極，係側向地位在該浮動閘極之該一側邊的相對側並與之絕緣。
  4. 如請求項1之記憶體裝置，其進一步包含：一導電性控制閘極，係位在該浮動閘極上方並與之絕緣；一導電性抹除閘極，係側向地位在該浮動閘極之一側邊並與之絕緣，其中該抹除閘極係部分地或完全地配置在該第一區域上方並與之絕緣；以及該第二閘極係側向地位在該浮動閘極之該一側邊的相對側並與之絕緣。
  5. 如請求項1之記憶體裝置，其中該第一導電型式係為P導電型式，以及該第二導電型式係為N導電型式。
  6. 如請求項5之記憶體裝置，其中該等第一及第二區域係為N+導電型式，以及該通道區域第一部分係為N-導電型式。
  7. 一種構成記憶體裝置的方法，其包含以下步驟：提供一第一導電型式的一半導體材料之一基體；在該基體中構成一第二導電型式的間隔開之第一及第二區域，且在該基體中於該第一及第二區域之間具有一通道區域，其中該通道區域具有第一及第二部分；構成一位於該通道區域之第一部分中之具有第二導電型式的區域；構成一導電性浮動閘極於該基體上方並與之絕緣，其中該浮動閘極係部分地配置在該第一區域上方及部分地配置在該通道區域之第一部分上方；構成一導電性第二閘極，係與該浮動閘極側向地相鄰並與之絕緣，其中該第二閘極係部分地或完全地配置在該通道區域之該第二部分上方並與之絕緣； 且其中該通道區域之第二部分係全部為第一導電型式。
  8. 如請求項7之方法，其中該第二閘極具有一第一部分其與該浮動閘極側向地相鄰並與之絕緣，以及一第二部分其向上延伸並位在該浮動閘極上方且與之絕緣。
  9. 如請求項7之方法，其進一步包含：構成一導電性規劃/抹除閘極，其側向地位在該浮動閘極之一側邊並與之絕緣，其中該規劃/抹除閘極係部分地或完全地配置在該第一區域上方並與之絕緣；以及該第二閘極係側向地位在該浮動閘極之該一側邊的相對側並與之絕緣。
  10. 如請求項7之方法，其進一步包含：構成一導電性控制閘極，其位在該浮動閘極上方並與之絕緣；構成一導電性抹除閘極，其側向地位在該浮動閘極之一側邊並與之絕緣，其中該抹除閘極係部分地或完全地配置在該第一區域上方並與之絕緣；以及該第二閘極係側向地位在該浮動閘極之該一側邊的相對側並與之絕緣。
  11. 如請求項7之方法，其中構成該導電性控制閘極以及構成位於該通道區域之第一部分中之該區域，係使用相同的光微影蝕刻光罩而進行。
  12. 如請求項7之方法，其中，構成位於該通道區域之第一部分中具有第二導電型式的該區域之步驟包含： 將該第二導電型式的一摻雜劑植入位於該通道區域之第一部分中的該區域。
  13. 如請求項7之方法，其中該第一導電型式係為P導電型式，以及該第二導電型式係為N導電型式。
  14. 如請求項13之方法，其中構成位於該通道區域之第一部分中具有第二導電型式的該區域之步驟包含：將一N導電型式的摻雜劑植入位於該通道區域之第一部分中的該區域。
  15. 如請求項13之方法，其中構成位於該通道區域之第一部分中具有第二導電型式的該區域之步驟包含：將一N導電型式摻雜劑植入該基體中；以及以排除該通道區域之第一部分中之該區域的方式，將一P導電型式摻雜劑植入該基體。
  16. 如請求項13之方法，其中該第一及第二區域係為N+導電型式，以及該通道區域第一部分係為N-導電型式。
  17. 如請求項16之方法，其中構成位於該通道區域之第一部分中具有第二導電形式的該區域之步驟包含：將一N-導電型式的摻雜劑植入位於該通道區域之第一部分中的該區域。
  18. 如請求項16之方法，其中構成位於該通道區域之第一部分中具有第二導電型式的該區域之步驟包含：將一N-導電型式摻雜劑植入該基體中；以及以排除該通道區域之第一部分中之該區域的方式，將一P導電型式摻雜劑植入該基體。
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