CN107342106A - 闪存单元、闪存单元的编程方法及闪存单元的擦除方法 - Google Patents

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Abstract

本发明提供了一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法，所述闪存单元包括形成有N阱的P型衬底和所述N阱上的栅极结构，所述栅极结构包括第一存储位和第二存储位，所述第一存储位和所述第二存储位共享一个字线栅。通过对闪存单元的控制栅、位线、字线栅、N阱进行电压配置，从而达到编程的操作。通过在字线栅上施加正电压，在两个存储位的控制栅上施加负电压，快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。

Description

闪存单元、闪存单元的编程方法及闪存单元的擦除方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法。
背景技术
闪存(Flash)是一种非易失性存储器，其特点是在断电后仍可保存存储的数据，闪存包括多个闪存单元，现有的对闪存单元的编程大多采用沟道热电子注入方式(ChannelHot Electron Injection，CHEI)，在所述栅极和所述漏极施加高电压以产生热电子，由于热电子注入本身的物理特性，其耗电大，载流子注入效率低。
为了提高载流子注入效率，现有的N型沟道闪存器件采用了分栅结构的源端热电子注入方法(Source-side Channel Hot Electron，SSCHE)进行编程。但是现有的N型沟道闪存器件为了形成热电子其沟道长度就不可能他太短，与当今市场对不断缩小的器件尺寸需求相悖。
发明内容
本发明的目的在于提供一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法，以实现提高读取速度、降低功耗、增加存储的状态和减小擦除电压的目的。
为了达到上述目的，本发明提供了一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法；
所述闪存单元包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为源极和漏极，所述N阱的P型掺杂区上形成有第一位线和第二位线，所述源极与所述第一位线连接，所述漏极与所述第二位线连接；
位于所述N阱上的栅极结构，所述栅极结构包括第一存储位、第二存储位和字线栅，所述第一存储位包括第一控制栅和第一浮栅，所述第二存储位包括第二控制栅和第二浮栅；
所述第一存储位、所述字线栅和所述第二存储位依次并排排列在所述源极和所述漏极之间；
可选的，所述第一浮栅位于所述第一控制栅和所述N阱之间，所述第二浮栅位于所述第二控制栅和所述N阱之间；
可选的，所述第一存储位和所述第二存储位对称分布于所述字线栅两侧；
可选的，所述第一控制栅和所述第二控制栅对称分布于所述字线栅两侧；
可选的，所述第一浮栅和所述第二浮栅对称分布于所述字线栅两侧；
可选的，所述源极和所述漏极关于所述栅极结构的中心对称；
所述闪存单元的编程方法包括：
对所述第一存储位编程时，在所述第一控制栅上施加第一电压，在所述第二控制栅上施加第二电压，在所述第一位线上施加零电压，在所述第二位线上施加第三电压，在所述字线栅上施加第四电压，在所述N阱上施加第五电压；
对所述第二存储位编程时，在所述第一控制栅上施加第二电压，在所述第二控制栅上施加第一电压，在所述第一位线上施加第三电压，在所述第二位线上施加零电压，在所述字线栅上施加第四电压，在所述N阱上施加第五电压；
可选的，所述第一电压的范围为4V至10V；
可选的，所述第二电压的范围为1V至3V；
可选的，所述第三电压的范围为5V至10V；
可选的，所述第四电压的范围为1V至4V；
可选的，所述第五电压的范围为5V至10V；
可选的，所述闪存单元的擦除方法包括：
所述闪存单元的擦除方法包括：
在所述字线栅上施加正电压，在所述第一控制栅和所述第二控制栅上同时施加负电压；
可选的，在所述字线栅上施加正电压的范围为4V至14V；
可选的，在所述第一控制栅和所述第二控制栅上施加负电压的范围为-9V至0V。
在本发明提供的闪存单元、闪存单元的编程方法及闪存单元的擦除方法中，所述闪存单元包括形成有N阱的P型衬底和所述N阱上的栅极结构，并且在N阱中栅极结构的两侧掺杂P+以形成源极和漏极，构成了P沟道闪存结构，与传统的N沟道闪存相比，P沟道闪存利用空穴的碰撞离化产生电子进而产生热电子，其碰撞离化率更高，因此器件的尺寸可以进一步缩小。所述栅极结构包括第一存储位和第二存储位，所述第一存储位和所述第二存储位共享一个字线栅，与传统的P沟道闪存相比，本发明提供的闪存单元有两个存储位，存储的状态更多。通过对闪存单元的控制栅、字线栅、位线、N阱进行电压配置，N阱的空穴在夹断点处强电场的作用下获得很高的能量，高能的空穴与硅晶格发生碰撞产生高能电子，在控制栅上施加电压，这些高能电子在控制栅电压所产生的强电场作用下进入浮栅，从而达到编程的操作。通过在字线栅上施加正电压，在两个存储位的控制栅上施加负电压，快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。
附图说明
图1为实施例提供的闪存单元的示意图；
其中，1-栅极结构，11-第一存储位，111-第一浮栅，112-第一控制栅，12-第二存储位，121-第二浮栅，122-第二控制栅，13-字线栅，2-P型衬底，21-N阱，22-源极，23-漏极，3-第一位线，4-第二位线。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为实施例提供的闪存单元的示意图，如图1所示，所述闪存单元包括：P型衬底2，所述P型衬底2内形成有N阱21，所述N阱21中形成有P型掺杂区，所述P型掺杂区作为源极22和漏极23，所述N阱的P型掺杂区上形成有第一位线3和第二位线4，所述源极22与所述第一位线3连接，所述漏极23与所述第二位线4连接；位于所述N阱21上的栅极结构1，所述栅极结构1包括第一存储位11、第二存储位12和字线栅13，所述第一存储位11包括第一控制栅112和第一浮栅111，所述第二存储位12包括第二控制栅122和第二浮栅121；所述第一存储位11、所述字线栅13和所述第二存储位12依次并排排列在所述源极22和所述漏极23之间。所述闪存单元的衬底为P型衬底2，并在P型衬底2中形成N阱21，所述闪存单元包括两个存储位，并且共用一个字线栅13，存储的状态更多。
如图1所示，所述闪存单元具有两个存储位，所述第一存储位11和所述第二存储位12对称分布于所述字线栅13的两侧。所述第一存储位11和所述第二存储位12均包括控制栅和浮栅，可以认识到，所述第一控制栅112和第二控制栅122对称分布于所述字线栅13的两侧；所述第一浮栅111和第二浮栅121对称分布于所述字线栅13的两侧；并且所述第一控制栅112和第二控制栅122并排排列；所述第一浮栅111和第二浮栅121并排排列。所述源极22与漏极23位于所述栅极结构1的两侧，并且关于所述栅极结构1的中心对称。
所述P型衬底2内部具有N阱21，在所述N阱21中掺杂P+以形成源极区域和漏极区域，所述源极区域对应于所述源极22，所述漏极区域对应于所述漏极23。其中，所述源极22和所述漏极23形成于所述N阱21的内部；所述源极22与所述第一位线3耦接，所述漏极23与所述第二位线4耦接。
本实施例还提供了一种闪存单元的编程方法，所述闪存单元的编程方法包括：对所述第一存储位11编程时，在所述第一控制栅112上施加第一电压，在所述第二控制栅122上施加第二电压，在所述第一位线3上施加零电压，在所述第二位线4上施加第三电压，在所述字线栅13上施加第四电压，在所述N阱上21施加第五电压；对所述第二存储位12编程时，在所述第一控制栅112上施加第二电压，在所述第二控制栅122上施加第一电压，在所述第一位线3上施加第三电压，在所述第二位线4上施加零电压，在所述字线栅13上施加第四电压，在所述N阱上21施加第五电压，通过对闪存单元的控制栅、字线栅13、位线、N阱21进行电压配置，PMOS沟道中的空穴在夹断点处强电场的作用下获得很高的能量，高能的空穴与硅晶格发生碰撞产生高能电子，在控制栅上施加电压，这些高能电子在控制栅电压所产生的强电场作用下进入浮栅，从而达到编程的操作。
优选的，对所述第一存储位11编程时，在所述第一控制栅112上施加5V的电压，在所述第二控制栅122上施加1V的电压，在所述第一位线3上施加零电压，在所述第二位线4上施加6V的电压，在所述字线栅13上施加2V的电压，在所述N阱上21施加6V的电压；对所述第二存储12位编程时，在所述第一控制栅112上施加1V的电压，在所述第二控制栅122上施加5V的电压，在所述第一位线3上施加6V的电压，在所述第二位线4上施加零电压，在所述字线栅13上施加2V的电压，在所述N阱上21施加6V的电压。当然，本领域技术人员应当认识到，施加的所述第一电压至第五电压并非固定，所述第一电压的范围为4V至10V，例如是5V、6V、8V；所述第二电压的范围为1V至3V，例如是2V；所述第三电压的范围为5V至10V，例如是6V、8V；所述第四电压的范围为1V至4V，例如是2V、3V；所述第五电压的范围为5V至10V，例如是6V、8V，在这里需要说明一下，为了防止在编程过程中PN结正向偏置，所施加的第五电压必须大于等于第三电压。
本实施例还提供了一种闪存单元的擦除方法，所述闪存单元的擦除方法包括：在所述字线栅13上施加第二正电压，在所述第一控制栅11和所述第二控制栅12上施加第二负电压。通过在字线栅11上施加正电压，在两个存储位的控制栅上施加负电压，能够快速擦除信息，所述字线栅11的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。
优选的，在所述字线栅13上施加8V的电压，在所述第一控制栅11和所述第二控制栅12上施加-7.5V的电压，所述第一位线3、第二位线4和N阱21施加0V的电压，字线栅13作为擦除栅快速存储位上的信息。可以认识到，所述第二正电压的范围为4V至14V，例如是7V、8V、10V、12V和14V，所述第二负电压的范围为-9V至0V，例如是-8V、-6V、-4V和-2V。
综上，在本发明实施例提供的闪存单元、闪存单元的编程方法及闪存单元的擦除方法中，具有如下的优点：所述闪存单元包括形成有N阱的P型衬底和所述N阱上的栅极结构，并且在N阱中栅极结构的两侧掺杂P+以形成源极和漏极，构成了P沟道闪存结构，与传统的N沟道闪存相比，P沟道闪存利用空穴的碰撞离化产生电子进而产生热电子，其碰撞离化率更高，因此器件的尺寸可以进一步缩小。所述栅极结构包括第一存储位和第二存储位，所述第一存储位和所述第二存储位共享一个字线栅，与传统的P沟道闪存相比，本发明提供的闪存单元有两个存储位，存储的状态更多。通过对闪存单元的控制栅、字线栅、位线、N阱进行电压配置，PMOS沟道中的空穴在夹断点处强电场的作用下获得很高的能量，高能的空穴与硅晶格发生碰撞产生高能电子，在控制栅上施加电压，这些高能电子在控制栅电压所产生的强电场作用下进入浮栅，从而达到编程的操作。通过在字线栅上施加正电压，在两个存储位的控制栅上施加负电压，快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (15)

1.一种闪存单元，其特征在于，所述闪存单元包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为源极和漏极，所述N阱的P型掺杂区上形成有第一位线和第二位线，所述源极与所述第一位线连接，所述漏极与所述第二位线连接；
位于所述N阱上的栅极结构，所述栅极结构包括第一存储位、第二存储位和字线栅，所述第一存储位包括第一控制栅和第一浮栅，所述第二存储位包括第二控制栅和第二浮栅；
所述第一存储位、所述字线栅和所述第二存储位依次并排排列在所述源极和所述漏极之间。
2.如权利要求1所述的闪存单元，其特征在于，所述第一浮栅位于所述第一控制栅和所述N阱之间，所述第二浮栅位于所述第二控制栅和所述N阱之间。
3.如权利要求1所述的闪存单元，其特征在于，所述第一存储位和所述第二存储位对称分布于所述字线栅两侧。
4.如权利要求1所述的闪存单元，其特征在于，所述第一控制栅和所述第二控制栅对称分布于所述字线栅两侧。
5.如权利要求1所述的闪存单元，其特征在于，所述第一浮栅和所述第二浮栅对称分布于所述字线栅两侧。
6.如权利要求1所述的闪存单元，其特征在于，所述源极和所述漏极关于所述栅极结构的中心对称。
7.一种如权利要求1～6中任一项所述的闪存单元的编程方法，其特征在于，所述闪存单元的编程方法包括：
对所述第一存储位编程时，在所述第一控制栅上施加第一电压，在所述第二控制栅上施加第二电压，在所述第一位线上施加零电压，在所述第二位线上施加第三电压，在所述字线栅上施加第四电压，在所述N阱上施加第五电压；
对所述第二存储位编程时，在所述第一控制栅上施加第二电压，在所述第二控制栅上施加第一电压，在所述第一位线上施加第三电压，在所述第二位线上施加零电压，在所述字线栅上施加第四电压，在所述N阱上施加第五电压。
8.如权利要求7所述的闪存单元的编程方法，其特征在于，所述第一电压的范围为4V至10V。
9.如权利要求7所述的闪存单元的编程方法，其特征在于，所述第二电压的范围为1V至3V。
10.如权利要求7所述的闪存单元的编程方法，其特征在于，所述第三电压的范围为5V至10V。
11.如权利要求7所述的闪存单元的编程方法，其特征在于，所述第四电压的范围为1V至4V。
12.如权利要求7所述的闪存单元的编程方法，其特征在于，所述第五电压的范围为5V至10V。
13.一种如权利要求1～6中任一项所述的闪存单元的擦除方法，其特征在于，所述闪存单元的擦除方法包括：
在所述字线栅上施加正电压，在所述第一控制栅和所述第二控制栅上同时施加负电压。
14.如权利要求13所述的闪存单元的擦除方法，其特征在于，在所述字线栅上施加正电压的范围为4V至14V。
15.如权利要求13所述的闪存单元的擦除方法，其特征在于，在所述第一控制栅和所述第二控制栅上施加负电压的范围为-9V至0V。
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