CN100411149C - 串接的电荷陷入记忆胞的操作装置与操作方法 - Google Patents

串接的电荷陷入记忆胞的操作装置与操作方法 Download PDF

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CN100411149C CNB2005100854281A CN200510085428A CN100411149C CN 100411149 C CN100411149 C CN 100411149C CN B2005100854281 A CNB2005100854281 A CN B2005100854281A CN 200510085428 A CN200510085428 A CN 200510085428A CN 100411149 C CN100411149 C CN 100411149C
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Abstract

本发明是有关于一种串接的电荷陷入记忆胞的操作装置与操作方法。该串接的记忆胞具有电荷陷入结构，并利用选择由字符线所选定的记忆胞部分，对串接的记忆胞进行读取。记忆胞是藉由打开串接的记忆胞一侧上的传递晶体管的其中之一所选定。所选定部分的电荷储存状态是藉由测量连接所有传递晶体管的位线上的电流所决定。

Description

串接的电荷陷入记忆胞的操作装置与操作方法
技术领域
本发明涉及一种电子式可程序化可抹除非挥发记忆体，特别是涉及一种具有偏压配置的电荷陷入记忆体，其对读取记忆胞的电荷陷入结构中不同位置的内容有高敏感度。
本申请范围主张优先2004年9月9日提出申请的美国专利申请临时案序号60/608,455号。本申请范围也主张优先2004年9月9日提出申请的美国专利申请案临时序号60/608,528号
背景技术
电子式可程序化可抹除非挥发记忆体的技术是以电荷陷入结构做为基础，例如可电除且可程式只读记忆体(Electrically ErasableProgrammable Read Only Memory，EEPROM)和闪存(flash memory)可运用于不同的现代化应用上，而可电除且可程式只读记忆体和闪存上是可利用一些记忆胞结构。因此，当集成电路的尺寸朝向缩小化时，则对以电荷陷入介电层为基础的记忆胞结构会引起很大的兴趣，因为其制程的简化与容忍度较高。其中，以电荷陷入介电层为基础的记忆胞结构包括PHINES的结构。举例来说，这些记忆胞结构是利用将电荷陷入到电荷陷入介电层中以储存数据，其中电荷陷入层例如是氮化硅层。另外，当负电荷处于陷入状态，则记忆胞的启始电压会增加，而记忆胞的启始电压可藉由从电荷陷入层将负电荷移开而降低。
习知记忆胞结构是依靠反向读取操作以决定记忆体结构的内容。然而，反向读取技术实际上为将多重电荷陷入结构耦接在一起，甚至只有部分电荷陷入结构含有需要被读取的数据也须如此。上述的依靠反向读取操作以决定记忆体结构的内容的方法限制了利用电荷陷入结构以做为非挥发性记忆体的困难，而其是由于窄化了测量反向读取技术的电流的感测窗(sensing window)，且在电荷陷入结构中可储存的数据也会较其他方式来的少。
因此，对电荷陷入记忆胞而言，需要能够不用使多重电荷陷入结构之间耦接即可进行读取，甚至当只有部分电荷陷入结构含有需被读取的数据时也可如此。
发明内容
有鉴于此，本发明提供一种记忆胞的操作方法、集成电路的结构与记忆体的制造方法。
本发明提出一种非挥发性记忆体，此非挥发性记忆体包括多数个记忆胞、第一传递晶体管、第二传递晶体管、位线、字符线与逻辑。其中，多数个记忆胞呈串联配置，且串联配置具有第一端与第二端。另外，第一传递晶体管耦接到串联配置的该第一端，第二传递晶体管耦接到串联配置的第二端，位线耦接到第一传递晶体管与第二传递电晶，字符线耦接到每一个记忆胞的上介电层，逻辑耦接到这些记忆胞。每一个记忆胞包括基底、下介电层、电荷陷入结构、上介电层。其中，基底含有一源极与一漏极，下介电层耦接到基底，电荷陷入结构耦接到下介电层，上介电层耦接到电荷陷入结构。另外，上述的电荷陷入结构具有部份对应源极和漏极。而且，每一部份的电荷陷入结构具有一电荷储存状态，其可依据记忆胞的设计与应用以储存一位元或多重位元。上述的逻辑开启第一传递晶体管和第二传递晶体管其中之一，以使位线电性耦接到这些记忆胞中的其中之一的源极或漏极，且选定部分对应源极和漏极的电荷陷入结构。举例来说，倘若已选定的记忆胞的源极较漏极更靠近第一端，则开启耦接到第一端的第一传递晶体管，以选择对应源极的以选定的记忆胞的电荷陷入结构部分。倘若已选定的记忆胞的漏极较源极更靠近第一端，则开启耦接到第一端的第一传递晶体管，以选择对应漏极的以选定的记忆胞的电荷陷入结构部分。
在栅极与源极或漏极其中之一的电压差会产生一电场，而此电场会造成源极或漏极其中之一上的能带弯曲。能带弯曲的程度是被对应源极或漏极其中之一的部分该电荷陷入结构的电荷储存状态所影响，并导致在源极或漏极其中之一上的价带-导带间穿隧电流，而上述的价带-导带间穿隧电流会随电荷储存状态不同而有变化。在一些实施例中，偏压配置是于基底与源极或漏极的其中之一之间施加一电压差，且源极或漏极的其中的另一是浮置。上述的偏压配置会导致基本上对应源极的部分电荷陷入结构与对应漏极的部分电荷陷入结构之间耦接的空缺。决定对应源极的电荷陷入结构的电荷储存状态的测量电流实质上与对应漏极的电荷陷入结构的电荷储存状态是独立，而反之亦然。
在一些实施例中，上述的偏压配置是于栅极和源极或漏极其中之一之间产生一第一电压差，以及于基底和源极或漏极其中的另一之间产生一第二电压差，其中第一电压差与第二电压差会对测量造成足够的价带-导带间穿隧电流，且第一电压差与第二电压差不会改变电荷储存状态，于偏压配置期间产生的任何热空穴不足以干扰电荷储存状态。因此，读取操作对将数据储存在电荷陷入结构中没有帮助。在一些实施例中，栅极与源极或漏极的其中之一之间产生的第一电压差是至少约5V，而基底与源极或漏极的其中的另一之间产生的第二电压差是小于约5V。
在一些实施例中，上述的基底是位于半导体基底中的井区。在另一些实施例中，上述的基底是半导体基底。
在一些实施例中，上述的逻辑是运用第二偏压配置以在电荷陷入结构中增加一净正电荷，以调整电荷储存状态，以及运用第三偏压配置以在电荷陷入结构中增加的一净负电荷，以调整电荷储存状态。其中，上述的净正电荷在电荷陷入结构中是藉由电流机制增加，而电流机制例如利用价带-导带间热空穴穿隧。上述的净负电荷在电荷陷入结构中是藉由电流机制增加，电流机制例如电子穿隧、F-N穿隧、通道热电子注入电流以及通道启始第二电子注入电流。在一些实施例中，上述的由第二偏压配置和第三偏压配置的其中之一所调整的电荷储存状态的测量的电流是至少大于由第二偏压配置和第三偏压配置的其中之另一所调整的电荷储存状态的测量的电流约10倍。例如，其中之一的电流是约100nA，而其中之另一的电流是约1nA。
在本发明的另一实施例中，包括记忆胞的选择方法，以及非挥发性记忆体的制造方法。
本发明与现有技术相比具有明显的优点和有益效果。经由上述可知，本发明是有关于一种串接的电荷陷入记忆胞的操作装置与操作方法。该串接的记忆胞具有电荷陷入结构，并利用选择由字符线所选定的记忆胞部分，对串接的记忆胞进行读取。记忆胞是藉由打开串接的记忆胞一侧上的传递晶体管的其中之一所选定。所选定部分的电荷储存状态是藉由测量连接所有传递晶体管的位线上的电流所决定。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A是绘示一种在对应源极侧的部分电荷陷入结构上进行读取操作的电荷陷入记忆胞的概要示意图。
图1B是绘示一种在对应漏极侧的部分电荷陷入结构上进行读取操作的电荷陷入记忆胞的概要示意图。
图2A是绘示在对应漏极侧的部分电荷陷入结构上进行程序化操作的一种电荷陷入记忆胞的概要示意图。
图2B是绘示一种利用电子从栅极至基底移动以在电荷陷入结构上进行抹除操作的电荷陷入记忆胞的概要示意图。
图2C是绘示一种利用电子从基底至栅极移动以在电荷陷入结构上进行抹除操作的电荷陷入记忆胞的概要示意图。
图3A是绘示一种理想记忆胞的感测窗的关系图。
图3B是绘示一种典型记忆胞的感测窗的关系图。
图4A是绘示一种于记忆胞上进行抹除操作的关系图。
图4B是绘示一种于记忆胞的电荷陷入结构的一部分上进行程序化操作的关系图。
图4C是绘示一种于记忆胞的电荷陷入结构的另一部分上进行程序化操作的关系图。
图5A是绘示一种在已选定的记忆胞的一部份上进行程序化操作的串接的电荷陷入记忆胞的概要示意图。
图5B是绘示一种在已选定的记忆胞的另一部份上进行程序化操作的串接的电荷陷入记忆胞的概要示意图。
图6A是绘示一种在已选定的记忆胞的一部份上进行读取操作的串接的电荷陷入记忆胞的概要示意图。
图6B是绘示一种在已选定的记忆胞的另一部份上进行读取操作的串接的电荷陷入记忆胞的概要示意图。
图7A是绘示一种在记忆胞上进行抹除操作的串接的电荷陷入记忆胞的概要示意图。
图7B是绘示另一种在记忆胞上进行抹除操作的串接的电荷陷入记忆胞的概要示意图。
图8是绘示一种在记忆胞两端电性耦接共同位线的串接的电荷陷入记忆胞的概要示意图。
图9是绘示一种在记忆胞上进行抹除操作的阵列的电荷陷入记忆胞的概要示意图。
图10是绘示另一种在记忆胞上进行抹除操作的阵列的电荷陷入记忆胞的概要示意图。
图11是绘示一种在一部份的已选定的记忆胞上进行程序化操作的阵列的电荷陷入记忆胞的概要示意图。
图12是绘示一种在另一部份的已选定的记忆胞上进行程序化操作的阵列的电荷陷入记忆胞的概要示意图。
图13是绘示一种在一部份的已选定的记忆胞上进行读取操作的阵列的电荷陷入记忆胞的概要示意图。
图14是绘示一种在另一部份的已选定的记忆胞上进行读取操作的阵列的电荷陷入记忆胞的概要示意图。
图15是绘示一种具有控制电路和阵列的电荷陷入结构的集成电路的概要示意图。
110、210：栅极              120、220：上介电结构
130、230：电荷陷入结构      140、240：下介电结构
150、250：源极              160、260：漏极
170、270、502、602、702、902：基底
1002、1102、1202、1302、1402：基底
233：漏极侧                 234：空穴
310、320、410、420：曲线    330、340：时间间隔
350：感测窗                 360、362、364、366：位准
505、605：第一位线
510、590、610、690、710、790：传递晶体管
810、890、910、990、1010、1090：传递晶体管
520、530、540、550、560、570、580、620、630、640、650、660、670、680、720、730、740、750、760、770、780、820、830、840、850、860、870、880：记忆胞
542、544、642、644、：电荷陷入结构
595、695：第二位线
705、795、804、903、904、905、906、907、1003、1004、1005、1006、1007、1203、1204、1205、1206、1207、1303、1304、1305、1306、1307、1403、1404、1405、1406、1407：位线
920、930、940、950、960、970、980、1020、1030、1040、1050、1060、1070、1080、1120、1130、1140、1150、1160、1170、1180、1220、1230、1240、1250、1260、1270、1280、1320、1330、1340、1350、1360、1370、1380、1420、1430、1440、1450、1460、1470、1480：字符线
1110、1190、1210、1290、1310、1390、1410、1490：传递晶体管字符线
1143、1144、1145、1146、1147、1243、1244、1245、1246、1247、1343、1344、1345、1346、1347、1443、1444、1445、1446、1447：电荷陷入结构部分
1500：记忆阵列               1501：列解码器
1502：列配置的字符线         1503：行解码器
1504：行配置的字符线         1505：总线
1506：方块                   1507：数据总线
1508：供应电压               1509：偏压配置状态机制
1511：数据输入线             1515：数据输出线
1550：集成电路
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的串接的电荷陷入记忆胞的操作装置与操作方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
图1A是一种电荷陷入记忆胞的概要示意图，其显示在电荷陷入结构的源极侧上进行读取操作的状态。请参照图1A，p型掺杂的基底170包括n+型掺杂的源极150与n+型掺杂的漏极160。另外，记忆胞的其他部分还包括位于基底170上的下介电结构(下氧化层)140、位于下介电结构(下氧化层)140上的电荷陷入结构130、位于电荷陷入结构130上的上介电结构(上氧化层)120，以及位于上介电结构(上氧化层)120上的栅极110。其中，典型的上介电结构(上氧化层)120例如是具有厚度约5～10nm的二氧化硅和氮氧化硅，或是其他合适的高介电常数材料，其例如是氧化铝(Al2O3)。典型的下介电结构(下氧化层)140例如是具有厚度约3～10nm的二氧化硅和氮氧化硅，或是其他合适的高介电常数材料。典型的电荷陷入结构130例如是具有厚度约3～9nm的氮化硅，或是其他合适的高介电常数材料，其例如是金属氧化物，而金属氧化物例如是氧化铝、氧化铪(HfO2)或其他合适的材料。另外，电荷陷入结构130也可以例如是颗粒或块状的电荷陷入材料的不连续组合，或者是如图中所示的连续膜层。
举例来说，像是PHINES结构的记忆胞具有厚度范围在2～10nm之间的下氧化层、厚度范围在2～10nm之间的电荷陷入层以及厚度范围在2～15nm之间的上氧化层。
在一些实施例中，栅极包含具有一功函数的材料，此功函数大于n型硅的本征功函数，或大于约4.1eV，较佳是大于约4.25eV，且包括例如是大于约5eV。典型栅极的材料包括p型多晶硅、氮化钛(TiN)、铂(Pt)以及其他具有高功函数的金属和材料。另外，其他合适的具有相对高功函数的材料包括金属、金属合金、金属氮化物与金属氧化物，但不限于这些材料。其中，上述的金属例如是钌(Ru)，铱(Ir)、镍(Ni)和钴(Co)，金属合金例如是钌-钛合金和镍-钛合金，而金属氧化物例如是氧化钌(RuO2)。高功函数的栅极材料会导致比一般n型多晶硅栅极有较高的电子穿隧注入载子，而以二氧化硅做为上介电结构的n型多晶硅栅极的注入载子是约3.15eV。因此，本实施例是使用具有高于大约3.15eV的注入载子的材料做为栅极与上介电结构，其例如是高于大约3.4eV，较佳是高于大约4eV。对以二氧化硅为上介电结构的p型多晶硅栅极而言，其注入载子是约4.25eV，且相对于具有二氧化硅介电结构的n型多晶硅栅极的胞，其收敛的胞的最终启始电压是降低约2V。
在图1A中，记忆胞的漏极侧已被程序化，其例如是藉由价带-导带间空穴注入(band-to-band hole injection)至电荷陷入结构130的漏极侧以进行程序化操作。另外，记忆胞的源极侧已被抹除，而其例如是藉由F-N穿隧(Fowler-Nordheim tunneling)效应，从栅极110至电荷陷入结构130，以及从电荷陷入结构130至基底170利用通道重新设定操作注入电子以进行抹除操作。
在图1A的偏压配置中，是对电荷陷入结构130的源极侧进行读取操作，其中栅极110的电压(VGATE)为-10V、源极150的电压(VSOURCE)为2V、漏极160的电压(VDRAIN)为浮置以及基底170的电压(VSUBSTRATE)为0V。图1B的记忆胞是与图1A的记忆胞相似，除了图1B是在电荷陷入结构的漏极侧进行读取操作而不是在源极侧进行读取操作之外。在图1B的偏压配置中，是对电荷陷入结构130的漏极侧进行读取操作，其中栅极110的电压(VGATE)为-10V、源极150的电压(VSOURCE)为浮置、漏极160的电压(VDRAIN)为2V以及基底170的电压(VSUBSTRATE)为0V。然而，偏压配置是由不同端点之间所决定，例如在n+型掺杂的源极150(图1A)中或n+型掺杂的漏极160(图1B)中，能带足够弯曲到引发价带-导带间电流，但仍然能够保持基底170与源极150(图1A)或漏极160(图1B)之间的电位差足够低到不会发生程序化状态，其于下述图2A中接续讨论。
在图1A与图1B的偏压配置中，P型掺杂的基底170与n+型掺杂的源极150之间的接合区域，或是P型掺杂的基底170与n+型掺杂的漏极160之间的接合区域皆显示了反向偏压p-n接合的行为。然而，栅极电压(VGATE)会造成能带足够的弯曲以使在n+型掺杂的源极150(图1A)或n+型掺杂的漏极160(图1B)中产生价带-导带间穿隧。而且，源极150或漏极160中的高掺杂浓度、空间电荷区(space charge region)中的高电荷密度，以及伴随因电压改变而缩短空间电荷区的长度，皆会对能带急遽弯曲造成贡献。因此，价能带(valence band)中的电子会穿隧通过禁带能隙(forbidden gap)到传导能带(conductor band)，且电子会沿着位能坡(potential hill)朝下飘移以及深入到n+型掺杂的源极150(图1A)或n+型掺杂的漏极160(图1B)中。同样地，空穴会沿着位能坡朝上漂移，且远离n+型掺杂的源极150(图1A)或n+型掺杂的漏极160(图1B)，并朝向p型掺杂的基底170。
栅极110的电压(VGATE)可控制靠近下介电结构(下氧化层)140的部分基底170的电压(VSUBSTRATE)，换句话说，靠近下介电结构(下氧化层)140的部分基底170的电压(VSUBSTRATE)可控制下介电结构(下氧化层)140与n+型掺杂的源极150(图1A)之间或下介电结构(下氧化层)140与n+型掺杂的漏极160(图1B)之间的能带弯曲程度。因此，当栅极110的电压(VGATE)变的更负，则靠近下介电结构(下氧化层)140的部分基底170的电压(VSUBSTRATE)也会变的更负，并导致n+型掺杂的源极150(图1A)或n+型掺杂的漏极160(图1B)中有更深的能带弯曲。另外，至少要有一些贡献才能够使更多价带-导带间的电流流动，例如(1)增加在弯曲能带一侧上的占据电子能阶和在弯曲能带另一侧上的未占据电子能阶之间的重叠，以及(2)占据电子能阶和未占据电子能阶之间的较窄势垒宽度(barrier width)(1981年”半导体元件物理(Physicsof Semiconductor)”施敏著)
如上所述，电荷陷入结构130的漏极侧是被程序化且被空穴占据，反之，电荷陷入结构130的源极侧是被抹除且被较电荷陷入结构130的漏极侧还要少的空穴占据。因此，根据高斯定律(Gauss’s Law)，当于栅极110上施加-10V，则下介电结构(下氧化层)140的偏压情况为在源极侧会有较漏极侧更负的偏压。因此，在图1A的偏压配置中，于电荷陷入结构130的源极侧进行读取操作时，源极150与基底170之间会有较多电流流动，且其电流量较在图1B的偏压配置中，于电荷陷入结构130的漏极侧进行读取操作时，漏极160与基底170之间流动的电流还多。
在图1A与图1B的偏压配置中进行读取操作以及在图2A的偏压配置中进行程序化操作的差异显示了一平衡。对读取操作而言，源极或漏极之间的电位差不会造成基本的载子(carrier)数通过穿隧氧化层(指图1A与图1B的下介电结构(下氧化层)140、图2A的下介电结构240)而影响到电荷储存状态。相反地，对程序化操作而言，源极或漏极之间的电位差足以造成基本的载子数通过穿隧氧化层(指图1A与图1B的下介电结构(下氧化层)140、图2A的下介电结构240)，且会影响到电荷储存状态。
图2A、图2B与图2C是一种记忆胞的概要示意图，其显示在记忆胞上进行程序化操作和抹除操作的状态。如一般习惯，程序化操作指的是使储存于电荷陷入结构中的净电荷更正，例如藉由使其他空穴进到电荷陷入结构中或使电子从电荷结构中移出。抹除操作指的是使储存于电荷陷入结构中的净电荷更负，例如藉由使其他空穴从电荷结构中移出或使电子进到电荷陷入结构中。然而，本发明包含程序化以及抹除的产生与方法，其中程序化指的是储存于电荷陷入结构中的净电荷更负或更正，抹除指的是储存于电荷陷入结构中的净电荷更负或更正。
图2A是利用价带-导带间穿隧引致热空穴注入以完成程序化的操作状态。图2B与图2C是利用负栅极电压和电场引致电子穿隧(即所谓的F-N穿隧)而造成从栅极至电荷陷入结构的穿隧电流，或者是利用负基底电压和电场引致电子穿隧(即所谓的F-N穿隧)而造成从基底至电荷陷入结构的穿隧电流，以完成抹除的操作状态。如图2A所示，于漏极260上施加5V、源极250上施加0V以及栅极210上施加-6V，而基底270接地，可使右位元进行程序化。上述的程序化会引致热空穴具有足够能量，以跳跃穿过下介电结构240到电荷陷入结构230的漏极侧233中，例如空穴234会储存在电荷陷入结构230的漏极侧233中。同样地，于源极250上施加5V、漏极260上施加0V以及栅极210上施加-6V，而基底270接地，可使左位元进行抹除(未绘示)。上述的程序化会引致热空穴具有足够能量，以跳跃穿过下介电结构240到电荷陷入结构230的源极侧中。如图2B所示，是利用电场辅助电子穿隧通过上介电结构220和下介电结构240以进行抹除，而电场是藉由栅极上的相对负偏压和基底上相对正偏压所造成。举例来说，于栅极上施加-20V，而使基底接地，可同时使记忆胞中的位元被抹除。如图2C所示，是利用电场辅助电子穿隧以进行抹除，而电场是藉由基底、源极和漏极上的相对负偏压和栅极上的相对正偏压所造成。举例来说，于基底、源极和漏极上施加-20V，而使栅极接地，可同时使记忆胞中的位元被抹除。另外，在PHINES型记忆胞的操作演算中，可运用其他程序化和抹除的技术，例如美国专利公告第6,690,601号所描述，且亦可应用其他记忆胞或操作运算。
图3A与图3B是对照理想记忆胞的感测窗与藉由反向读取操作以进行读取的记忆胞的感测窗的关系图。其中，曲线310代表第一位元的读取电流曲线，曲线320代表第二位元的读取电流曲线。于时间间隔330期间，第一位元是处于程序化状态，而于时间间隔340期间，第二位元是处于程序化状态。上述的程序化的操作(藉由热空穴注入)，会增加反向读取操作中的电流(通道电流)，且会使在BTB感测操作中的电流(BTB电流)下降，读取电流间隔是由记忆胞的感测窗350所表示。
在图3A中，理想的记忆胞具有相对宽的感测窗350。于时间间隔330期间，当第一位元处于程序化操作状态，第一位元的读取电流曲线310会从最低位准增加到最高位准。而且，在时间间隔330期间，第一位元的程序化操作状态不会影响到第二位元的读取电流曲线320。另外，于时间间隔340期间，当第二位元处于程序化操作状态，第二位元的读取电流曲线320会从最低位准增加到最高位准。而且，在时间间隔340期间，第二位元的程序化操作状态不会影响到第一位元的读取电流曲线310。
在图3B中，由于第二位元效应的影响，藉由反向读取操作，记忆胞的读取会具有相对窄的感测窗，其说明如下。于时间间隔330期间，当第一位元处于程序化操作状态，第一位元的读取电流曲线310会从最低位准360增加到高位准364。而且，于时间间隔330期间，第一位元的程序化操作状态会影响第二位元的读取电流曲线320，并使其从最低位准360增加到低位准362。另外，于时间间隔340期间，当第二位元处于程序化操作状态，第二位元的读取电流曲线320会从低位准362增加到最高位准366。而且，于时间间隔340期间，第二位元的程序化操作状态会影响第一位元的读取电流曲线310，并使其从高位准364增加到最高位准366。因此，当在记忆胞的一位元上进行反向读取操作时，最终的读取电流基本上会被另一位元的程序化操作状态或抹除操作状态所影响。而且，于反向读取操作期间，一已施加的栅极电压会使得在另一位元下方的部分基底产生空乏和反转的现象以及在另一位元下方的部分基底产生电性击穿(punch through)的现象变的较困难。
图4A、图4B与图4C是绘示于记忆胞上进行程序化操作、抹除操作与价带-导带间读取操作的读取电流对时间的关系图。
在图4A的关系图中，记忆胞是藉由电场辅助电子穿隧以进行抹除操作，而电场是由在栅极上有相对高的负偏压以及在基底上有相对高的正偏压所引发，且记忆胞的第一电荷陷入部分410与第二电荷陷入部分420是处于程序化状态。另外，记忆胞上的电荷陷入部分是可同时被抹除，其可藉由在栅极上施加-19.5V与使基底接地，且源极与漏极是浮置，以完成抹除操作。对图中的每一个数据点而言，读取操作的进行是由施加-10V至栅极，且施加2V至部分电荷陷入结构被读取的源极与漏极的其中之一，并使源极与漏极的另一端浮置，以及使基底接地。另外，倘若于电荷陷入结构的源极侧进行读取操作，则可施加2V至源极，而使漏极浮置。倘若于电荷陷入结构的漏极侧进行读取操作，则可施加2V至漏极，而使源极浮置。
图4B是第一电荷陷入部分处于程序化状态的读取电流对时间的关系图，图4C是第二电荷陷入部分处于程序化状态的读取电流对时间的关系图。其中，曲线410代表第一电荷陷入部分的读取电流曲线，曲线420代表第二电荷陷入部分的读取电流曲线。在图4B中，第一电荷陷入部分是由施加-8V至栅极、施加5V至第一端(此第一端是靠近电荷陷入结构的储存第一电荷陷入部分)、使第二端浮置(此第二端是远离电荷陷入结构的储存第一电荷陷入部分)以及使基底接地，以进行程序化操作。在图4B中，当第一电荷陷入部分处于程序化状态，第一电荷陷入部分的读取电流曲线410会从约100nA的较高位准掉落至约1nA的较低位准，而此第一电荷陷入部分的程序化基本上不会影响到第二电荷陷入部分的读取电流曲线420。在图4C中，第二电荷陷入部分是由施加-8V至栅极、施加5V至第二端(此第二端是靠近电荷陷入结构的储存第二电荷陷入部分)、使第一端浮置(此第一端是远离电荷陷入结构的储存第二电荷陷入部分)以及使基底接地，以进行程序化操作。在图4C中，当第二电荷陷入部分处于程序化状态，第二电荷陷入部分的读取电流曲线420会从约100nA的较高位准掉落至约1nA的较低位准，而此第二电荷陷入部分的程序化基本上不会影响到第一电荷陷入部分的读取电流曲线410。对图4B与图4C中的每一个数据点而言，读取操作的进行是由施加-10V至栅极，施加2V至部分电荷陷入结构被读取的源极与漏极其中之一，并使源极与漏极另一端浮置，以及使基底接地。另外，倘若电荷陷入结构的源极侧进行读取操作，则可施加2V至源极，而使漏极浮置。倘若电荷陷入结构的漏极侧进行读取操作，则可施加2V至漏极，而使源极浮置。
图4B与图4C中的感测窗是相对地宽，这是因为价带-导带间的读取操作是位于第一端或第二端。于第一电荷陷入部分上进行价带-导带间读取操作而产生的读取电流是相对于第二电荷陷入部分的逻辑状态较为不灵敏，以及于第二电荷陷入部分进行价带-导带间读取操作而产生的读取电流是相对第一电荷陷入部分的逻辑状态较为不灵敏。价带-导带间读取操作是相对于无第二电荷陷入部分的影响，此影响的特征是反向读取操作，且于电荷陷入结构一侧上进行读取操作而产生的读取电流是相对于在电荷陷入结构另一侧的数据储存较为独立。每一电荷陷入部分可以储存一位元或多重位元，举例来说，假如每一电荷陷入部分可以储存二位元，则会有4个电荷的不连接位准。
图5A与图5B是绘示串接的记忆胞的概要示意图，其显示在记忆胞上进行程序化的操作状态。
在图5A中，含有N个记忆胞串联耦接的串接记忆胞的其中之一是被程序化。其中，基底502的电压(VBUB)为0V，被选定以进行程序化的记忆胞540的栅极有-5V的电压(VWL3)。较特别是，部份的电荷陷入结构542是被选定以进行程序化，而部份的电荷陷入结构542进行程序化的方法是藉由施加10V的电压(VSLG1)至传递晶体管(pass transistor)510的栅极，并开启此传递晶体管510而被选定。另外，还包括施加10V的电压(VWL1、VWL2)至记忆胞520与530的栅极，而这些栅极电压是电性耦接具有5V电压(VBL1)的第一位线505到所选定的记忆胞540的源极和漏极其中之一。对应于源极和漏极其中之一的所选定的部份电荷陷入结构542是被程序化，其例如藉由价带-导带间热空穴以进行程序化。另外，串接的剩余晶体管是藉由施加0V的电压(VWL4、VWL5、VWL6、VWLN)至记忆胞550、560、570和580的栅极，以及施加0V的电压(VSLG2)至传递晶体管590的栅极而关闭(turn off)。上述的栅极电压是从所选定的记忆胞540的源极和漏极其中另一以电性去耦第二位线595，而对应于源极和漏极其中另一的未选定的部份电荷陷入结构是没有被程序化。
在图5B中，含有N个记忆胞串联耦接的串接记忆胞的其中之一是被程序化。其中，0V的栅极电压(VSLG1、VWL1、VWL2)是被施加至传递晶体管510的栅极与记忆胞520和530的栅极，10V的栅极电压(VSLG2、VWL4、VWL5、VWL6、VWLN)是被施加至传递晶体管590的栅极与记忆胞550、560、570和580的栅极。与图5A的偏压配置相关，第一位线505是电性耦接到记忆胞540的源极和漏极的其中之一，以使部分的电荷陷入结构542程序化，而在图5B的偏压配置中，第二位线595是电性耦接到记忆胞540的源极和漏极的其中之另一，以使部分的电荷陷入结构544程序化。
图6A与图6B是绘示串接的记忆胞的概要示意图，其显示在记忆胞上进行读取操作的状态。
在图6A中，含有N个记忆胞串联耦接的串接的记忆胞的其中之一是被读取。其中，基底602的电压(VBUB)为0V，选定以进行读取的记忆胞640的栅极有-10V的电压(VWL3)。较特别是，部份的电荷陷入结构642是被选定以进行读取，而部份的电荷陷入结构642进行读取的方法是藉由施加10V的电压(VSLG1)至传递晶体管(pass transistor)610的栅极，并开启此传递晶体管610而被选定。另外，还包括施加10V的电压(VWL1、VWL2)至记忆胞620与630的栅极，而这些栅极电压是电性耦接具有2V电压(VBL1)的第一位线605到选择的记忆胞640的源极和漏极其中之一。对应于源极和漏极其中之一的所选定的部份电荷陷入结构642是被读取，其例如藉由价带-导带间热空穴以进行读取。另外，串接的剩余晶体管是藉由施加0V的电压(VWL4、VWL5、VWL6、VWLN)至记忆胞650、660、670和680的栅极，以及施加0V的电压(VSLG2)至传递晶体管690的栅极而关闭。上述的栅极电压是从所选定的记忆胞640的源极和漏极的其中另一以电性去耦第二位线695，而对应于源极和漏极其中之另一的未选定的部份电荷陷入结构的是没有被读取。
在图6B中，含有N个记忆胞串联耦接的串接的记忆胞的其中之一是被读取。其中，0V的栅极电压(VSLG1、VLW1、VWL2)是被施加至传递晶体管610的栅极与记忆胞620和630的栅极，10V的栅极电压(VSLG2、VWL4、VWL5、VWL6、VWLN)是被施加至传递晶体管590的栅极与记忆胞650、660、670和680的栅极。与图6A的偏压配置相关，第一位线605是电性耦接到记忆胞640的源极和漏极其中之一，以使部分的电荷陷入结构642读取，而在图6B的偏压配置中，第二位线695是电性耦接到记忆胞640的源极和漏极的其中之另一，以使部分的电荷陷入结构644读取。
图7A与图7B是绘示串接的记忆胞的概要示意图，其显示在记忆胞上进行抹除操作的状态。
在图7A中，含有N个记忆胞串联耦接的串接记忆胞中的所有记忆胞是被抹除。其中，基底702的电压(VBUB)为10V，记忆胞720、730、740、750、760、770和780的栅极具有-10V电压(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)，传递晶体管710和790的栅极浮置，而位线705与795浮置。记忆胞720、730、740、750、760、770和780是被抹除，其例如是藉由电子从栅极至电荷陷入结构的F-N穿隧以及电子从电荷陷入结构至基底的F-N穿隧以进行之。
在图7B中，含有N个记忆胞串联耦接的串接记忆胞中的所有记忆胞是被抹除。其中，基底702的电压(VBUB)为-10V，记忆胞720、730、740、750、760、770和780的栅极具有10V电压(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)，传递晶体管710和790的栅极的电压(VSLG1、VSLG2)为5V，而位线705与795浮置。记忆胞720、730、740、750、760、770和780是被抹除，其例如是藉由电子从基底至电荷陷入结构的F-N穿隧以及电子从电荷陷入结构至栅极的F-N穿隧以进行之。
在图8中，每一个记忆胞是电性耦接到至多一位线804，从另一方面来看，图8的结构是不同于图6A与图6B的结构，图6A与图6B中的第一位线605和第二位线695是永久性地电性耦接。在每一行的记忆胞中，记忆胞是藉由开启字符线所选定，而上述的字符线是由记忆胞820、830、840、850、860、870和880的栅极电压(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)设定。举例来说，控制一已知的记忆胞为读取状态或程序化状态的方法可藉由开启传递晶体管810与890的其中之一，而关闭传递晶体管810与890的其中另一。虽然，图8中绘示的传递晶体管810与890不是记忆胞，而在其他实施例中，传递晶体管810与890也可是有电荷陷入结构的记忆胞。
在图9中，记忆胞阵列是被抹除，而此记忆胞阵列有多重串接的记忆胞，每一串接的记忆胞包括有N个记忆胞串联耦接。其中，基底902的电压(VSUB)为10V，记忆胞的字符线920、930、940、950、960、970和980具有-10V的电压(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)以进行抹除，传递晶体管910和990的字符线具有0V的电压(VSLG1、VSLG2)，而位线903、904、905、906和907是浮置。上述记忆胞阵列是被抹除，其例如是藉由电子从栅极(包括源极和漏极)至电荷陷入结构的F-N穿隧以及电子从电荷陷入结构至基底的F-N穿隧以进行。
在图10中，记忆胞阵列是被抹除，而此记忆胞阵列有多重串接的记忆胞，每一串接的记忆胞包括有N个记忆胞串联耦接。其中，基底1002的电压(VSUB)为-10V，记忆胞的字符线1020、1030、1040、1050、1060、1070和1080具有10V的电压(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)以进行抹除，传递晶体管1010和1090的字符线具有5V的电压(VSLG1、VSLG2)，而位线1003、1004、1005、1006和1007具有-10V的电压(VBL1、VBL2、VBL3、VBL4、VBL5)。上述记忆胞阵列是被抹除，其例如是藉由电子从基底(包括源极和漏极)至电荷陷入结构的F-N穿隧以及电子从电荷陷入结构至栅极的F-N穿隧以进行。
在图11中，在有多重串接的记忆胞的记忆胞阵列上有一些记忆胞是进行程序化，其中每一串接的记忆胞包括N个记忆胞串联耦接。其中，基底1102的电压(VSUB)为0V，记忆胞的字符线1140具有-5V的电压(VWL3)以进行程序化。由字符线1140所选定的记忆胞，则电荷陷入结构部分1143、1144、1145、1146和1147是藉由以10V的电压(VSLG1)开启传递晶体管字符线1110而被选定。介于记忆胞字符线1120和1130间的电压(VWL1、VWL2)设定为10V，而其他传递晶体管字符线1190和剩余记忆胞字符线1150、1160、1170和1180是以0V的电压(VWL3、VWL4、VW5、VWL6、VWLN)而被开启。在已选定的电荷陷入结构部分1143、1144、1145、1146和1147中，电荷陷入结构部分1144、1146和1147是藉由设定位线1104、1106和1107的电压(VBL2、VBL4、VBL5)为5V以进行程序化。另外，在已选定的电荷陷入结构部分1143、1144、1145、1146和1147中，电荷陷入结构部分1143和1145是藉由设定位线1103和1105的电压(VBL1、VBL3)为0V而不会进行程序化。
在图12中，其是相似于图11进行一些记忆胞程序化。基底1202的电压(VSUB)为0V，由字符线1240所选定的记忆胞，则电荷陷入结构部分1243、1244、1245、1246和1247是藉由以10V的电压(VSLG2)开启传递晶体管字符线1290而被选定。介于记忆胞字符线1250、1260、1270和1280间的电压(VWL4、VWL5、VWL6、VWLN)设定为10V，而其他传递晶体管字符线1210和剩余记忆胞字符线1220和1230是以0V的电压(VSLG1、VWL1、VWL2)而被关闭。在已选定的电荷陷入结构部分1243、1244、1245、1246和1247中，电荷陷入结构部分1244、1246和1247是藉由设定位线1204、1206和1207的电压(VBL2、VBL4、VBL5)为5V以进行程序化。另外，在已选定的电荷陷入结构部分1243、1244、1245、1246和1247中，电荷陷入结构部分1243和1245是藉由设定位线1203和1205的电压(VBL1、VBL3)为0V而不会进行程序化。
在图13中，在有多重串接的记忆胞的记忆胞阵列上有一些记忆胞是进行读取，其中每一串接的记忆胞包括N个记忆胞串联耦接。如图所示，基底1302的电压(VSUB)为0V，记忆胞的字符线1340具有-10V的电压(VWL3)以进行抹除。由字符线1340所选定的记忆胞，则电荷陷入结构部分1343、1344、1345、1346和1347是藉由以10V的电压(VSLG1)开启传递晶体管字符线1310而被选定。介于记忆胞字符线1320和1330间的电压(VWL1、VWL2)设定为10V，而其他传递晶体管字符线1390和剩余记忆胞字符线1350、1360、1370和1380是以0V的电压(VSLG2、VWL4、VWL5、VWL6、VWLN)而被关闭。已选定的电荷陷入结构部分1343、1344、1345、1346和1347是藉由设定位线1303、1304、1305、1306和1307的电压(VBL1、VBL2、VBL3、VBL4、VBL5)为2V以进行读取。在另一实施例中，可藉由设定2V电压至只有需被读取数据的位线上，以进行读取操作。
在图14中，其是相似于图13进行一些记忆胞读取。。如图所示，基底1402的电压(VSUB)为0V，由字符线1440所选定的记忆胞，则电荷陷入结构部分1443、1444、1445、1446和1447是藉由以10V的电压(VSLG2)开启传递晶体管字符线1490而被选定。介于记忆胞字符线1450、1460、1470和1480间的电压(VWL4、VWL5、VWL6、VWLN)设定为10V，而其他传递晶体管字符线1410和剩余记忆胞字符线1420和1430是以0V的电压(VSLG1、VWL1、VWL2)而被关闭。已选定的电荷陷入结构部分1443、1444、1445、1446和1447是藉由设定位线1403、1404、1405、1406和1407的电压(VBL1、VBL1、VBL3、VBL4、VBL5)为2V以进行读取。在另一实施例中，可藉由设定2V电压至只有需被读取数据的位线上，以进行读取操作。
图15是依照本发明的一实施例的集成电路的简易方块图。集成电路1550包括记忆阵列1500，其是利用电荷陷入记忆胞得以实行，且位于半导体基底上。集成电路1550还包括列解码器1501，其耦接多数个沿着记忆阵列1500的列配置的字符线1502，以及行解码器1503，其耦接多数个沿着记忆阵列1500的行配置的字符线1504。另外，在总线1505上供应地址至列解码器1501与行解码器1503，而方块1506中的感测放大器与数据输入结构是藉由数据总线1507耦接行解码器1503。数据是藉由数据输入线1511从集成电路1550上输入/输出部分，或从其他数据来源内部或外部供应到集成电路1550。数据是藉由数据输出线1515从方块1506中的感测放大器供应到集成电路1550上输入/输出部分，或其他数据终点内部或外部到集成电路1550。另外，偏压配置状态机制1509控制偏压配置供应电压1508的应用以及记忆胞的程序化、读取和抹除的配置，其中上述的偏压配置供应电压1508的应用例如抹除验证和程序化验证，而记忆胞的程序化、读取和抹除的配置例如是价带-导带间电流。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (54)

1. 一种多数个记忆胞的操作方法，其特征在于，该些记忆胞是呈一串联配置，且具有一第一端耦接到一第一传递晶体管和一位线与一第二端耦接到一第二传递晶体管和该位线，每一该些记忆胞含有一栅极与位于一基底中的一源极和一漏极，且每一该些记忆胞包括一上介电层、具有部分对应该源极和该漏极的一电荷陷入结构与位于该栅极和该基底之间的一下介电层，该方法包括以下步骤：
选定该些记忆胞中的其中之一；
开启该第一传递晶体管和该第二传递晶体管其中之一，以使该位线电性耦接到已选定的该记忆胞的该源极或该漏极，且选定部分对应该源极和该漏极的该电荷陷入结构；以及
运用一第一偏压配置，以决定所选定的部分该电荷陷入结构的一电荷储存状态。
2. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中所述的第一偏压配置是于该基底和该源极或该漏极的其中之一之间施加一电压差，且该源极或该漏极的其中之另一是浮置。
3. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中所述的第一偏压配置是于该栅极和该源极或该漏极的其中之一之间产生一第一电压差，以及于该基底和该源极或该漏极的其中之另一之间产生一第二电压差，其中该第一电压差与该第二电压差会对决定造成足够的价带-导带间穿隧电流，且该第一电压差与该第二电压差不会改变该电荷储存状态。
4. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中所述的第一偏压配置是于该栅极与该源极或该漏极的其中之一之间产生至少5V的一第一电压差，且于该基底与该源极或该漏极的其中之另一之间产生小于5V的一第二电压差。
5. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中所述的第一偏压配置至少使一价带-导带间电流组成通过该源极或该漏极的其中之一。
6. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中所述的第一偏压配置测量的该电流流经该基底与该源极或该漏极的其中之一。
7. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中所述的基底是位于一半导体基底中的一井区。
8. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
9. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用F-N穿隧在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
10. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用通道热电子注入电流在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
11. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用通道启始第二电子注入电流在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
12. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用于该电荷陷入结构与该基底之间的电子移动在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
13. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用于该电荷陷入结构与该栅极之间的电子移动在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
14. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态，
其中由该第二偏压配置和该第三偏压配置的其中之一所调整的该电荷储存状态的该第一偏压配置测量的该电流是100nA，且由该第二偏压配置和该第三偏压配置的其中之另一所调整的该电荷储存状态的该第一偏压配置测量的该电流是1nA。
15. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于更包括以下步骤：
运用一第二偏压配置，在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态，
其中由该第二偏压配置和该第三偏压配置的其中之一所调整的该电荷储存状态的该第一偏压配置测量的该电流是至少大于由该第二偏压配置和该第三偏压配置的其中之另一所调整的该电荷储存状态的该第一偏压配置测量的该电流10倍。
16. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中每一部份的该电荷陷入结构的该电荷储存状态是储存一位元。
17. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中每一部份的该电荷陷入结构的该电荷储存状态是储存多重位元。
18. 根据权利要求1所述的多数个记忆胞的操作方法，其特征在于其中于该第一偏压配置期间产生的热空穴不足以干扰该电荷储存状态。
19. 一种非挥发性记忆体，其特征在于其包括：
一记忆体阵列包含多数行，每一该些行包含多数个记忆胞呈一串联配置，且该串联配置具有一第一端与一第二端，其中每一该些记忆胞包括：
一基底，含有一源极与一漏极；
一下介电层，耦接到该基底；
一电荷陷入结构，耦接到具有部分对应该源极和该漏极的该下介电层，且每一部分具有一电荷储存状态；
一上介电层，耦接到该电荷陷入结构；
一第一传递晶体管，耦接到该串联配置的该第一端；
一第二传递晶体管，耦接到该串联配置的该第二端；
一位线，耦接到该第一传递晶体管与该第二传递晶体管；
多数个字符线，耦接到每一该些记忆胞的该上介电层，且每一该些字符线做为一栅极以使该些记忆胞耦接到每一该些字符线；以及
一逻辑耦接到该些记忆胞，且该逻辑开启该第一传递晶体管和该第二传递晶体管其中之一，以使该位线电性耦接到该些记忆胞中的其中之一的该源极或该漏极，且选定部分对应该源极和该漏极的该电荷陷入结构。
20. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的第一偏压配置是于该基底与该源极或该漏极的其中之一之间施加一电压差，且该源极或该漏极的其中之另一是浮置。
21. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的第一偏压配置是于该栅极和该源极或该漏极其中之一之间产生一第一电压差，以及于该基底和该源极或该漏极其中之另一之间产生一第二电压差，其中该第一电压差与该第二电压差会对决定造成足够的价带-导带间穿隧电流，且该第一电压差与该第二电压差不会改变该电荷储存状态。
22. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的第一偏压配置是于该栅极与该源极或该漏极的其中之一之间产生至少5V的一第一电压差，且于该基底与该源极或该漏极的其中之另一之间产生小于5V的一第二电压差。
23. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的第一偏压配置至少使一价带-导带间电流组成通过该源极或该漏极的其中之一。
24. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的第一偏压配置测量的该电流流经该基底与该源极和该漏极的其中之一。
25. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的基底是位于一半导体基底中的一井区。
26. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
27. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用F-N穿隧在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
28. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用通道热电子注入电流在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
29. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用通道启始第二电子注入电流在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
30. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用于该电荷陷入结构与该基底之间的电子移动在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
31. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用于该电荷陷入结构与该栅极之间的电子移动在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
32. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态，
其中由该第二偏压配置和该第三偏压配置的其中之一所调整的该电荷储存状态的该第一偏压配置测量的该电流是100nA，且由该第二偏压配置和该第三偏压配置的其中之另一所调整的该电荷储存状态的该第一偏压配置测量的该电流是1nA。
33. 根据权利要求19所述的非挥发性记忆体，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，在该电荷陷入结构中增加的一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加的一净负电荷，以调整该电荷储存状态，
其中由该第二偏压配置和该第三偏压配置的其中之一所调整的该电荷储存状态的该第一偏压配置测量的该电流是至少大于由该第二偏压配置和该第三偏压配置的其中之另一所调整的该电荷储存状态的该第一偏压配置测量的该电流10倍。
34. 根据权利要求19所述的非挥发性记忆体，其特征在于其中每一部份的该电荷陷入结构的该电荷储存状态是储存一位元。
35. 根据权利要求19所述的非挥发性记忆体，其特征在于其中每一部份的该电荷陷入结构的该电荷储存状态是储存多重位元。
36. 根据权利要求19所述的非挥发性记忆体，其特征在于其中于该第一偏压配置期间产生的热空穴不足以干扰该电荷储存状态。
37. 一种非挥发性记忆体集成电路的制造方法，其特征在于其包括以下步骤：
提供一半导体基底；
提供多数个记忆胞，该些记忆胞呈一串联配置，且该串联配置具有一第一端与一第二端，其中每一该些记忆胞包括：
一基底，位于该半导体基底上，且含有一源极与一漏极；
一下介电层，耦接到该基底；
一电荷陷入结构，耦接到具有部分对应该源极和该漏极的该下介电层，且每一部分具有一电荷储存状态；
一上介电层，耦接到该电荷陷入结构；
提供一第一传递晶体管，耦接到该串联配置的该第一端；
提供一第二传递晶体管，耦接到该串联配置的该第二端；
提供一位线，耦接到该第一传递晶体管与该第二传递晶体管；
提供多数个字符线，耦接到每一该些记忆胞的该上介电层，且每一该些字符线做为一栅极以使该些记忆胞耦接到每一该些字符线；以及
提供一逻辑耦接到该些记忆胞，且该逻辑开启该第一传递晶体管和该第二传递晶体管其中之一，以使该位线电性耦接到该些记忆胞中的其中之一的该源极或该漏极，且选定部分对应该源极和该漏极的该电荷陷入结构。
38. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的第一偏压配置是于该基底与该源极或该漏极的其中之一之间施加一电压差，且该源极或该漏极的其中之另一是浮置。
39. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的第一偏压配置是于该栅极和该源极或该漏极其中之一之间产生一第一电压差，以及于该基底和该源极或该漏极其中之另一之间产生一第二电压差，其中该第一电压差与该第二电压差会对测量造成足够的价带-导带间穿隧电流，且该第一电压差与该第二电压差不会改变该电荷储存状态。
40. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的第一偏压配置是于该栅极与该源极或该漏极的其中之一之间产生至少5V的一第一电压差，且于该基底与该源极或该漏极的其中之另一之间产生小于5V的一第二电压差。
41. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的第一偏压配置至少使一价带-导带间电流组成通过该源极或该漏极的其中之一。
42. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中测量的该电流流经该基底与该源极或该漏极的其中之一。
43. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的基底是位于一半导体基底中的一井区。
44. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
45. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用F-N穿隧在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
46. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用通道热电子注入电流在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
47. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用通道启始第二电子注入电流在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
48. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用于该电荷陷入结构与该基底之间的电子移动在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
49. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，藉由利用价带-导带间热空穴穿隧在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，藉由利用于该电荷陷入结构与该栅极之间的电子移动在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态。
50. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加一净负电荷，以调整该电荷储存状态，
其中由该第二偏压配置和该第三偏压配置的其中之一所调整的该电荷储存状态的该第一偏压配置测量的该电流是100nA，且由该第二偏压配置和该第三偏压配置的其中之另一所调整的该电荷储存状态的该第一偏压配置测量的该电流是1nA。
51. 根据权利要求37所述的非挥发性记忆体集成电路的制造方法，其特征在于其中所述的逻辑更包括：
运用一第二偏压配置，在该电荷陷入结构中增加一净正电荷，以调整该电荷储存状态；以及
运用一第三偏压配置，在该电荷陷入结构中增加一净负电荷的，以调整该电荷储存状态，
其中由该第二偏压配置和该第三偏压配置的其中之一所调整的该电荷储存状态的该第一偏压配置测量的该电流是至少大于由该第二偏压配置和该第三偏压配置的其中之另一所调整的该电荷储存状态的该第一偏压配置测量的该电流10倍。
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