KR20090033119A - 비휘발성 반도체 기억 장치를 구동하기 위한 방법 - Google Patents

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Abstract

비휘발성 반도체 기억 장치를 구동하기 위한 방법을 제공한다. 비휘발성 반도체 기억 장치는, 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 적층 절연막 위에 형성된 게이트 전극을 포함하고, 비휘발성 반도체 기억 장치는 전하 축적층에 전하를 주입함으로써 데이터 기억 상태를 변화시킨다. 본 방법은, 데이터 기억 상태를 변화시키는 전하를 전하 축적층에 주입하기 전에, 주입하려는 전하의 극성과 동일한 극성의 전하를 전하 축적층에 주입하는 단계와, 주입한 전하의 극성과 반대 극성의 전하를 전하 축적층에 또한 주입하는 단계를 포함한다.
비휘발성 반도체 기억 장치, 전하 축적층, 데이터 기억 상태, 전하, 극성

Description

비휘발성 반도체 기억 장치를 구동하기 위한 방법{METHOD FOR DRIVING A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
관련 출원의 상호 참조
이 출원은 그 전반적인 내용이 본 명세서에 참조로서 포함되어 있는 2007년 9월 27에 출원한 일본특허 출원번호 2007-252137에 기초하여 우선권을 주장한다.
본 발명은 절연막 전하 축적층이 있는 트랜지스터 타입 메모리 셀에 기초한 비휘발성 반도체 기억 장치의 구동 방법에 관한 것이다.
부유 게이트를 구비한 NAND 플래시 메모리에서는, 최근 다운스케일링(downscaling)의 진행에 수반하여, 부유 게이트 자체의 두께로 인한 인접 메모리 셀 간의 간섭이 현저해지는 문제가 생길 뿐만 아니라 셀 간의 절연막 매립이 어려워지고 있다.
이러한 부유 게이트 플래시 메모리 특유의 문제를 회피하기 위하여, 소위 MONOS 플래시 메모리가 제안되어 있다(예컨대, 일본공개특허공보 2005-011490 및 미국특허 출원공개 2005/0006698). "MONOS"는 "metal(금속)-oxide(산화막)-nitride(실리콘 질화막)-oxide(산화막)-silicon" 구조의 약어이다. 실리콘 질화막 과 같은 전하 축적층에 존재하는 이산 트랩에 전하를 포획시킴으로써 데이터 기억 상태를 변화시키는 점이 특징이다. 산화막과 마찬가지로, 전하 축적층도 절연막이며, 박막 형성이 가능하다. 그러므로 부유 게이트 플래시 메모리에서 생기는 상술한 문제를 해결할 수 있다. 전하 축적층의 이산 트랩의 수량 및 그 트랩의 깊이는 전하 주입 시 포획 효율 및 전하 유지 능력에 영향을 미친다. 따라서, 실리콘 질화막 외에도, 금속 산화막의 적용 및 프로세스 조건이 개발중이다.
MONOS 플래시 메모리에서는 이산 트랩에 전하가 포획된다. 그러므로 데이터 기억 상태는 이산 트랩의 위치 및 포획된 전하의 위치에 좌우된다. 마찬가지로, 전하 포획 효율은 전하 포획 전의 전하 축적층의 전하 분포에 좌우된다. 또한, 전하 유지 상태에서는 포획된 전하가 전하 축적층에서 재분포되어 데이터 기억 상태가 변할 수도 있다.
그러나 MONOS 플래시 메모리에서 데이터 기억 상태를 변화시키고, 이용한 데이터를 읽어내는 동작은 종래의 부유 게이트 플래시 메모리에서의 동작과 유사하다. 전하 축적층의 전하 분포를 전기적으로 제어하기 위한 MONOS 플래시 메모리 특유의 방법에 대해서는 연구가 없었다. 구체적으로, 전하 축적층의 전하 분포를 제어함으로써 전하 포획 효율 및 데이터 기억 상태가 어떤 영향을 받는지에 대한 연구가 없었고, 전하 분포를 전기적으로 제어하는 방법도 아직 확립되지 않았다.
본 발명의 한 양상에 따르면, 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서, 비휘발성 반도체 기억 장치는 전하 축적층에 전하를 주입함으로써 데이터 기억 상태를 변화시키고, 상기 방법은, 데이터 기억 상태를 변화시키는 전하를 전하 축적층에 주입하기 전에, 주입하려는 전하의 극성과 동일한 극성의 전하를 전하 축적층에 주입하는 단계와, 주입한 전하의 극성과 반대 극성의 전하를 전하 축적층에 또한 주입하는 단계를 포함하는 방법을 제공한다.
본 발명의 다른 양상에 따르면, 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서, 비휘발성 반도체 기억 장치는 전하 축적층에 전자를 주입함으로써 데이터 기억 상태를 변화시키고, 상기 방법은, 데이터 기억 상태를 변화시키는 전자를 전하 축적층에 주입하기 전에, 게이트 전극이 반도체 기판보다 높은 전위를 갖도록 반도체 기판과 게이트 전극 사이에 제1 전위차를 제공하는 단계와, 계속해서 게이트 전극이 반도체 기판보다 낮은 전위를 갖도록 반도체 기판과 게이트 전극 사이에 제2 전위차를 제공하는 단계를 포함하는 방법을 제공한다.
본 발명의 또 다른 양상에 따르면, 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서, 비휘발성 반도체 기억 장치는 전하 축적층에 정공을 주입함으로써 데이터 기억 상태를 변화시키고, 상기 방법은, 데이터 기억 상태를 변화시키는 정공을 전하 축적층에 주입하기 전에, 반도체 기판이 게이트 전극보다 높은 전위를 갖도록 반도체 기판과 게이트 전극 사이에 제3 전위차를 제공하는 단계와, 계속해서 반도체 기판이 게이트 전극보다 낮은 전위를 갖도록 반도체 기판과 게이트 전극 사이에 제4 전위차를 제공하는 단계를 포함하는 방법을 제공한다.
본 발명의 또 다른 양상에 따르면, 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서, 비휘발성 반도체 기억 장치는 전하 축적층에 전하를 주입함으로써 데이터 기억 상태를 변화시키고, 상기 방법은, 전하를 전하 축적층에 주입한 후, 주입한 전하에 대응하는 극성의 전위차를 반도체 기판과 게이트 전극 사이에 제공함으로써 전하를 유지하는 단계를 포함하는 방법을 제공한다.
본 발명은 전하 축적층을 포함하는 적층 절연막으로 구성된 메모리 셀을 구비한 비휘발성 반도체 기억 장치에 적용가능하다. 그 중에서도, MONOS 플래시 메모리는 박막 형성이 가능한 점과, 박막 형성은 인접 셀 간의 간섭을 줄일 수 있는 점과, 전하 축적층의 상하에 절연막(예를 들면 실리콘 산화막)이 형성되기 때문에 포획한 전하가 방출되기 어려운 점에서 본 발명은 MONOS 플래시 메모리에 적절하다. 또한, 본 발명은 이산 트랩이 있는 전하 축적층을 포함하는 적층 절연막으로 구성된 다른 메모리 셀에 적용가능하다는 점을 알아야 한다. 예를 들면, 본 발명은 MNOS(metal-nitride-oxide-silicon), MONSNOS(metal-oxide-nitride-silicon-nitride-oxide-silicon) 및 다른 구조를 갖는 메모리 셀에도 널리 적용가능하다는 점을 알아야 한다.
이하에서는, 본 발명을 N채널 MONOS 메모리 셀을 예로 들어 상세하게 설명한다. 본 발명은 N채널 타입에 한정하지 않고 P채널 타입에도 적용가능하다는 점을 알아야 한다. 그 경우에는 소스/드레인 혹은 반도체 기판의 불순물의 극성을 반전시킴으로써 그리고 반도체 기판과 게이트 전극에 인가하는 전압을 교환함으로써 처리할 수 있다.
이제, 본 발명의 실시예를 도면을 참조하여 설명한다.
본 발명의 비휘발성 메모리의 구동 방법 및 비휘발성 메모리에 관한 실시예는 N채널 MONOS 메모리 셀을 예로 들어 설명한다.
도 1a 및 1b는 본 발명의 제1 실시예에 따른 비휘발성 메모리의 구동 방법을 적용해서 형성한 MONOS 메모리 셀의 전하 분포를 도시하는 개략도이다.
도 2는 본 실시예가 적용되는 MONOS 메모리 셀의 구조를 예시하는 단면도이다.
도 1 및 2에 도시한 MONOS 메모리 셀은 P형 불순물이 도핑된 반도체 기판(1) 위에 형성되어 있다. 본 명세서에 사용한 "반도체 기판"이란 용어는 P형 웰, P형 반도체층(예를 들면, SOI(silicon on insulator)층) 및 P형 폴리실리콘층을 포함한다.
도 1a 및 1b에 도시한 바와 같이, 반도체 기판(1) 위에 전하 축적층(3B)을 포함하는 적층 절연막(3)이 퇴적되어 있다. 적층 절연막(3) 위에 게이트 전극(4)이 형성되어 있다. 전하 축적층(3B)은 이산 트랩을 포함하고, 주입된 전하를 포획하는 기능이 있다. 이산 트랩은, 전하 축적층, 혹은 반도체 기판(1) 측 절연막(3A)과의 계면 부근, 혹은 게이트 전극(4) 측 절연막(3C)과의 계면 부근에 공간적으로 분포되어 있다. 전하 축적층은 전형적으로 질화 실리콘막이지만, 이산 트랩의 밀도가 높은 금속 산화막으로 대신할 수 있다. 대안으로, 이산 트랩이 있는 복수의 재료를 적층함으로써 구성할 수 있다. 마찬가지로, 전하 축적층은 이산 트랩이 없는 절연층 및/또는 도전층을 포함하도록 구성할 수 있다.
전하 축적층은 산질화 실리콘(SiON), 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON), 하프니아(HfO2), 하프늄 알루미네이트(HfAlO3), 질화 하프니아(HfON), 질화 하프늄 알루미네이트(HfAlON), 하프늄 실리케이트(HfSiO), 질화 하프늄 실리케이트(HfSiON), 산화 란탄(La2O3) 및 란탄 알루미네이트(LaAlO3)를 포함하는 다양한 재료로 만들 수 있다. 또한, 전하 축적층은 NA, NH, NL, NAN, NHN, NLN, NHA, NAL 및 AHL(모두 특정 순서는 아님)과 같은 다양한 적층 구조에 기초할 수 있는데, 여기서 "N"은 질화 실리콘을 나타내고, "A"는 산화 알루미늄을 나타내고, "H"는 하프늄을 일차 원소로서 포함하는 재료를 나타내고, "L"은 란탄을 일차 원소로서 포함하는 재료를 나타낸다.
절연막(3A) 및 절연막(3C)은, 반도체 기판(1) 혹은 게이트 전극(4)으로부터 전하 축적층(3B)을 전기적으로 절연하고, 전하 유지 시 전하 축적층(3B)에 전하를 가두는 역할을 한다. 전하를 가두는 효과는 절연막 3A 및 3C의 전위 장벽이 전하 축적층(3B)에 대하여 더 높을수록 증가한다. 절연막 3A 및 3C는 전형적으로 산화 실리콘이지만, 전하 축적층(3B)에 대하여 전위 장벽이 있는 경우에는 다른 재료로 대신할 수 있다. 절연막 3A 및 3C는 산질화 실리콘(SiON), 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON), 하프니아(HfO2), 하프늄 알루미네이트(HfAlO3), 질화 하프니아(HfON), 질화 하프늄 알루미네이트(HfAlON), 하프늄 실리케이트(HfSiO), 질화 하프늄 실리케이트(HfSiON), 산화 란탄(La2O3) 및 란탄 알루미네이트(LaAlO3)를 포함하는 다양한 재료로 만들 수 있다.
적층 절연막 위에 게이트 전극(4)이 형성되어 있다. 게이트 전극(4)을 마스크로서 사용하여 반도체 기판(1)에 N형 불순물을 이온 주입함으로써 소스/드레인(2)이 형성된다.
도 1a는 본 실시예에서 프로그램 동작 전에 형성되는 전하 분포를 도시하고, 도 1b는 본 실시예에서 소거 동작 전에 형성되는 전하 분포를 도시한다.
도 1a에 도시한 전하 분포가 형성되는 경우, 유지를 의도한 전자 주입 전에 프로그램 동작(A) 및 그 후의 소거 동작(B)을 수행한다. 이하에서, 프로그램 동작(A)과 소거 동작(B)을 포함하는 일련의 공정을 "프리셋 1"로서 간주한다. 여기서, 최초의 프로그램 동작(A)에 의해, 전하 축적층(3B)의 이산 트랩은 전자로 채워진다. 다음 소거 동작(B)에 의해, 전자로 채워진 전하 축적층(3B)의 몇몇 이산 트랩에 정공이 포획된다. 구체적으로, 소거 동작(B)에 의해, 반도체 기판(1)으로부터 정공이 주입된다. 이 때, 정공은 반도체 기판(1) 측 전하 축적층(3B)의 계면 근방에 포획된다. 상술한 프로그램 동작(A) 및 그 후의 소거 동작(B)에 의해, 전하 축적층(3B)에는 도 1a에 도시한 전하 분포가 형성된다. 즉, 전하 축적층(3B)의 전하 분포는, 게이트 전극(4)과의 계면 근방에 전자가 포획되어 있고, 반도체 기판(1)과의 계면 근방에 정공이 포획되어 있다. 이로 인해, 게이트 전극(4)에 프로그램 동작을 위한 전압을 인가할 때, 전자가 전하 축적층(3B)의 기판 측에 들어가기 쉬워진다. 즉, 프로그램 동작의 효율을 향상할 수 있다. 본 프로세스는 전하 축적층(3B)의 이산 트랩들은 소거 동작(B)에 의해 정공으로 완전하게 채워지지 않는다는 점에 특징이 있다.
전자는 전위가 낮은 부분으로부터 전위가 높은 부분으로 흐른다. 한편, 정공은 전위가 높은 부분으로부터 전위가 낮은 부분으로 흐른다.
도 3a 및 3b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 장치의 구동 방법의 시퀀스를 도시하는 프로세스 도면이다.
도 3a는 프로그램 동작의 구동 방법의 프로세스를 도시한다. 반도체 기판(1)보다 게이트 전극(4)의 전위가 상대적으로 높아지도록 반도체 기판(1)과 게이트 전극(4) 사이에 전위차를 부여한다(스텝 S101). 다음으로, 게이트 전극(4)보다 반도체 기판(1)의 전위가 상대적으로 높아지도록 반도체 기판(1)과 게이트 전극(4) 사이에 전위차를 부여한다(스텝 S102). 이어서, 프로그램 동작을 실행한다(스텝 S103).
스텝 S101은 프로그램 동작(A)에 상당하고, 스텝 S102는 소거 동작(B)에 상당한다. 이들은 전술한 프리셋 1에 대응한다.
도 3b는 소거 동작의 구동 방법의 프로세스를 도시한다. 게이트 전극(4)보다 반도체 기판(1)의 전위가 상대적으로 높아지도록 반도체 기판(1)과 게이트 전극(4) 사이에 전위차를 부여한다(스텝 S106). 다음으로, 반도체 기판(1)보다 게이트 전극(4)의 전위가 상대적으로 높아지도록 반도체 기판(1)과 게이트 전극(4) 사이에 전위차를 부여한다(스텝 S107). 이어서, 소거 동작을 실행한다(스텝 S108).
스텝 S106은 소거 동작(C)에 상당하고, 스텝 S107은 프로그램 동작(D)에 상당한다. 이들은 후술하는 프리셋 2에 대응한다.
도 4a 내지 4c는 도 3a에 도시한 각 스텝에서 메모리 셀의 전하 분포 변화를 도시하는 개략도이다.
스텝 S101에서는, 도 4a에 도시한 바와 같이, 게이트 전극(4)의 전위를 반도체 기판(1)의 전위보다 높게 하여 반도체 기판(1) 측으로부터 전하 축적층(3B)으로 전자를 주입한다. 메모리 셀 어레이에서는 모든 메모리 셀에 일괄적으로 전자를 주입할 수 있다. 스텝 S102에서는, 도 4b에 도시한 바와 같이, 반도체 기판(1)의 전위를 게이트 전극(4)의 전위보다 높게 하여 반도체 기판(1) 측으로부터 전하 축적층(3B)으로 정공을 주입한다. 이 스텝도 메모리 셀 어레이의 모든 메모리 셀에 대하여 일괄적으로 수행할 수 있다. 스텝 S103에서는, 도 4c에 도시한 바와 같이, 전자를 전하 축적층(3B)으로 주입함으로써 메모리 셀에 대하여 프로그램 동작을 수행하고, 정공은 반도체 기판(1) 측 전하 축적층(3B)의 계면 근방에 존재한다.
프로그램 동작(A) 및 소거 동작(B)에 이용하는 전압과 인가 시간은 메모리 셀의 치수에 의존한다. 이용한 전압과 인가 시간은 메모리 셀의 발생에 따라 변하므로 임의이다. 그러나 프로그램 동작(A) 및 소거 동작(B)에 이용하는 전압의 설정 시 절연막(3A)에의 전기적인 손상을 고려할 필요가 있다. 바람직하게는, 절연막(3A)에 인가되는 전계는 20MV/㎝ 이하이다. 더욱 바람직하게는, 저 전압에서의 고속 동작을 위해서, 절연막(3A)에 인가되는 전계는 15MV/㎝ 이하이며, 인가 시간은 10초 이하이다.
상술한 전하 분포의 형성 시, 임계값에 대하여 전자 주입에 의한 효과를 설명한다. 상술한 전하 분포에서 메모리 셀의 플랫 밴드 전압을 VFB라고 한다. 게이트 전극(4)에 게이트 전압 VG가 인가될 때, 절연막(3A)에는 다음의 전계가 인가된다.
Figure 112008067813502-PAT00001
여기서, φs는 반도체 기판(1)의 표면 포텐셜이며, T는 전체 메모리 스택의 등가 산화막 두께(이하에서, EOT로서 약칭을 사용함)이다. 수학식 (1)의 전계에 의해, 반도체 기판으로부터 주입되는 전자 전류를 J(E)라고 한다. 그러면 미소 시간 Δt에 주입되는 전하량은 J(E)Δt이다.
도 1a의 전하 분포의 상태에서, 반도체 기판(1)으로부터 전자가 주입되면, 게이트 전극(4) 측 전하 축적층(3B)의 계면 근방의 이산 트랩은 이미 전자가 채워져 있기 때문에 더 이상 전자를 포획하지 않는다. 반대로, 반도체 기판(1) 측 전하 축적층(3B)의 계면 근방은 정공으로 채워져 있으므로 전자를 포획할 수 있다. 상술한 게이트 전압 VG를 게이트 전극(4)에 인가함으로써 주입된 전하량 J(E)Δt가 반도체 기판(1) 측 전하 축적층(3B)의 계면 근방에 포획되면, 다음의 양만큼 임계값이 변한다.
Figure 112008067813502-PAT00002
여기서, q는 소전하(elementary charge)이며, ε0는 진공의 유전율이며, xB 및 εB는 각각 전하 축적층(3B)의 두께 및 비유전율이며, xC 및 εC는 각각 절연막(3C)의 두께 및 비유전율이다. 임계값 변화는 프로그램 시간에 대하여 수학식 (2)에 따라 변한다.
도 5는 제1 실시예에 따른 임계값의 시간 변화를 개략적으로 도시하는 그래프이다.
수학식 (2)에 따른 임계값 변화는 도 5의 프로그램 곡선 1로 나타낸다.
대비하기 위해서, 도 1b의 전하 분포를 참조한다. 도 1b에서는, 전하 축적층(3B)에서 반도체 기판(1)과의 계면 근방의 이산 트랩은 전자로 채워져 있고, 게이트 전극(4)과의 계면 근방의 이산 트랩은 정공으로 채워져 있다. 이러한 전하 분포는 소거 동작(C) 및 그 후의 프로그램 동작(D)으로 형성된다. 소거 동작(C)과 프로그램 동작(D)을 포함하는 일련의 공정을 이하에서 "프리셋 2"로서 간주한다.
상술한 전하 분포에서 메모리 셀의 플랫 밴드 전압을 VFB라고 한다. 그러면 게이트 전압 VG를 게이트 전극(4)에 인가함으로써 주입되는 전하량도 J(E)Δt이다. 주입된 전자는 게이트 전극(4) 측 전하 축적층(3B)의 계면 근방에 있다. 전자의 주입에 의한 임계값 변화는 시각 t에서 다음이 된다.
Figure 112008067813502-PAT00003
수학식 (3)에 따른 임계값 변화는 도 5의 프로그램 곡선 2로 나타낸다. 수학식 (2)와 (3)을 대비하면, 수학식 (2)가 (q/ε0)(xB/εB)J(E)Δt만큼 높다. 수학식 (2) 및 (3)은 전하 분포의 양극단의 특성을 반영한다. 따라서, 프리셋 1과 프리셋 2에 이용한 전압의 전압값 및 인가 시간에 따라 항상 프리셋 1이 프리셋 2보다 (q/ε0)J(E)Δt(xB/εB)만큼 임계값 변화가 큰 것은 아니다. 그러나 프리셋 1 실행 후의 프로그램 속도는 프리셋 2 실행 후의 프로그램 속도보다 항상 크다.
소거 동작(B)에 의해, 반도체 기판(1) 측 전하 축적층(3B)의 계면으로 정공이 주입된다. 이는, 프로그램 시 전자가 들어 가기 쉽게 한다. 임계값 변화는 전극으로부터의 거리에 영향을 받는다. 그러므로 임계값의 변화는 게이트 전극(4)으로부터 멀리 떨어져 있는 반도체 기판(1)과의 계면에서의 전하 변화에 영향을 받는다. 즉, 프로그램 동작에서 전하 축적층(3B)으로의 전자 주입 시, 도 1a의 전하 분포는 도 1b의 전하 분포와 비교하여 전하 축적층(3B)의 두께에 대응하는 양만큼 프로그램 속도가 높아지는 효과가 있다.
도 6은 프로그램 동작 특성을 특성화하는 그래프이다.
플랫 밴드 전압의 상승은 프로그램 시간에 대한 수직 축에 그린다. 프리셋 1과 프리셋 2의 효과를 대비하기 위해서, 절연막(3A)이 4㎚ 두께의 실리콘 산화막이며, 전하 축적층(3B)이 5㎚ 두께의 실리콘 질화막이며, 절연막(3C)이 5㎚ 두께의 알루미나인 MONOS 메모리 셀(이 두께의 구성을 갖는 메모리 셀을 이하에서 메모리 셀 1로서 간주함)에 대하여 프리셋 1과 프리셋 2를 적용한다. 도 6은 이 셋업에서의 프로그램 동작의 특성을 도시한다. 프리셋 1을 실시한 결과를 마크 △로 나타내고, 프리셋 2를 실시한 결과를 마크 ◇로 나타낸다. 여기서, 프리셋 1에서 프로그램 동작(A)을 위한 전압의 전압값 및 인가 시간은 각각 16V 및 5초이며, 소거 동작(B)을 위한 전압의 전압값 및 인가 시간은 각각 16V 및 26밀리초이다. 도 6은 반도체 기판(1)에 대한 게이트 전극(4)의 상대적인 전위를 도시한다는 점을 알아야 한다. 프리셋 2에서 소거 동작(C)을 위한 전압의 전압값 및 인가 시간은 각각 18V 및 8초이며, 프로그램 동작(D)을 위한 전압의 전압값 및 인가 시간은 각각 14V 및 10마이크로초이다. 도 6으로부터 아는 바와 같이, 프리셋 2보다 프리셋 1에서 동일한 프로그램 시간에 대하여 더 높은 플랫 밴드 전압을 얻는다. 즉, 프리셋 1에서의 프로그램 속도가 프리셋 2에서의 프로그램 속도보다 높다는 점을 나타낸다.
소거 속도를 향상시키기 위한 전하 분포의 전하 극성은 프로그램 속도를 향상시키기 위한 전하 분포의 전하 극성과 반대인 점을 쉽게 이해할 수 있다. 즉, 도 1b에 도시한 바와 같이, 소거 속도를 향상시키기 위한 전하 분포의 전하 축적층(3B)에서는, 반도체 기판(1)과의 계면 근방의 이산 트랩은 전자로 채워져 있고, 게이트 전극(4)과의 계면 근방의 이산 트랩은 정공으로 채워져 있다. 이러한 전하 분포를 형성하기 위해서는, 임계값 변화를 위한 정공의 주입 전에 프리셋 2를 수행한다. 프리셋 2 실행 후의 임계값의 변화량은 프리셋 1 실행 후의 임계값의 변화량보다 (q/ε0)J(E)Δt(xB/εB)만큼 높다.
프리셋 1 혹은 프리셋 2에 이용한 전압 펄스는 복수의 전압 펄스의 조합일 수도 있다는 점을 알아야 한다. 그 조합은 다음의 요구조건, 즉 인가되는 모든 전압의 극성은 동일할 필요가 있고, 임계값은 펄스 인가 후 의도한 임계값에 도달할 필요가 있다는 점을 만족시킬 필요가 있다.
도 7a 내지 7c는 도 3b에 도시한 각 스텝에서의 메모리 셀의 전하 분포를 도시하는 개략도이다.
스텝 S106에서는, 도 7a에 도시한 바와 같이, 반도체 기판(1)의 전위를 게이트 전극(4)의 전위보다 높게 하여 반도체 기판(1)의 측으로부터 전하 축적층(3B)으 로 정공을 주입한다. 메모리 셀 어레이에서는 모든 메모리 셀에 일괄적으로 정공을 주입할 수 있다. 스텝 S107에서는, 도 7b에 도시한 바와 같이, 게이트 전극(4)의 전위를 반도체 기판(1)의 전위보다 높게 하여 반도체 기판(1)의 측으로부터 전하 축적층(3B)으로 전자를 주입한다. 이것도 메모리 셀 어레이의 모든 메모리 셀에 대하여 일괄적으로 수행할 수 있다. 스텝 S108에서는, 도 7c에 도시한 바와 같이, 정공을 주입함으로써 메모리 셀에 대하여 소거 동작을 수행하고, 전자는 반도체 기판(1) 측 전하 축적층(3B)의 계면 근방에 전자가 존재한다.
전술한 일괄 프로그램 및 소거 동작은 프로그램 또는 소거 동작 직전에 매회 수행할 필요는 없고, 예를 들면 파워-온 시에만 수행할 필요가 있다. 그 후, 개개 의 프로그램 또는 소거 동작을 수행할 수도 있다.
도 8은 NAND 스트링의 열 방향의 단면도이다. 반도체 기판(1) 위에 복수의 MONOS 메모리 셀(M1∼Mn)이 배열되어 있다. 각 메모리 셀의 게이트 전극은 이웃한 NAND 스트링과 전기적으로 접촉하고, 워드선(WL1∼WLn)으로서 간주한다. 워드선 사이의 부분 아래에 있는 반도체 기판(1)의 표면에는 소스/드레인 영역(2)이 형성되어 있다.
제1 및 제2 셀렉트 트랜지스터(S1,S2)는 통상의 MOSFET로 구성된다. 셀렉트 트랜지스터(S1,S2)의 게이트 전극은 각각 제1 셀렉트 게이트(SG1) 및 제2 셀렉트 게이트(SG2)를 구성한다.
MONOS 메모리 셀 및 셀렉트 트랜지스터 위에 층간 절연막(5)(예를 들면 이산화 실리콘)이 두껍게 퇴적된다.
셀렉트 트랜지스터(S2)에 근접한 소스/드레인 영역(2)에는 비트 컨택트(BC2)를 통해 비트선(BL2)이 접속되어 있다. 마찬가지로, 셀렉트 트랜지스터(S1)에 근접한 소스/드레인 영역(2)에는 비트 컨택트(BC1)를 통해 비트선(BL1)이 접속되어 있다. 비트 컨택트(BC1) 및 비트선(BL1)은 도시하지 않고 있다.
본 실시예의 MONOS 메모리 셀에서, 임계값을 변화시키기 위한 전자 주입 전에, 프로그램 동작 및 그 후의 소거 동작을 수행함으로써, 프로그램 속도를 향상시킨다. 특히, P형 반도체 기판(1)의 경우에는, 복수의 NAND 스트링이 워드선(WL1∼WLn)을 통해 접속되어 있다. 따라서, 워드선을 0V로 유지해서 반도체 기판에 포지티브 소거 전압을 인가함으로써 복수의 메모리 셀에 대하여 소거 동작을 수행한다. 따라서, 워드선을 통해 연결된 복수의 NAND 스트링에 대하여, 유지를 의도한 프로그램 동작 전에 일괄적으로 본 실시예를 적용하는 것이 적절하다. 또한, NAND 메모리에서는, 메모리 셀의 변화에 의한 임계값 분포를 제어하기 위해서, 프로그램-검증 동작(T.Tanaka, Y.Tanaka, H.Nakamura, H.Oodaira, S.Aritome, R.Shirota and F.Masuoka, "A Quick Intelligent Programming Architecture 3V-Only NAND-EEPROMs", Symp.VLSI Circuit Dig. Tech. Papers, pp.20-21, June(1992))을 이용하는 것이 일반적이다. 본 실시예는 프로그램-검증 동작 직전에 적절히 이용된다.
도 9a 및 9b는 NAND 메모리의 임계값 분포 및 임계값 레벨의 정의를 설명하기 위한 개략도이다.
도 9a는 2값의 메모리 셀의 임계값 분포를 도시한다. 본 실시예는 "1" 레벨로부터 "0" 레벨에의 프로그램 동작 전에 적절히 이용된다. 도 9b는 4값의 메모리 셀의 임계값 분포를 도시한다. "11", "10", "00" 및 "01"의 4개 레벨이 있고, 본 실시예는 어느 쌍의 레벨 간에서도, 프로그램 동작 전에 이용할 수 있다. 그러나 소거 동작이 일괄적으로 수행되는 조건하에서 본 실시예는 "11" 레벨로부터 "10" 레벨에의 프로그램 동작 전에 가장 적절히 이용된다.
본 실시예의 또 다른 양상에서, 임계값을 변화시키기 위한 정공 주입 전에, 소거 동작 및 그 후의 프로그램 동작을 수행함으로써, 소거 속도를 향상시킨다. 상술한 바와 같이, NAND 메모리 셀을 이용하는 경우, 일괄하여 본 실시를 이용하면, 소거 동작이 중복되므로 효율적이지 않다. 따라서, 본 실시예는 반대 극성의 또 다른 메모리 셀에 적절하게 이용한다. 즉, 소스/드레인 혹은 반도체 기판의 불순물의 극성을 반전하고, 반도체 기판과 게이트 전극에 인가하는 전압을 교환하는 것이 바람직하다.
다음으로, NAND 스트링의 동작 방법을 설명한다. 도 8에 도시한 바와 같이, NAND 메모리에서, NAND 스트링은 워드선(WL1∼WLn)을 통해 인접한 NAND 스트링에 접속되어 있다. 따라서, 본 실시예를 복수의 NAND 스트링에 일괄적으로 적용하는 것이 적합하다.
도 10a 내지 10c는 NAND 스트링의 동작 방법의 타임 차트를 나타낸다.
구체적으로, 도 1Oa는 일괄 초기화의 타임 차트를 도시한다. 이 타임 차트를 따라 프리셋 1을 수행한다. 우선, T1 시간 동안 프로그램-검증 동작이 완료된다. 그 후, T2∼T3 시간 간격 동안 프로그램 동작(A)을 수행한다. 프로그램 동작(A)에서는, 비트선(BL2)의 전위를 0V로 유지하면서, 셀렉트 게이트(SG2)에 5V 정 도의 전압을 인가해서 셀렉트 트랜지스터(S2)를 도통 상태로 한다. 또한, 워드선(WL1∼WLn)에는 프로그램 동작에 이용되는 프로그램 전압 VPGM을 인가한다. 다음으로, T3∼T4 시간 간격 동안 소거 동작(B)을 수행한다. 소거 동작(B)에서는, 워드선(WL1∼WLn)의 전위를 0V로 유지하면서, 반도체 기판(1)에 소거 전압 VERS를 인가한다. 임계값을 변화시키기 위한 전자의 주입은 시각 T4 후에 수행한다.
NAND 메모리 셀 외에, 이산 트랩을 포함하는 전하 축적층이 있는 메모리 셀이면, 본 실시예가 적용가능하다. 예를 들면, NOR 메모리 셀에서도 프리셋 1은 전하 축적층의 전하 분포를 제어하는 데 이용할 수 있고, 전하 주입에 의한 임계 전압의 변화를 고속화하는 데 이용할 수 있다.
다음으로, 본 발명의 제2 실시예를 설명한다.
제2 실시예에서는, 전자 주입 경우의 유지 특성 향상에 대해서 설명한다. 유지 특성을 향상시키기 위해서, 구체적으로는 임계값을 변화시키기 위한 전자 주입 후 소거 동작(E)을 수행한다.
도 11은 본 실시예에 따른 비휘발성 반도체 기억 장치의 구동 방법의 시퀀스를 도시하는 프로세스 다이어그램이다.
본 실시예에서는, 도 3a에 도시한 스텝 S101부터 스텝 S103 외에, 스텝 S103에서 주입한 전자의 유지 특성을 향상시키기 위해서, 스텝 S104에서 게이트 전극(4)의 전위보다 반도체 기판(1)의 전위가 높게 된다. 이는 소거 동작(E)에 상당한다.
이하에서, 이 소거 동작(E)에서의 정공 주입에 의한 전자의 유지 특성 향상에 대해서 설명한다.
도 10b는 프로그램 동작 후 임계값 세팅을 위한 타임 차트를 도시한다. 도 8의 NAND 스트링에 대하여 소거 동작(E)을 수행할 때는 이 타임 차트를 따른다. T1 시간 동안 전자 주입이 완료된다. 예를 들면, 메모리 셀(M1)이 전자 주입에 의해 도달한 임계값을 VTH,1이라고 한다. 그 후, T2∼T3 시간 간격 동안 소거 동작(E)을 수행한다. 구체적으로, 워드선(WL1∼WLn)의 전위를 0V로 유지하면서, 반도체 기판(1)에 소거 동작에 이용되는 소거 전압 VERS를 인가한다. 소거 동작(E)에 의한 임계값의 변화량을 ΔVTH,1이라 한다. 결과적으로, 메모리 셀(M1)의 임계값은 다음이 된다.
Figure 112008067813502-PAT00004
시각 T3 후, 다음 전하 주입이 수행될 때까지 전하가 유지된다.
소거 동작(E)에 이용되는 전압의 설정 시, 절연막(3A)에의 전기적인 손상을 고려할 필요가 있다. 바람직하게는, 절연막(3A)에 인가되는 전계는 20MV/㎝ 이하이다. 더욱 바람직하게는, 저 전압에서의 고속 동작을 위해서, 절연막(3A)에 인가되는 전계는 15MV/㎝ 이하이며, 인가 시간은 10초 이하이다.
도 2를 참조하여, 소거 동작(E)의 실행 후 전하 축적층(3B)의 전하 분포에 대해서 설명한다. 우선, T1 시간 동안 충분한 양의 전자가 주입되면, 전하 축적 층(3B)의 이산 트랩은 전자가 고밀도로 채워진다. 그 후, 소거 동작(E)의 실행 시, 전하 축적층(3B)의 이산 트랩의 일부는 정공으로 채워진다. 구체적으로는 소거 동작(E)에 의해 반도체 기판(1)으로부터 정공이 주입된다. 이 때, 반도체 기판(1) 측 전하 축적층(3B)의 계면 근방에 정공이 포획된다. 상술한 전자 주입 및 그 후의 소거 동작(E)에 의해, 전하 축적층(3B)에는 도 1a에 도시한 전하 분포가 형성된다. 즉, 전하 축적층(3B)의 전하 분포에서는 게이트 전극(4)과의 계면 근방에 전자가 포획되고, 반도체 기판(1)과의 계면 근방에 정공이 포획된다.
예로서, 소거 동작(E)이 종료된 직후의 전하 분포는 전하 축적층(3B)에서 반도체 기판(1)과의 계면에 정공이 NH[㎝-2]의 밀도로 존재하고, 게이트 전극(4)과의 계면에 전자가 NE[㎝-2]의 밀도로 존재한다고 가정한다. 그러면 수학식 (4)의 임계값은 다음으로 표현된다.
Figure 112008067813502-PAT00005
여기서, VTH,2>O을 만족시키도록 NE과 NH가 정의된다. 그 후, 전하 유지의 프로세스에서 전자와 정공이 재분포 혹은 재결합한다. 이하에서, 전하가 재분포하는 경우와, 전하 분포는 변하지 않고, 전자와 정공이 재결합하는 경우에서 임계값 변화의 최대값을 제시한다.
전하가 재분포하는 경우, 전하 축적층(3B)에서 게이트 전극(4)과의 계면에 포획되어 있는 전자가 반도체 기판(1)과의 계면으로 이동하고, 반도체 기판(1)과의 계면에 포획되어 있는 정공이 게이트 전극(4)과의 계면으로 이동할 때, 임계값 변화는 최대가 된다. 재분포의 완료 시, 임계값은 다음이 된다.
Figure 112008067813502-PAT00006
전하 주입 직후의 임계값(수학식 (5))으로부터의 변화는 다음이 된다.
Figure 112008067813502-PAT00007
수학식 (7)로부터 아는 바와 같이, 전하 재분포에 의해, 임계값은 전하 주입 직후의 임계값보다 높아진다.
전하 분포는 변하지 않고, 전자와 정공이 재결합하는 경우, 전하 축적층(3B)에서 반도체 기판(1)과의 계면에 포획되어 있는 모든 정공이 게이트 전극(4)과의 계면에 포획되어 있는 전자와 재결합할 때, 임계값 변화는 최대가 된다. 재결합의 완료 시, 전하 축적층(3B)에는 정공이 존재하지 않고, 전하 축적층(3B)의 게이트 전극(4)에는 전자가 NE-NH[㎝-2]의 밀도로 존재한다. 이 때, 임계값은 다음이 된다.
Figure 112008067813502-PAT00008
전하 주입 직후의 임계값(수학식 (5))으로부터의 변화는 다음이 된다.
Figure 112008067813502-PAT00009
수학식 (9)로부터 아는 바와 같이, 전자와 정공의 재결합에 의해, 임계값은 전하 주입 직후의 임께값보다 높아진다.
도 12는 임계 전압의 유지 특성을 개략적으로 도시하는 그래프이다.
실제의 전하 유지의 프로세스에서 전하 축적층(3B)의 전하는 절연막(3A) 혹은 절연막(3C)을 통해 반도체 기판(1) 혹은 게이트 전극(4)으로 방출된다. 전하가 방출되면, 임계값은 감쇠한다. 특히, 전자의 방출이 임계값 감쇠의 주요 원인이다.
본 실시예에서는 전자 주입 후 소거 동작(E)을 수행함으로써 전하 유지의 프로세스에서 전하 재분포 혹은 전자와 정공의 재결합을 용이하게 할 수 있다. 전하 재분포 혹은 전자와 정공의 재결합은 전하의 방출에 의한 임계값의 감쇠를 억제하는 효과가 있다. 소거 동작(E)을 수행하지 않는 경우와 비교하여, 전하 재분포의 경우에서 임계값 차분은 수학식 (7)에서 나타내고, 전자와 정공의 재결합의 경우에서 임계값의 차분은 수학식 (9)에서 나타낸다. 이들은 도 12에 나타나 있다.
전자의 주입 후 소거 동작(E)을 수행함으로써 임계값의 유지 특성은 도 12의 유지 곡선 1로서 나타낸다. 전하 유지의 프로세스에서 전하가 재분포하는 경우 및 전자와 정공이 재결합하는 경우를 유지 곡선 1에 나타내고 있다. 한편, 전자의 주입 후 소거 동작(E)을 생략한 경우의 유지 특성은 도 12의 유지 곡선 2로서 나타낸 다. 상술한 바와 같이, 전자의 주입 후 소거 동작(E)을 수행함으로써, 임계값의 유지 특성은 향상한다.
전하 축적층(3B)에서 전하 재분포 또는 전자와 정공의 재결합이 생길 때, 임계값 변화는 거리와 전하의 곱으로 결정되기 때문에, 게이트 전극(4)으로부터 멀리 있는 전하의 변화가 임계값 변화에 가장 큰 영향을 미친다. 소거 동작(E)으로 인해 전하 축적층(3B)과 절연막(3A) 사이의 계면에 주입된 정공은 재분포 또는 재결합에 의해 소멸하고, 이 소멸 효과는 임계값을 증가시키는 데 큰 역할을 한다. 결과적으로, 음 전하의 소멸에 의한 임계값 변화의 균형이 잡혀, 임계값이 유지되는 경향이 있다. 종래에는, 프로그램 동작에 의해 전하 축적층(3B)에 전자만 주입하고, 유지 동안 전자가 방출되어 임계값이 감쇠하였다. 대조적으로, 본 발명의 프로세스는 전자의 방출을 적게하는 더 강한 프로그램 동작에 대응한다.
도 13은 유지 특성을 특성화한 데이터를 도시하는 그래프이다.
플랫 밴드 전압은 유지 시간에 대하여 수직 축상에 그린다. 유지 특성의 향상은 플랫 밴드 전압의 안정성으로 나타낸다. 소거 동작(E)이 유지 특성에 부여하는 효과를 설명하기 위해서, 절연막(3A)이 4㎚ 두께의 실리콘 산화막이며, 전하 축적층(3B)이 5㎚ 두께의 실리콘 질화막이며, 절연막(3C)이 각각 15㎚ 및 2㎚ 두께의 알루미나 및 실리콘 질화막의 적층막인 MONOS 메모리 셀(이 두께 구성의 메모리 셀을 이하에서 "메모리 셀 2"로서 간주함)에 대하여 소거 동작(E)을 수행한다. 이 셋업에서 유지 특성을 특성화한 결과를 도 13에 마크 ◇로 나타낸다. 도 13의 프로그램 레벨 "10", "00" 및 "O1"의 형성 시, 일단 프로그램 동작을 수행한 후, 각 각 상이한 소거 동작(E)을 수행한다. 구체적으로, 프로그램 레벨 "10"을 형성하기 위한 소거 동작(E)의 전압값 및 인가 시간은 각각 20V 및 2밀리초이다. 프로그램 레벨 "00"을 형성하기 위한 소거 동작(E)의 전압값 및 인가 시간은 각각 20V 및 0.5밀리초이다. 프로그램 레벨 "01"을 형성하기 위한 소거 동작(E)의 전압값 및 인가 시간은 각각 20V 및 35마이크로초이다. 소거 동작(E)을 수행하지 않고 유지 특성을 특성화한 결과를 마크 △로 나타낸다. 도 13으로부터 아는 바와 같이, 소거 동작(E)을 수행한 유지의 유지 특성이 소거 동작(E)을 생략한 유지의 유지 특성보다 높다.
소거 동작(E)에 이용하는 전압 펄스는 복수의 전압 펄스의 조합일 수도 있다는 점을 알아야 한다. 그 조합은 다음의 요구조건, 즉 모든 인가 전압은 동일한 극성일 필요가 있다는 점과, 임계값은 펄스의 인가 후 의도한 임계값에 도달할 필요가 있다는 점을 만족시킬 필요가 있다.
다음으로, 본 발명의 제3 실시예에 대해서 설명한다.
제3 실시예는, 정공 주입 경우의 유지 특성 향상에 대해서 설명한다. 전자 주입 경우의 유지 특성을 향상시키기 위한 제2 실시예의 유추에 의해 설명가능하다. 유지 특성을 향상시키기 위해서, 유지를 의도한 정공 주입 후 프로그램 동작(F)을 수행한다.
도 14는 본 실시예에 따른 비휘발성 반도체 기억 장치의 구동 방법의 시퀀스를 도시하는 프로세스 다이어그램이다.
본 실시예에서는 도 3b에 도시한 스텝 S106부터 스텝 S108 외에, 스텝 S108 에서 주입한 정공의 유지 특성을 향상시키기 위하여 스텝 S109에서 반도체 기판(1)의 전위보다 게이트 전극(4)의 전위가 높아진다. 이는 프로그램 동작(F)에 상당한다.
이하에서, 프로그램 동작(F)에서의 전자 주입에 의한 정공의 유지 특성 향상에 대해서 설명한다.
도 10c는 소거 동작 후 임계값 세팅을 위한 타임 차트를 도시한다. 도 8의 NAND 스트링에 대하여 이 타임 차트에 따른 프로그램 동작(F)을 수행한다. T1∼T3 시간 간격 동안 정공 주입이 수행된다. 예를 들면, NAND 스트링의 일괄 소거 동작으로 인해 메모리 셀(M1∼Mn)에 정공이 주입된다. 구체적으로, 워드선(WL1∼WLn)의 전위를 0V로 유지하면서, 반도체 기판(1)에 소거 전압 VERS를 인가한다. 정공 주입에 의해 도달한 임계값을 VTH,5라고 한다. 그 후, T3∼T4 시간 간격 동안 일괄적으로 프로그램 동작(F)을 수행한다. 구체적으로, 비트선(BL2)의 전위를 0V로 유지하면서, 셀렉트 게이트(SG2)에 5V 정도의 전압을 인가하여 트랜지스터(S2)를 도통 상태로 한다. 또한, 워드선(WL1∼WLn)에는 프로그램 동작(F)에 이용되는 전압 VPGM을 인가한다. 프로그램 동작(F)에 의한 임계값의 변화량을 ΔVTH,5라고 한다. 결과적으로, 메모리 셀(M1∼Mn)의 임계값은 다음이 된다.
Figure 112008067813502-PAT00010
시각 T4 후, 다음 전하 주입이 수행될 때까지 전하가 유지된다.
도 2에서, 정공을 주입한 다음, 프로그램 동작(F)을 실행한 직후의 전하 축적층(3B)의 전하 분포는, 반도체 기판(1)과의 계면 근방에 전자가 포획되어 있고, 게이트 전극(4)과의 계면 근방에 정공이 포획되어 있다. 그 후의 전하 유지의 프로세스에서는 주입한 정공이 전하 축적층(3B)으로부터 방출되어 임계값이 감쇠한다. 한편, 전하 재분포 혹은 전자와 정공의 재결합이 발생한다. 전하 재분포 혹은 전자와 정공의 재결합의 발생은 제2 실시예에서의 전하 재분포 혹은 재결합을 전자와 정공의 극성을 반대로 하여 유추해서 설명할 수 있다.
프로그램 동작(F)에 이용되는 전압의 설정 시, 절연막(3A)에의 전기적인 손상을 고려할 필요가 있다. 바람직하게는, 절연막(3A)에 인가되는 전계는 20MV/㎝ 이하이다. 더욱 바람직하게는, 저 전압에서의 고속 동작을 위해서, 절연막(3A)에 인가되는 전계는 15MV/㎝ 이하이며, 인가 시간은 10초 이하이다. 예로서, 프로그램 동작(F)이 유지 특성에 부여하는 효과를 증명하기 위해서, 메모리 셀 2에 대하여 프로그램 동작(F)을 수행한다. 이 셋업에서의 유지 특성을 특성화한 결과를 도 13에 마크 ◇로 나타낸다. 도 13의 프로그램 레벨 "11"의 형성 시, 일단 소거 동작을 수행한 후, 프로그램 동작(F)을 수행한다. 구체적으로, 프로그램 레벨 "11"을 형성하기 위한 프로그램 동작(F)의 전압값 및 인가 시간은 각각 20V 및 10나노초이다. 프로그램 동작(F)을 수행하지 않고 유지 특성을 특성화한 결과를 마크 △로 나타낸다. 도 13으로부터 아는 바와 같이, 프로그램 동작(F)을 수행한 유지의 유지 특성은 프로그램 동작(F)을 생략한 유지의 유지 특성보다 높다.
프로그램 동작(F)에 이용하는 전압 펄스는 복수의 전압 펄스의 조합일 수도 있다는 점을 알아야 한다. 그 조합은 다음의 요구조건, 즉 인가하는 모든 전압의 극성이 동일할 필요가 있다는 점과, 임계값은 펄스 인가 후 의도한 임계값에 도달할 필요가 있다는 점을 만족시킬 필요가 있다.
다음으로, 본 발명의 실시예에 따른 비휘발성 반도체 기억 장치에 대해서 설명한다.
더욱 구체적으로, 도 1∼14를 참조하여 설명한 본 발명의 비휘발성 메모리 셀은 주변 회로에 통합되고, 비휘발성 반도체 기억 장치에 인스톨될 수 있다.
도 15는 이러한 비휘발성 반도체 기억 장치의 개략적인 구성을 예시하는 개략도이다.
도시한 비휘발성 반도체 기억 장치는, 메모리 셀 어레이(11) 및 주변 회로(10)를 구비한다. 메모리 셀 어레이(11)의 각 메모리 셀은 전하 축적층을 포함하는 적층 절연막이 있는 트랜지스터 타입 메모리 셀이다. 주변 회로(10)는, 프로그램 전압, 소거 전압 혹은 판독 전압을 발생하기 위한 전압 발생 회로(13)와, 전압 발생 회로(13)에서 발생시킨 전압을 메모리 셀 어레이(11)에 연결하기 위한 전압 제어 회로(12)와, 메모리 셀 어레이(11)에 프로그램된 정보를 판독하기 위한 판독 회로(14)로 구성된다. 제1 내지 제3 실시예에서 설명한 프리셋 1, 프리셋 2, 소거 동작(E) 혹은 프로그램 동작(F)을 구현하는 데 필요한 전압은 전압 발생 회로로부터 공급된다. 각 동작에 필요한 인가 시간은 전압 제어 회로(12)가 제어한다.
본 발명의 실시예는 예들을 참조하여 설명한다. 그러나 본 발명은 전술한 예들에 한정하지 않는다. 예를 들면, 예는 기술적으로 가능한 한 서로 조합할 수 있고, 그와 같은 조합도 본 발명의 범위에 포함된다. 구체적으로, 제1 실시예를 참조하여 전술한 프로그램 또는 소거 동작 후 제2 또는 제3 실시예를 참조하여 전술한 유지를 수행할 수 있다.
전하 축적층이 있는 적층 절연막을 포함하는 메모리 셀에 제1 내지 제3 실시예를 적용할 수 있다. 또한, 반도체 기판(1)의 재료는 실리콘 기판에 한정하지 않고, 폴리실리콘 기판, SiGe 기판, Ge 기판 또는 SiGeC 기판일 수도 있다. 반도체 기판(1)의 구성은 P형 웰 혹은 P형 반도체층(SOI)에 한정하지 않고, SGOI(silicon germanium on insulator) 또는 GOI(germanium on insulator)일 수도 있다.
메모리 셀은 수직 트랜지스터 또는 FIN 트랜지스터로서 구성할 수도 있다. 대안으로, 메모리 셀 어레이 자체는 수직으로 적층된 구조를 포함할 수도 있다.
본 발명은 메모리 셀 어레이가 전하 축적층이 있는 적층 절연막을 구비한 메모리 셀을 포함하는 한 다양한 메모리 셀 어레이에 적용가능하다. 그와 같은 메모리 셀 어레이는 NAND 타입 및 NOR 타입뿐만 아니라 AND 타입(H. Kume, M. Kato, T. Adachi, T. Tanaka, T. Sasaki, T. Okazaki, N. Miyamoto, S. Saeki, Y. Ohji, M. Ushiyama, J. Yagami, T. Morimoto, and T. Nishida, "A 1.28㎛2 contactless memory cell technology for a 3V-only 64 Mbit EEPROM", IEDM Tech. Dig., pp. 991-993, Dec. (1992)), DINOR 타입(H. Onoda, Y. Kunori, S. Kobayashi, M. Ohi, A. Fukumoto, N. Ajika, and H. Miyoshi, "A novel cell structure suitable for a 3 volt operation, sector erase flash memory", IEDM Tech. Dig., pp. 599-602, Dec. (1992)), 스플릿 게이트 타입(G. Samachisa, C. Su, Y. Kao, G. Smarandoiu, T. Wong, and C. Hu, "A 128K flash EEPROM using double polysilicon technology", ISSCC Dig. Tech. Papers, pp. 76-77, Feb. (1987)), 스택 타입(V. N. Kynett, A. Baker, M. Fandrich, G. Hoekstra, O. Jungroth, J. Kreifels, and S. Wells, "An in-system reprogrammable 256K CMOS flash memory", ISSCC Dig. Tech. Papers, pp. 132-133, Feb. (1988)), 3층 폴리실리콘 타입(F. Masuoka, M. Asano, H. Iwashita, T. Komuro, and S. Tanaka, "A new flash EEPROM cell using triple polysilicon technology", IEDM Tech. Dig., pp. 464-467, Dec. (1984)) 및 3Tr-NAND(일본특허공개공보 2007-115407)를 포함한다.
도 1a 및 1b는 M0NOS 메모리 셀의 전하 분포의 개략도.
도 2는 본 실시예가 적용되는 MONOS 메모리 셀의 구조를 예시하는 단면도.
도 3a 및 3b는 비휘발성 반도체 기억 장치를 구동하기 위한 방법의 시퀀스의 프로세스 다이어그램.
도 4a 내지 4c는 메모리 셀의 전하 분포 변화의 개략도.
도 5는 실시예에 따른 임계값의 시간 변화를 도시하는 그래프.
도 6은 프로그램 동작 특성을 특성화한 결과를 도시하는 그래프.
도 7a 내지 7c는 메모리 셀의 전하 분포 변화의 개략도.
도 8은 NAND 스트링의 열 방향으로의 단면을 예시하는 단면도.
도 9a 및 9b는 임계값 분포 및 임계값 레벨의 정의를 설명하기 위한 개략도.
도 10a 내지 10c는 NAND 스트링을 작동하기 위한 방법의 타임 차트.
도 11은 비휘발성 반도체 기억 장치를 구동하기 방법의 시퀀스를 도시하는 프로세스 다이어그램.
도 12는 임계 전압의 유지 특성을 개략적으로 도시하는 그래프.
도 13은 유지 특성을 특성화한 결과를 도시하는 그래프.
도 14는 본 발명의 제2 실시예에 따른 비휘발성 반도체 기억 장치를 구동하기 위한 방법의 시퀀스를 도시하는 프로세스 다이어그램.
도 15는 비휘발성 반도체 기억 장치의 개략적인 구성을 예시하는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2: 소스/드레인
3: 적층 절연막
3A, 3C: 절연막
3B: 전하 축적층
4: 게이트 전극

Claims (14)

  1. 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 상기 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 상기 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서,
    상기 비휘발성 반도체 기억 장치는 상기 전하 축적층에 전하를 주입함으로써 데이터 기억 상태를 변화시키고,
    상기 방법은,
    상기 데이터 기억 상태를 변화시키는 전하를 상기 전하 축적층에 주입하기 전에,
    주입하려는 전하의 극성과 동일한 극성의 전하를 상기 전하 축적층에 주입하는 단계와,
    상기 주입한 전하의 극성과 반대 극성의 전하를 상기 전하 축적층에 또한 주입하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 적층 절연막은, 상기 반도체 기판 측에 설치된 제1 절연막과, 상기 게이트 전극 측에 설치된 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 설치된 상기 전하 축적층을 포함하는 방법.
  3. 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 상기 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 상기 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서,
    상기 비휘발성 반도체 기억 장치는 상기 전하 축적층에 전자를 주입함으로써 데이터 기억 상태를 변화시키고,
    상기 방법은,
    상기 데이터 기억 상태를 변화시키는 전자를 상기 전하 축적층에 주입하기 전에,
    상기 게이트 전극이 상기 반도체 기판보다 높은 전위를 갖도록 상기 반도체 기판과 상기 게이트 전극 사이에 제1 전위차를 제공하는 단계와,
    계속해서 상기 게이트 전극이 상기 반도체 기판보다 낮은 전위를 갖도록 상기 반도체 기판과 상기 게이트 전극 사이에 제2 전위차를 제공하는 단계
    를 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 전위차는 25볼트 이하이고, 상기 제1 전위차의 인가 시간은 30초 이하이며,
    상기 제2 전위차는 25볼트 이하이고, 상기 제2 전위차의 인가 시간은 30초 이하인 방법.
  5. 제3항에 있어서,
    상기 적층 절연막은, 상기 반도체 기판 측에 설치된 제1 절연막과, 상기 게이트 전극 측에 설치된 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 설치된 상기 전하 축적층을 포함하는 방법.
  6. 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 상기 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 상기 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서,
    상기 비휘발성 반도체 기억 장치는 상기 전하 축적층에 정공을 주입함으로써 데이터 기억 상태를 변화시키고,
    상기 방법은,
    상기 데이터 기억 상태를 변화시키는 정공을 상기 전하 축적층에 주입하기 전에,
    상기 반도체 기판이 상기 게이트 전극보다 높은 전위를 갖도록 상기 반도체 기판과 상기 게이트 전극 사이에 제3 전위차를 제공하는 단계와,
    계속해서 상기 반도체 기판이 상기 게이트 전극보다 낮은 전위를 갖도록 상 기 반도체 기판과 상기 게이트 전극 사이에 제4 전위차를 제공하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 제3 전위차는 25볼트 이하이고, 상기 제1 전위차의 인가 시간은 30초 이하이며,
    상기 제4 전위차는 25볼트 이하이고, 상기 제2 전위차의 인가 시간은 30초 이하인 방법.
  8. 제6항에 있어서,
    상기 적층 절연막은, 상기 반도체 기판 측에 설치된 제1 절연막과, 상기 게이트 전극 측에 설치된 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 설치된 상기 전하 축적층을 포함하는 방법.
  9. 반도체 기판의 표면부에 서로 이격된 소스/드레인 확산층과, 상기 소스/드레인 확산층 사이의 채널 위에 형성되고, 전하 축적층을 포함하는 적층 절연막과, 상기 적층 절연막 위에 형성된 게이트 전극을 포함하는 비휘발성 반도체 기억 장치를 구동하기 위한 방법으로서,
    상기 비휘발성 반도체 기억 장치는 상기 전하 축적층에 전하를 주입함으로써 데이터 기억 상태를 변화시키고,
    상기 방법은,
    상기 전하를 상기 전하 축적층에 주입한 후, 주입한 전하에 대응하는 극성의 전위차를 상기 반도체 기판과 상기 게이트 전극 사이에 제공함으로써 상기 전하를 유지하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 데이터 기억 상태를 변화시키는 전하로서 전자를 상기 전하 축적층에 주입한 후, 상기 반도체 기판의 전위가 상기 게이트 전극의 전위보다 높도록 상기 반도체 기판과 상기 게이트 전극 사이에 상기 전위차를 제공하는 방법.
  11. 제10항에 있어서,
    상기 전위차는 25볼트 이하이고, 상기 전위차의 인가 시간은 30초 이하인 방법.
  12. 제9항에 있어서,
    상기 데이터 기억 상태를 변화시키는 전하로서 정공을 상기 전하 축적층에 주입한 후, 상기 게이트 전극의 전위가 상기 반도체 기판의 전위보다 높도록 상기 반도체 기판과 상기 게이트 전극 사이에 상기 전위차를 제공하는 방법.
  13. 제12항에 있어서,
    상기 전위차는 25볼트 이하이고, 상기 전위차의 인가 시간은 30초 이하인 방법.
  14. 제9항에 있어서,
    상기 적층 절연막은, 상기 반도체 기판 측에 설치된 제1 절연막과, 상기 게이트 전극 측에 설치된 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 설치된 상기 전하 축적층을 포함하는 방법.
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