CN1321459C - 凹陷捕获型存储器 - Google Patents
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Abstract
本发明公开一种凹陷捕获型存储器(Notched Trapping Memories)，其包括：半导体衬底；栅极氧化层，形成在上述半导体衬底之上；控制栅极，形成在上述栅极氧化层之上，上述的控制栅极结构下缘具有一凹陷结构(notched)向该控制栅极结构内侧凹入；绝缘层，形成于该控制栅极的表面上；间隙壁，配置于该控制栅极的侧璧上，并填入上述凹陷结构(notched)，用来形成可作为捕获载流子机制以利于储存载流子以定义数字信号；源/漏极区，位于该控制栅极下方两侧；以及硅化金属，形成于控制栅极以及该源/漏极区之上。
Description
技术领域
本发明涉及一种非挥发性存储器，特别有关于凹陷捕获型存储器结构。。
背景技术
非挥发性存储元件包括一可以储存电荷的机制，如悬浮栅极(指闪存而言)以及电荷出入控制单元。非挥发性存储器可以应用在计算机中的基本输出输入系统(BIOS)，高密度非挥发性存储器的应用范围则包括可携式设备中的大容量存储装置、固态相机以及个人计算机的适配卡等。非挥发性存储器具有许多优点，例如快速存取时间、低功率损耗且耐用。为了迎合在机动计算器系统中的应用需求，低电功率及快速存取的功能成为非挥发性存储器的设计趋向。在高性能的存储器中有一个极重要的关键参数称为电容耦合率(capacitive-coupling ratio)。在传统的技术领域中已发展出许多种不同形式的非挥发性存储器(nonvolatile memory)。非挥发性存储器的信息储存必须依赖将电荷长时间留存于悬浮栅中，因此用来隔离储存机制结构的介电层必须具有良好的特性。目前的低电压闪存通常在3到5伏特的操作电压下对浮动栅极(以闪存为例)进行充电或放电动作。由于电子隧穿是浮动栅极充放电所采用的基本技术，在要求降低供应电压的趋势下，为了达到高电子隧穿效率，浮动栅极与基板间的介电层厚度必须予以缩减。然而当介电层厚度缩减至10nm以下时，其可靠度也随之降低。现有的闪存欲进行程序化动作时，在控制栅极上施加高电压，电子即从硅基板的源极穿过栅极氧化层进入浮动栅极。欲进行抹除动作时，在控制栅极上施加低电压或不施电压，在硅基板的漏极施加高电压，电子即穿过栅极氧化层回到源极。
现今SOC(system on chip)技术期望具有快速可写以及可读的非挥发性存储器制作于同一芯片之上。而单层多晶硅工艺(single polysilicon processing)可以与其它元件如晶体管工艺整合。非挥发性存储器除传统利用双层多晶硅工艺(double polysilicon processing)的堆栈栅极型存储器(stack gate memories)之外，尚有所谓的电荷捕获型存储器(charge trapping memories)，其利用ONO或ON的结构来取代隧穿氧化层/浮动栅极的功能，利用载流子捕获于ONO结构中的氮化硅层与否以定义数字状态。在ONO的结构的上方则配置控制栅极。此外，近似的结构有采用将储存载流子的膜层配置于控制栅极的底侧，如美国专利号US Patent No.4,881,108、美国专利号U.S.Patent No.5,768,192，发明人为Eitan B.，发明名称″Non-volatile semiconductor memorycell utilizing asymmetrical charge trapping″，申请日为16June，1998。有关电荷捕获型存储器的现有技术可以参阅如美国专利号US Patent No.6,335,554，发明人为Yoshikawau以及Kuniyoshi，发明名称为“Semiconductor Memory”，申请日为3，7，2000.，上述专利公开具有ONO结构的存储器以储存位信息。另外，相关文献可参阅Chan，T.Y.et al，″A True Single-TransistorOxide-Nitride-Oxide EEPROM Device，″IEEE Electron Device Letters，vol.EDL-8.No.3，Mar.1987。鉴于上述的需要，本发明提出多种凹陷捕获型存储器的结构。
发明内容
有鉴于此，本发明的目的在于提供一种多位存储器。根据上述目的，本发明提供一种凹陷捕获型存储器结构，其包括：半导体衬底，在衬底上形成由氧化硅所构成的栅极氧化层，本发明的控制栅极结构下缘具有一凹陷结构(notched)向栅极结构内侧凹入。栅极的表面上形成一绝缘层覆盖该控制栅极及凹陷结构的侧面及衬底表面上，绝缘层的材料可以采用二氧化硅或能隙(energy gap)约大于7电子伏特(＞7eV)的材料。间隙壁配置于栅极的侧璧上，并填入凹陷结构(notched)，用来形成ON结构可作为捕获(trapping)载流子机制以利于储存载流子以定义数字信号。间隙壁的材料可以为氮化硅或是能隙约小于6电子伏特(＜6eV)的材料。一源/漏极区位于栅极凹陷结构下方两侧。其中可具有硅化金属形成于控制栅极以及该源/漏极区之上。硅化金属的材料可包括TiSi2、CoSi2以及NiSi。
本发明的第二实施例与第一实施例大致相仿，与第一实施例相异者包括源/漏极区上不具有硅化金属。栅极结构由三层结构组成包括多晶硅层、硅化金属、介电结构层组成。该硅化金属包括WSi2、TiSi2。介电结构层组成可包括氮化硅、氧化硅或是氮化硅/氧化硅的组合。
本发明的第三实施例与第一实施例大致相仿，与第一实施例相异者包括具有一口袋离子注入(pocket implantation)区域位于源/漏极区的内侧，位于控制栅极凹陷结构(notched)下方，且与源/漏极区的掺杂离子电性相反，可抑制短沟道效应(short channel effect)，且可增进热载流子注入凹陷结构的效率。第四实施则与本发明的第二实施例大致相仿，其也包括一口袋离子注入区域位于源/漏极区之侧且与源/漏极区的掺杂离子电性相反。第五以及第六实施例采用轻掺杂的漏极区域(lightly doped drain，LDD)可以控制热载流子效应，并具有一口袋离子注入(pocket implantation)区域位于源/漏极区的内侧，及位于轻掺杂区域下方，且与源/漏极区的掺杂离子电性相反。上述轻掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻掺杂的结比重掺杂的漏极结较浅且靠近栅极下的沟道。第七以及第八实施例系采用双掺杂的漏极区域(double diffused drain，DDD)可以控制结击穿效应(junction breakdown)。上述双掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻掺杂的结比重掺杂的漏极结较深且靠近栅极下的沟道，并具有一口袋离子注入(pocket implantation)区域位于双掺杂的源/漏极区的内侧，及位于控制栅极凹陷结构(notched)下方，且与源/漏极区的掺杂离子电性相反。
第九实施例与第一实施例大致相同，唯在本例中，采用氧化物间隙壁，而利用氮化物填入凹陷结构(notched)中，作为储存载流子的机制用来定义数字状态。同理，第十实施例到第十六实施例分别对应于第二实施例到第八实施例，其中相对应组群的差异亦在于采用氧化物间隙壁取代氮化物，但仍利用氮化物填入凹陷结构(notched)中。
第十七实施例至第二十四实施例对应于第一实施例至第八实施例，主要的差异在于采用双间隙壁结构。如同在第一实施例至第八实施例中原有的氮化物或是能隙约小于6电子伏特材料的第一间隙壁，且该第一间隙壁填入凹陷结构(notched)中之外，第二间隙壁则形成在第一间隙壁的外侧，该第二间隙壁为氧化物或是能隙大于7电子伏特的材料。因此，上述架构形成ONO结构。
附图说明
图1显示本发明第一实施例示意图；
图2显示本发明第二实施例示意图；
图3显示本发明第三实施例示意图；
图4显示本发明第四实施例示意图；
图5显示本发明第五实施例示意图；
图6显示本发明第六实施例示意图；
图7显示本发明第七实施例示意图；
图8显示本发明第八实施例示意图；
图9显示本发明第九实施例示意图；
图10显示本发明第十实施例示意图；
图11显示本发明第十一实施例示意图；
图12显示本发明第十二实施例示意图；
图13显示本发明第十三实施例示意图；
图14显示本发明第十四实施例示意图；
图15显示本发明第十五实施例示意图；
图16显示本发明第十六实施例示意图；
图17显示本发明第十七实施例示意图；
图18显示本发明第十八实施例示意图；
图19显示本发明第十九实施例示意图；
图20显示本发明第二十实施例示意图；
图21显示本发明第二十一实施例示意图；
图22显示本发明第二十二实施例示意图；
图23显示本发明第二十三实施例示意图；
图24显示本发明第二十四实施例示意图。
附图标记说明
2半导体衬底 4栅极氧化层
6掺杂的多晶硅层 8凹陷结构(notched)
10绝缘层 12间隙壁
14源/漏极区 16硅化金属
6a多晶硅层 6b硅化金属
6c介电结构层 18口袋离子注入区域
18a轻掺杂的漏极区域(lightly 18b双掺杂的漏极区域doped drain) (double diffused drain)
12a第二间隙壁
具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，本文举优选实施例，并配合附图作详细说明如下，然下述各实施例只做一说明非用来限定本发明。本发明的结构配置请参阅图1到图24存储器的截面示意图。请首先参阅图1，在此存储器结构中包括半导体衬底2，在一实施例中以硅基板做一说明，然非用来限定本发明。衬底2可以为结晶面向<100>的单晶硅，当然以上只做一例子，非用来限定本发明，其它结晶方向或其它类型的半导体亦可以作为发明实施例。在衬底2中可以利用浅沟槽绝缘技术制作隔离区域，例如STI(shallow trench isolation)。接着于衬底2上形成由氧化硅所构成的栅极氧化层4，一般可以在摄氏温度约700至1100度之下于氧环境中以热氧化法长成。此外，也可以采用其它方法如化学气相沉积法(ChemicalVapor Deposition，CVD)形成，其厚度约为50-150埃。一掺杂的多晶硅层6沉积于氧化层4之上。此多晶硅层6的制作可以采用PH3为离子源，以掺杂法或是同步掺杂法将磷离子掺入而成。再使用微影技术定义控制栅极的图案。值得注意的是，本发明的控制栅极结构下缘具有一凹陷结构(notched)8向栅极结构内侧凹入。于栅极6及凹陷结构的侧面及衬底表面上形成一绝缘层10覆盖该控制栅极的表面，此绝缘层10的制作可以采用热氧化法长成，也可以采用其它方法如化学气相沉积法或是以上两种方法的组合而形成，绝缘层10的材料可以采用二氧化硅或二氧化铪等的氧化物，或是能隙约大于7电子伏特的材料。间隙壁12配置于栅极的侧璧上，并填入凹陷结构(notched)8，用来形成ON结构可作为捕获载流子机制以利于储存载流子以定义数字信号。间隙壁12的材料可以为氮化硅或是能隙约小于6电子伏特的材料。间隙壁12的制作方式可以采用形成一绝缘层，接着对绝缘层进行各向异性蚀刻，以利于在控制栅极6的侧壁上形成一间隙壁12。其中，各向异性蚀刻可采用反应离子蚀刻法(reactive ion etching，RIE)或是等离子蚀刻(plasma etching)。上述的绝缘层可以采用如低压化学气相沉积法(LowPressure CVD，LPCVD)或是等离子增强式化学气相沉积法(Plasma EnhancedCVD，PECVD)等任何适当的方法，沉积一氮化硅(SiNx)层。在一具体实施例中，此氮化硅层可选择SiH4、NH3、N2、N2O或是SiH4Cl2、NH3、N2、N2O作为反应气体，于温度摄氏300至800度之下形成。
一源/漏极区14位于栅极下方两侧。其中可具有硅化金属16形成于控制栅极6以及该源/漏极区14之上。在此方向可以观察到此结构的氮化物间隙壁12可以分别储存两个位。其中该源/漏极区包括硅化金属形成于其上，间隙壁可以分别储存第一位以及第二位，其数字信号状态例如可为(0，0)、(1，0)、(0，1)、(1，1)。此方向观察的间隙壁两者为一对称的结构，左边位于抹除或编程时与右边位执行相同功能时，其所对应的源、漏极区刚好相反。因此该源/漏极区可以分别作为左、右位的源、漏极区域，而为相反结构。由另外的垂直纸面方向观之，同理可以观察到该控制栅极的第三及第四间隙壁可以分别储存第三位以及第四位(未图标)。硅化金属16的材料可包括TiSi2、CoSi2以及NiSi。制作硅化金属可以提高导电性。以一实施例，在控制栅极、源/漏极区S/D的表面形成金属，以利后续硅化工艺。其中，金属可以采用钛金属或其它均等功能的金属。之后，涂布一光致抗蚀剂层于预定的区域，以定义欲制作硅化金属的区域。之后，采用蚀刻技术去除未被光致抗蚀剂层所覆盖的区域。提供热能源，如采用热处理技术使得与硅基板接触的金属层与硅产生硅化反应形成硅化金属层于栅极、源/漏极区S/D之上。在其它例子中，也可以采用硅化镍(NiSi)作为硅化金属。
请参阅图2，本发明的第二实施例与第一实施例大致相仿，相同或近似的构造则采用相同的标记以利于说明。本实施例与第一实施例相异者包括源/漏极区14上不具有硅化金属16。栅极结构由三层结构组成包括多晶硅层6a、硅化金属6b、介电结构层6c所组成。硅化金属6b包括WSi、TiSi2。介电结构层6c组成可包括氮化硅、氧化硅或是氮化硅/氧化硅的组合。
请参阅图3，本发明的第三实施例与第一实施例大致相仿，同理相同标号代表相同结构。本实施例与第一实施例相异者包括具有一口袋离子注入区域18位于源/漏极区14之侧，位于控制栅极凹陷结构(notched)8下方，且与源/漏极区14的掺杂离子电性相反，可抑制短沟道效应，且可增进热载流子注入凹陷结构的效率。图4则与本发明的第二实施例大致相仿，其也包括一口袋离子注入区域18位于源/漏极区14之侧且与源/漏极区14的掺杂离子电性相反。
图5以及图6分别对应于图3以及图4，可以控制热载流子效应，第五以及第六实施例采用轻掺杂的漏极区域(lightly doped drain)，并具有一口袋离子注入(pocket implantation)区域位于源/漏极区的内侧，及位于轻掺杂区域下方，且与源/漏极区的掺杂离子电性相反。上述轻掺杂的源/漏极区域的离子电性与源/漏极区14的掺杂离子电性相同，但轻掺杂的结比重掺杂的源/漏极结较浅且靠近栅极下的沟道。第七以及第八实施例采用双掺杂的源/漏极区域(double diffused drain，DDD)可以控制结击穿效应(junction breakdown)。上述双掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻掺杂的结比重掺杂的源/漏极结较深且靠近栅极下的沟道，并具有一口袋离子注入(pocket implantation)区域位于双掺杂的源/漏极区的内侧，及位于控制栅极凹陷结构(notched)下方，且与源/漏极区的掺杂离子电性相反。
请参阅图9，其与第一实施例大致相同，唯在本例中，采用氧化物间隙壁12，而利用氮化物填入凹陷结构(notched)8中，作为储存载流子的机制用来定义数字状态。同理，图10～16分别对应到图2到图8，其中相对应组群的差异亦在于采用氧化物间隙壁12取代氮化物，仍利用氮化物填入凹陷结构(notched)8中。
图17至图24的八个实施例对应于第一实施例至第八实施例，主要的差异在于采用双间隙璧结构。除原先氮化物的第一间隙壁12且以氮化物填入凹陷结构(notched)8中之外，第二间隙壁12a则形成在第一间隙壁12的外侧，其材料为氧化物或是能隙大于7电子伏特的材料。因此，上述架构形成ONO结构。
由本发明的图示可知，在平行纸面方向，可分别储存数字信号于两间隙壁中，而在垂直方向，若有需要也可以制作间隙壁分别储存两数字信号，因此，本结构可以储存二或四位的逻辑信号。而绝缘层配合间隙壁构成类似ONO或ON的结构，可以储存载流子于氮化物材料的间隙壁中。
以上所述仅为本发明的优选实施例而已，并非用来限定本发明的保护范围，凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包括在所附权利要求内。
Claims (56)
1.一种凹陷捕获型存储器，包括：
半导体衬底；
栅极氧化层，形成在上述半导体衬底之上；
控制栅极，形成在上述栅极氧化层之上，上述的控制栅极结构下缘具有一凹陷结构向该控制栅极结构内侧凹入；
一绝缘层，形成于该控制栅极及凹陷结构的侧面及衬底表面上；
第一间隙壁，配置于该绝缘层的表面及侧壁上，并填入上述凹陷结构，用来形成可作为捕获载流子机制以利于储存载流子以定义数字信号；
源/漏极区，位于该控制栅极凹陷结构下方两侧；以及
硅化金属，形成于控制栅极以及该源/漏极区之上。
2.如权利要求1所述的凹陷捕获型存储器，其中还包括口袋离子注入区域在该源/漏极区的侧面，位于该控制栅极凹陷结构下方，且与该源/漏极区的掺杂离子电性相反。
3.如权利要求1所述的凹陷捕获型存储器，其中还包括轻掺杂漏极位于该源/漏极区的侧面，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较浅且靠近栅极下的沟道，并具有一口袋离子注入区域位于源/漏极区的内侧，及位于轻掺杂区域下方，且与源/漏极区的掺杂离子电性相反。
4.如权利要求1所述的凹陷捕获型存储器，其中还包括双掺杂漏极在该源/漏极区的内侧，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较深且靠近栅极下的沟道，并具有一口袋离子注入区域位于双掺杂的源/漏极区的内侧，及位于控制栅极凹陷结构下方，且与源/漏极区的掺杂离子电性相反。
5.如权利要求1所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
6.如权利要求2所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
7.如权利要求3所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
8.如权利要求4所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
9.如权利要求1所述的凹陷捕获型存储器，其中上述绝缘层为氧化硅或是能隙大于7电子伏特的材料。
10.如权利要求1所述的凹陷捕获型存储器，其中上述间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
11.如权利要求1所述的凹陷捕获型存储器，其中上述硅化金属的材料包括TiSi2、CoSi2以及NiSi。
12.如权利要求2所述的凹陷捕获型存储器，其中上述绝缘层为氧化硅或是能隙大于7电子伏特的材料。
13.如权利要求2所述的凹陷捕获型存储器，其中上述间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
14.如权利要求2所述的凹陷捕获型存储器，其中上述硅化金属的材料包括TiSi2、CoSi2以及NiSi。
15.如权利要求3所述的凹陷捕获型存储器，其中上述绝缘层为氧化硅或是能隙大于7电子伏特的材料。
16.如权利要求3所述的凹陷捕获型存储器，其中上述间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
17.如权利要求3所述的凹陷捕获型存储器，其中上述硅化金属的材料包括TiSi2、CoSi2以及NiSi。
18.如权利要求4所述的凹陷捕获型存储器，其中上述绝缘层为氧化硅或是能隙大于7电子伏特的材料。
19.如权利要求4所述的凹陷捕获型存储器，其中上述间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
20.如权利要求4所述的凹陷捕获型存储器，其中上述硅化金属的材料包括TiSi2、CoSi2以及NiSi。
21.一种凹陷捕获型存储器，包括：
半导体衬底；
栅极氧化层，形成在上述半导体衬底之上；
控制栅极，形成在上述栅极氧化层之上，上述的控制栅极结构下缘具有一凹陷结构向该控制栅极结构内侧凹入；
一绝缘层，形成于该控制栅极及凹陷结构的侧面及衬底表面上；
填入上述凹陷结构的材料层，用来形成可作为捕获载流子机制以利于储存载流子以定义数字信号；
第一间隙壁，配置于该绝缘层和凹陷结构的侧壁且在该绝缘层的表面上；
源/漏极区，位于该控制栅极凹陷结构下方两侧；以及
硅化金属，形成于控制栅极以及该源/漏极区之上。
22.如权利要求21所述的凹陷捕获型存储器，其中所述填入该凹陷结构的材料层为氮化硅或能隙小于6电子伏特的材料。
23.如权利要求21所述的凹陷捕获型存储器，其中所述第一间隙壁为氧化硅或是能隙大于7电子伏特的材料。
24.如权利要求21所述的凹陷捕获型存储器，其中还包括口袋离子注入区域在该源/漏极区的侧面，位于该控制栅极凹陷结构下方，且与该源/漏极区的掺杂离子电性相反。
25.如权利要求21所述的凹陷捕获型存储器，其中还包括轻掺杂漏极位于该源/漏极区的侧面，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较浅且靠近栅极下的沟道，并具有一口袋离子注入区域位于源/漏极区的内侧，及位于轻掺杂区域下方，且与源/漏极区的掺杂离子电性相反。
26.如权利要求21所述的凹陷捕获型存储器，其中还包括双掺杂漏极在该源/漏极区的内侧，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较深且靠近栅极下的沟道，并具有一口袋离子注入区域位于双掺杂的源/漏极区的内侧，及位于控制栅极凹陷结构下方，且与源/漏极区的掺杂离子电性相反。
27.一种凹陷捕获型存储器，包括：
半导体衬底；
栅极氧化层，形成在上述半导体衬底之上；
控制栅极结构，形成在上述栅极氧化层之上，上述的控制栅极结构下缘具有一凹陷结构向该控制栅极结构内侧凹入，该控制栅极结构包括顺序叠置于该栅极氧化层上的多晶硅层、硅化金属层和第一介电层；
第二介电层，形成于该控制栅极与凹陷结构侧面及衬底的表面上；
第一间隙壁，配置于该控制栅极的侧壁上，并填入上述凹陷结构，用来形成可作为捕获载流子机制以利于储存载流子以定义数字信号；以及
源/漏极区，位于该控制栅极凹陷结构下方两侧。
28.如权利要求27所述的凹陷捕获型存储器，其中还包括口袋离子注入区域位于该源/漏极区的内侧，位于该控制栅极凹陷结构下方，且与该源/漏极区的掺杂离子电性相反。
29.如权利要求27所述的凹陷捕获型存储器，其中还包括轻掺杂漏极位于该源/漏极区的内侧，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较浅且靠近栅极下的沟道，并具有一口袋离子注入区域位于源/漏极区的内侧，及位于轻掺杂区域下方，且与源/漏极区的掺杂离子电性相反。
30.如权利要求27所述的凹陷捕获型存储器，其中还包括双掺杂漏极在该源/漏极区的内侧，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较深且靠近栅极下的沟道，并具有一口袋离子注入区域位于双掺杂的源/漏极区的内侧，及位于控制栅极凹陷结构下方，且与源/漏极区的掺杂离子电性相反。
31.如权利要求27所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
32.如权利要求28所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
33.如权利要求29所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
34.如权利要求30所述的凹陷捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅或是能隙大于7电子伏特的材料。
35.如权利要求27所述的凹陷捕获型存储器，其中上述第二介电层为氧化硅或是能隙大于7电子伏特的材料。
36.如权利要求27所述的凹陷捕获型存储器，其中上述第一间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
37.如权利要求27所述的凹陷捕获型存储器，其中上述硅化金属层的材料包括TiSi2、WSi2。
38.如权利要求27所述的凹陷捕获型存储器，其中上述第一介电层的材料包括氧化硅或氮化硅或其组合。
39.如权利要求28所述的凹陷捕获型存储器，其中上述第二介电层为氧化硅或是能隙大于7电子伏特的材料。
40.如权利要求28所述的凹陷捕获型存储器，其中上述第一间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
41.如权利要求28所述的凹陷捕获型存储器，其中上述硅化金属层的材料包括TiSi2、WSi2。
42.如权利要求28所述的凹陷捕获型存储器，其中上述第一介电层的材料包括氧化硅或氮化硅或其组合。
43.如权利要求29所述的凹陷捕获型存储器，其中上述第二介电层为氧化硅或是能隙大于7电子伏特的材料。
44.如权利要求29所述的凹陷捕获型存储器，其中上述第一间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
45.如权利要求29所述的凹陷捕获型存储器，其中上述硅化金属层的材料包括TiSi2、WSi2。
46.如权利要求29所述的凹陷捕获型存储器，其中上述第一介电层的材料包括氧化硅或氮化硅或其组合。
47.如权利要求30所述的凹陷捕获型存储器，其中上述第二介电层为氧化硅或是能隙大于7电子伏特的材料。
48.如权利要求30所述的凹陷捕获型存储器，其中上述第一间隙壁的材料为氮化硅或是能隙小于6电子伏特的材料。
49.如权利要求30所述的凹陷捕获型存储器，其中上述硅化金属层的材料包括TiSi2、WSi2。
50.如权利要求30所述的凹陷捕获型存储器，其中上述第一介电层的材料包括氧化硅或氮化硅或其组合。
51.一种凹陷捕获型存储器，包括：
半导体衬底；
栅极氧化层，形成在上述半导体衬底之上；
控制栅极结构，形成在上述栅极氧化层之上，上述的控制栅极结构下缘具有一凹陷结构向该控制栅极结构内侧凹入，该控制栅极结构包括顺序叠置于该栅极氧化层上的多晶硅层、硅化金属层和第一介电层；
第二介电层，形成于该控制栅极与凹陷结构侧面及衬底的表面上；
填入上述凹陷结构的材料层，用来形成可作为捕获载流子机制以利于储存载流子以定义数字信号；
第一间隙壁，配置于该绝缘层和凹陷结构的侧壁且在该绝缘层的表面上；以及
源/漏极区，位于该控制栅极凹陷结构下方两侧。
52.如权利要求51所述的凹陷捕获型存储器，其中所述填入该凹陷结构的材料层为氮化硅或能隙小于6电子伏特的材料。
53.如权利要求51所述的凹陷捕获型存储器，其中所述第一间隙壁为氧化硅或是能隙大于7电子伏特的材料。
54.如权利要求51所述的凹陷捕获型存储器，其中还包括口袋离子注入区域位于该源/漏极区的内侧，位于该控制栅极凹陷结构下方，且与该源/漏极区的掺杂离子电性相反。
55.如权利要求51所述的凹陷捕获型存储器，其中还包括轻掺杂漏极位于该源/漏极区的内侧，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较浅且靠近栅极下的沟道，并具有一口袋离子注入区域位于源/漏极区的内侧，及位于轻掺杂区域下方，且与源/漏极区的掺杂离子电性相反。
56.如权利要求51所述的凹陷捕获型存储器，其中还包括双掺杂漏极在该源/漏极区的内侧，位于该控制栅极凹陷结构下方，其中轻掺杂的结比重掺杂的源/漏极结较深且靠近栅极下的沟道，并具有一口袋离子注入区域位于双掺杂的源/漏极区的内侧，及位于控制栅极凹陷结构下方，且与源/漏极区的掺杂离子电性相反。
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