CN100447988C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种具有改善电学特性的半导体器件，该器件具有使用分裂-栅型存储单元结构的非易失存储器并且使用氮化物薄膜作为电荷存储层。在半导体衬底的主表面中形成n型半导体区，然后在半导体区上方形成分裂-栅型存储单元的存储栅电极和电荷存储层。随后，在存储器栅电极的侧表面上形成侧壁，并且在半导体衬底的主表面上方形成光致抗蚀剂图案。光致抗蚀剂图案被用作蚀刻掩模，并且通过蚀刻除去半导体衬底主表面的一部分，从而形成凹槽。在形成凹槽的区域中，除去n型半导体区。然后，在用于形成凹槽的区域中形成用于形成选择存储单元的nMIS晶体管沟道的p型半导体区。

Description

半导体器件及其制造方法
交叉引用的相关申请
本申请要求在2003年3月31日提交的日本专利申请JP2003-094517的优先权，该申请的内容引入本申请作参考。
技术领域
本发明涉及制造半导体器件的方法和半导体器件工艺，更具体地说，涉及应用于具有非易失存储器单元的半导体器件时有效的技术，以及制造这类半导体器件的方法。
背景技术
电可擦写非易失存储器，例如EEPROM(电可擦可编程只读存储器)或闪速存储器可以在插件板上执行程序改写。所以可以缩短开发期并提高开发效率。另外，非易失存储器适合于各种用途，例如制造许多体积小、为各自的目的运转并在装载后更新程序的产品。特别是在最近几年日益需要其中具有MPU(微处理器)和EEPROM(或闪存)的微型计算机。作为电可擦写非易失存储器，主要使用浮动电极由标准多晶硅构成的EEPROM。但是，在具有这种结构的EEPRM中，当在围绕着浮栅电极的氧化物薄膜部分有缺陷时，因为电荷存储层由导体组成，所以储存在存储结中的所有电荷可以由于异常泄漏而逃逸。特别是在未来当尺寸被进一步降低并且封装密度增加时，这种问题将变得更加显著。
最近，注意力被投向MNOS(金属氮化物氧化物半导体)结构和MONOS(金属氧化物氮化物氧化物半导体)结构，每种结构都具有氮化硅薄膜(Sl3N4等)作为电荷存储层。在这种情况中，用于数据存储的电荷被存储在作为绝缘体的氮化硅薄膜的离散陷阱中。因此，即使在围绕着浮栅电极的氧化物薄膜部分发生缺陷并且发生异常泄漏，电荷存储层中的所有电荷也不会逃逸。因此，可以提高数据保持的可靠性。
关于存储单元的结构，已经建议了具有单晶体管结构的存储单元。建议的写/擦方法包括通过从半导体衬底到整个表面FN(Fowler-Nordheim)隧道注入来写入数据的方法、使FN隧道电流通过半导体衬底，从而擦除数据的方法，以及通过注入热电子来写入数据并且使FN隧道电流通过半导体衬底，或源/漏区，从而擦除数据的方法。此外，在MONOS型单晶体管元件结构的情况中，与EEPROM元件结构相比，这种结构更容易混乱，以至于也建议了具有控制栅电极的2晶体管配置的分裂-栅型存储单元结构。作为这种分裂-栅型存储单元结构，根据工艺，可以实现在存储栅电极上面提供控制栅电极的结构、在控制栅电极上提供存储栅电极的结构、使用侧壁在控制栅是提供存储栅的结构等。
举例来说，日本未经审查的专利公布Hei 6(1994)-85251号公开了不形成存储单元而形成MOSFET的栅电极，并且蚀刻位于栅电极两面的半导体衬底表面层部分，从而在沟道区及每个源和漏区间形成台阶的技术(专利文献1)。
日本未经审查的专利公布Hei 5(1993)-267250公开了一种闪存生产过程的技术，其中在每个相邻栅电极(浮动电极)的侧面上形成侧壁并且通过使用栅电极和侧壁作为掩模部分蚀刻作为下层的场绝缘薄膜和半导体衬底，从而形成沟槽(专利文献2)。
日本未经审查的专利公布2000-91452公开了下面的结构：其中对于存储单元的源和漏极，在埋置层上面绝缘薄膜图案的沟道面表面上提供补偿(offset)侧壁，从而抑制存储单元沟道膨胀，以至于在具有MONOS结构的非易失存储器操作时，数据不会被写/读到/从与所选存储单元相邻的非选择存储单元上(专利文献3)。
日本未经审查的专利公布Hei 6(1994)-125094号公开了在存储单元晶体管及栅电极的ONO薄膜和漏极区之间提供补偿区的结构(专利文献4)。
日本未经审查的专利公布2001-168219号公开了在具有MONOS结构存储单元的沟道中形成台阶，并且借助台阶实施沟道热电子注入的结构。在该专利的第38段中，描述了从中使用FN隧道电流提取电荷，从而擦除数据的存储单元晶体管的栅电极由多晶硅组成，多晶硅通过用p-型或n-型杂质掺杂而具有导电性(专利文献5)。
日本未经审查的专利公布2002-298591号公开了下面的结构：其中存储单元的阈值电压被设定为高于读取数据时应用到源和漏极上的较低电压，并且低于读取数据时应用到栅电极上的电压，从而当未选择的存储单元阈值电压由于EEPROM重复读取数据而增加时，抑制或阻止数据的毁坏(专利文献6)。
[专利文献1]
日本未经审查的专利公布Hei 6(1994)-85251号
[专利文献2]
日本未经审查的专利公布Hei 5(1993)-267250号
[专利文献3]
日本未经审查的专利公布2000-914 52号
[专利文献4]
日本未经审查的专利公布Hei 6(1994)-125094号
[专利文献5]
日本未经审查的专利公布2001-168219号
[专利文献6]
日本未经审查的专利公布2002-298591号
发明内容
使用分裂-栅型存储单元结构并且使用氮化物薄膜作为电荷存储层的非易失存储器是一种新的结构。具有非易失存储器单元的半导体器件的一个目标是改善电学特性。
本发明的一个目标是使用分裂-栅型存储单元结构并且使用氮化物薄膜作为电荷存储层提供一种能够改善具有非易失存储器半导体器件的电学特性。
本发明的上述和其它目标及新颖特征将从说明书的描述和附图中变得明显。
本说明书中公开的本发明代表性说明的概要被简略描述如下。
根据本发明，对于半导体衬底，提供了具有彼此相邻放置的第一和第二场效应晶体管的非易失存储单元。第一场效应晶体管第一导电类型的第一半导体区中放置在用来形成第二场效应晶体管区域的部分被蚀刻，第一场效应晶体管已经在半导体衬底上形成的。此后，在蚀刻区中形成与第一导电类型相反的第二导电类型的第二场效应晶体管的第二半导体区。
根据本发明，对于半导体衬底，提供了具有彼此相邻放置的第一和第二场效应晶体管的非易失存储单元。在第二场效应晶体管第二栅电极的下面形成与第一导电类型相反的第二导电类型的第二半导体区，以至于在第一场效应晶体管栅电极下面的第一导电类型第一半导体区中第二场效应晶体管面的末端部分从第二场效应晶体管第二栅电极的末端部分凹进去并与之重合。
本发明提供了具有非易失存储器单元的半导体器件，该非易失存储器单元包括栅电极和电荷存储层，其中在栅电极被加工后实行过蚀刻(over-etching)，从而使电荷存储层末端部分的侧表面位于栅电极末端部分侧表面的下面。
根据本发明，在其它的栅电极上面，提供了具有如下结构的非易失存储单元：其中第一和第二场效应晶体管的第一和第二栅电极之一被放置成彼此相邻。在沉积用于形成一个栅电极的导电薄膜前，在另一个栅电极的侧表面和半导体衬底主表面上形成保护膜，在这一面上，一个栅电极没有被提供在另一个栅电极上。
本发明提供了具有非易失存储单元的半导体器件，在存储单元中，数据通过将存储在电荷存储层中的电荷提取到n型栅电极侧面上来擦除，其中n型栅电极电荷存储层面上第一区中的n型杂质的浓度被设定为低于n型电极第二区而不是第一区中的n型杂质浓度。
本发明提供了具有非易失存储单元的半导体器件，在存储单元中，数据通过将存储在电荷存储层中的电荷提取到n型栅电极侧上来擦除，其中最低的写电平高于非易失存储器元件的初始阈值电压。
附图说明
图1是作为本发明实施方案的半导体器件中存储单元的电路图。
图2是图1存储单元的器件基本结构主要部分的横截面。
图3是表示在从图1和2所示的存储单元读取、擦除数据并向其中写数据的操作中施加到元件上的电压值实施例的示意图。
图4是图1存储单元的器件基本结构另一个实施例主要部分的横截面。
图5是图1存储单元的器件基本结构再另一个实施例主要部分的横截面。
图6是为了解释在形成图1存储单元过程中发生的一个问题，在生产半导体器件过程期间主要部分的横截面。
图7是为了解释在形成图1存储单元过程中发生的一个问题，在生产半导体器件过程期间主要部分的横截面。
图8是作为本发明实施方案的生产半导体器件过程期间主要部分的横截面。
图9是在图8之后生产半导体器件过程期间主要部分的横截面。
图10是在图9之后生产半导体器件过程期间主要部分的横截面。
图11是在图10之后生产半导体器件过程期间主要部分的横截面。
图12是在图11之后生产半导体器件过程期间主要部分的横截面。
图13是在图12之后生产半导体器件过程期间主要部分的横截面。
图14是在图13之后生产半导体器件过程期间主要部分的横截面。
图15是在图14之后生产半导体器件过程期间主要部分的横截面。
图16是在图15之后生产半导体器件过程期间主要部分的横截面。
图17是在图16之后生产半导体器件过程期间主要部分的横截面。
图18是在图17之后生产半导体器件过程期间主要部分的横截面。
图19是在图18之后生产半导体器件过程期间主要部分的横截面。
图20是作为本发明另一个实施方案的生产半导体器件过程期间主要部分的横截面。
图21是在图20之后生产半导体器件过程期间主要部分的横截面。
图22是在图21之后生产半导体器件过程期间主要部分的横截面。
图23是在图22之后生产半导体器件过程期间主要部分的横截面。
图24是在图23之后生产半导体器件过程期间主要部分的横截面。
图25是在图24之后生产半导体器件过程期间主要部分的横截面。
图26是在图25之后生产半导体器件过程期间主要部分的横截面。
图27是在图26之后生产半导体器件过程期间主要部分的横截面。
图28是在图27之后生产半导体器件过程期间主要部分的横截面。
图29是在图28之后生产半导体器件过程期间主要部分的横截面。
图30是在图29之后生产半导体器件过程期间主要部分的横截面。
图31是在图30之后生产半导体器件过程期间主要部分的横截面。
图32是为了解释在形成图1存储单元过程中发生的另一个问题，在生产半导体器件过程期间主要部分的横截面。
图33是图32中区域B的放大横截面图。
图34是作为本发明另一个实施方案的生产半导体器件过程期间主要部分的横截面。
图35是在图34之后生产半导体器件过程期间主要部分的横截面。
图36是在图35之后生产半导体器件过程期间主要部分的横截面。
图37是在图36之后生产半导体器件过程期间主要部分的横截面。
图38是在图37之后生产半导体器件过程期间主要部分的横截面。
图39是图38中区域D的放大横截面图。
图40是作为本发明另一个实施方案的半导体器件主要部分的放大横截面。
图41是为了解释在形成图1存储单元过程中发生的另一个问题，在生产半导体器件过程期间主要部分的横截面。
图42是在图41之后生产半导体器件过程期间主要部分的横截面。
图43是在图42之后生产半导体器件过程期间主要部分的横截面。
图44是作为本发明另一个实施方案的生产半导体器件过程期间主要部分的横截面。
图45是在图44之后生产半导体器件过程期间主要部分的横截面。
图46是在图45之后生产半导体器件过程期间主要部分的横截面。
图47是在图46之后生产半导体器件过程期间主要部分的横截面。
图48是在图47之后生产半导体器件过程期间主要部分的横截面。
图49是在图48之后生产半导体器件过程期间主要部分的横截面。
图50是在图49之后生产半导体器件过程期间主要部分的横截面。
图51是在图50之后生产半导体器件过程期间主要部分的横截面。
图52是在图51之后生产半导体器件过程期间主要部分的横截面。
图53是作为本发明另一个实施方案的生产半导体器件过程期间主要部分的横截面。
图54是在图53之后生产半导体器件过程期间主要部分的横截面。
图55是在图54之后生产半导体器件过程期间主要部分的横截面。
图56是在图55之后生产半导体器件过程期间主要部分的横截面。
图57是在图56之后生产半导体器件过程期间主要部分的横截面。
图58是在图57之后生产半导体器件过程期间主要部分的横截面。
图59是在图58之后生产半导体器件过程期间主要部分的横截面。
图60是在图59之后生产半导体器件过程期间主要部分的横截面。
图61是在图60之后生产半导体器件过程期间主要部分的横截面。
图62是作为本发明另一个实施方案的半导体器件中存储单元实施例主要部分的平面图。
图63是为了解释在形成图1存储单元过程中发生的另一个问题，在生产半导体器件过程期间主要部分的横截面。
图64是在图63之后生产半导体器件过程期间主要部分的横截面。
图65是图64主要部分的放大横截面。
图66是作为本发明另一个实施方案的生产半导体器件过程期间主要部分的横截面。
图67是在图66之后生产半导体器件过程期间主要部分的横截面。
图68是在图67之后生产半导体器件过程期间主要部分的横截面。
图69是在图68半导体器件中的存储单元主要部分的放大横截面。
图70是作为本发明另一个实施方案的半导体器件中存储单元主要部分的放大横截面。
图71是作为本发明另一个实施方案的生产半导体器件过程期间主要部分的横截面。
图72是在图71之后生产半导体器件过程期间主要部分的横截面。
图73是在图72之后生产半导体器件过程期间主要部分的横截面。
图74是在图73之后生产半导体器件过程期间主要部分的横截面。
图75是作为本发明另一个实施方案的生产半导体器件过程期间主要部分的横截面。
图76是在图75之后生产半导体器件过程期间主要部分的横截面。
图77是在图76之后生产半导体器件过程期间主要部分的横截面。
图78是在图77之后生产半导体器件过程期间主要部分的横截面。
图79是解释在形成图1存储单元过程中发生的另一个问题的图，并且是表示在擦除操作中存储栅电极中杂质浓度关系的图。
图80表示存储栅电极和存储栅电极附近电荷存储层能带的图。
图81是作为本发明另一个实施方案的半导体器件主要部分的横截面。
图82是作为本发明另一个实施方案的半导体器件主要部分的横截面。
图83是作为本发明另一个实施方案的半导体器件主要部分的横截面。
图84是作为本发明另一个实施方案的半导体器件主要部分的横截面。
图85是作为本发明再另一个实施方案说明半导体器件写入状态和擦除状态的图。
具体实施方式
在详细说明本发明实施方案之前，实施方案中的术语解释如下。
“氮化硅”不仅包括Si3N4而且包括具有与氮化硅相似组成的绝缘薄膜。
参照附图，本发明的实施方案将在下文中被详细地描述。
在下面的实施方案中，如果需要，实施例分成多个部分或多个实施方案来描述。除非特别说明，它们彼此不是独立的。一个实施方案是另一个实施方案一部分或全部的修改、细节、补充解释等。在下面的实施方案中，在提到大量要素等(包括零件数、数值、量、范围等)的情况中，除了明确写明的情况和明显受限于理论中具体值的情况外，数值没有限制于具体的值，而是可以大于或小于该具体的值。此外，在下面的实施方案中，明显地，除了元件被明确描述或者被认为是理论中明显必要的情况外，元件(包括台阶等)并不总是必要的。相似地，在提到实施方案中元件的形状、位置关系等时，除了明确写明的情况或者被明显认为是不同的情况之外，还包括相似的形状等。数值和范围还包括相似的值。在解释实施方案的所有附图中，相同的参考数字被指定为具有相同功能的元件，并且不给出重复的说明。在实施方案的附图中，为了更容易理解，甚至地平面图中也画了阴影。在下面的实施方案中，作为代表性场效应晶体管的MISFET(金属绝缘体半导体器件场效应晶体管)被简写为MIS。p-沟道型MISFET和n-沟道型MISFET被分别简写为pMTS和nMIS。MOSFET(金属氧化物半导体器件FET)是氧化硅(例如SiO2)薄膜被用作栅绝缘薄膜的场效应晶体管。本文假定MOSFET被包括在MIS的次级概念内。
第一实施方案
本发明的发明人已经检查了具有非易失存储器，例如EEPROM或闪存的半导体器件。举例来说，非易失存储器多个存储单元的每个具有双晶体管分裂栅电极结构，并且在一个晶体管的侧面上提供使用氮化物薄膜(例如氮化硅薄膜)作为存储数据的电荷存储层的MONOS(金属氧化物氮化物氧化物半导体)结构。在使用MONOS结构的情况中，与EEPROM结构相比，单晶体管存储单元更容易受到干扰的影响。因此，为了防止干扰，使用2-晶体管分裂栅电极结构。在分裂栅存储单元结构中，擦除数据时，空穴从半导体衬底中被注入电荷存储层，或者电子被从电荷存储层转移到半导体衬底中。因此，对存储栅电极施加负电压的阴极电源电路是必需的，它降低了存储占有率和生产产率的恶化。在用FN隧道电流写数据的情况下，存在很难增加写入速率的问题。因此，在写入数据时，通过使用热电子注入方法将电子从半导体衬底注入存储电荷的氮化物薄膜中缩短了写入时间。在读取数据时，向存储栅电极施加正电压，使存储电荷的氮化物薄膜中的电子移动到存储电极的侧面，从而能够简化电源电路。但是，实行这种电路操作的存储单元结构没有被具体检查。因此，在实施方案中描述了本发明被应用于实施电路操作的存储单元结构的情况。但是，在下面的实施方案中，本发明没有局限于应用到具有上述电路操作的存储单元结构上，而是也应用到实施许多电路操作的存储单元上。
图1是表示存储单元MC的电路图。举例来说，存储单元MC具有两个晶体管，一个是用于选择存储单元的晶体管nMISQnc(在下文中简称为选择nMISQnc)，而且另一个是用于在存储单元MC的漏极D和源极S间存储的晶体管nMISQnm。选择晶体管nMISQnc具有控制栅电极CG，存储晶体管nMISQnm具有存储栅电极MG和电荷存储层CSL。参考符号Vd表示漏极电压，Vcg表示控制栅电压，Vmg表示存储栅电压，Vs指源极电压，并且Vsub指衬底电压。
图2表示存储单元MC的基本器件结构实施例。此处阐述了在存储栅电极上面提供控制栅电极类型的存储单元MC1(MC)。举例来说，半导体衬底(在下文中，简称为衬底)1Sub由p型单晶硅(Si)组成。在衬底的主表面中，布置用于存储存储单元MC1的选择nMISQnc晶体管和存储晶体管nMISQnm。举例来说，存储单元MC1的每个漏极区Drm和源极区Srm都具有n-型半导体区2a和具有掺杂浓度高于半导体区2a(LDD(轻掺杂漏极)结构)的n+型半导体区2b。n-型半导体区2a被放置在存储单元MC沟道区的侧面上，并且n+型半导体区2b被放置在相对于n-型半导体区2a远离存储单元MC沟道区侧面一定距离的位置上。在漏极区Drm和源极区Srm之间的衬底1Sub的主表面上方，选择晶体管nMISQnc的控制栅电极CG和存储晶体管nMISQnm的存储栅电极MG被放置成彼此相邻。
举例来说，控制栅电极CG和存储栅电极MG由n型低电阻的多晶硅组成。控制栅电极CG的一部分被提供在存储栅电极MG的上方。在控制栅电极CG和衬底lSub主表面之间，提供由氧化硅(SiO2等)组成并且薄至约2到3纳米的栅绝缘薄膜3。p型半导体区4形成在栅绝缘薄膜3下方的衬底lSub的主表面中。半导体区4是用来形成选择晶体管nMISQnc沟道的半导体区。通过半导体区4，选择晶体管nMISQnc的阈值电压被设定为预定值。半导体区4具有增加选择晶体管nMISQnc阈值电压的作用。半导体区4用硼(B)掺杂。
另一方面，在存储栅电极MG和衬底lSub主表面之间，提供电荷存储层CSL，使之夹在上下绝缘薄膜5t和5b之间。举例来说，电荷存储层CSL由氮化硅组成，并且具有例如50纳米或更小的厚度。电荷存储层CSL的材料不局限于氮化硅，并且可以被大量变化。举例来说，可以使用能够产生例如氧化铝(Al2O3)陷阱能级(trap level)的绝缘材料。举例来说，绝缘薄膜5b和5t由氧化硅组成。举例来说，绝缘薄膜5b的厚度约为2到6纳米。举例来说，绝缘薄膜5t的厚度约为10到17纳米。绝缘薄膜5t可以由氮氧化硅(SiON)组成。
绝缘薄膜5b和5t中每个都可以作为包含氮的氧化硅薄膜形成。但是，这种方法有一个问题。在形成存储晶体管nMISQnm之后，在用来形成作为围绕选择晶体管nMISQnc的MIS形成区中形成的MIS栅绝缘薄膜的氧化硅薄膜的氧化过程中，硅组成的衬底lSub和多晶硅组成的存储栅电极MG被氧化，从而增加了绝缘薄膜5b和5t末端部分薄膜厚度。本实施方案中的存储晶体管nMISQnm通过从衬底lSub中注入电子到电荷存储层CSL中来实施写入操作，并且通过从电荷存储层CSL中移动电荷到存储栅电极MG中来实施擦除操作。因此，存储栅电极MG末端部分的绝缘薄膜5b和5t的厚度增加会引起错误的写入/擦除。通过使用含氮的氧化硅薄膜来形成每个绝缘薄膜5b和5t，可以防止在绝缘薄膜5b和5t末端部分中过度形成氧化硅薄膜。
举例来说，一种具体的方法是在形成绝缘薄膜5b后，实施氮氧化物的退火来将氮引入绝缘薄膜5b的衬底lSub面。在另一种氧化过程中，可以防止绝缘薄膜5b末端部分厚度的增加。通过在形成绝缘薄膜5t后实施氮等离子体处理，或者在沉积成为存储栅电极MG后实施氮氧化物的退火，氮被引入绝缘薄膜5t的导电膜面。在另一种氧化过程中，可以防止绝缘薄膜5t末端部分厚度的增加。
此外，通过由CVD方法形成选择晶体管nMISQnc和在存储单元附近的MIS栅绝缘薄膜(氧化硅薄膜)，薄膜形成的温度可以低于热氧化过程中的温度。因此，可以进一步防止在绝缘薄膜5b和5t的末端部分中过度形成氧化硅薄膜。
在绝缘薄膜5b下面并且在p型半导体区4及源极区Srm间衬底lSub的主表面上面形成n型半导体区6。半导体区6是形成存储晶体管nMISQnm沟道的半导体区。通过半导体区6，存储晶体管nMISQnm的阈值电压被设定成预定值。半导体区6具有降低存储晶体管nMISQnm阈值电压的作用。举例来说，半导体区6用砷(As)或磷(P)掺杂。举例来说，在栅电极MG的上表面提供由氧化硅组成的绝缘薄膜7。
存储栅电极MG的一个侧面上，形成举例来说由氧化硅组成的绝缘薄膜5b和5t和电荷存储层CSL、侧壁8，从而在存储栅电极MG和控制栅电极CG之间提供绝缘。形成侧壁9，使之覆盖存储单元MC1的控制栅电极CG的两个侧面、绝缘薄膜7上表面的一部分和源极区Srm侧面上侧壁8的表面。举例来说，侧壁9由氧化硅组成并且是主要形成n型半导体区2a的一部分。
在存储单元MC1中，对存储数据起作用的电荷被从衬底lSub注入到在箭头A指示位置的电荷存储层CSL的陷阱能级。因为电荷被离散地存储，所以即使在围绕电荷存储层CSL的氧化物薄膜(绝缘薄膜5b和5t及侧壁8)部分中发生缺陷并且发生异常泄漏，电荷存储层CSL中的所有电荷也不会逃逸。因此，可以提高数据保持的可靠性。因为可以降低电荷存储层CSL上下绝缘薄膜5b和5t的厚度，所以可以降低写入和擦除操作的电压。因为电子在写入数据时通过热电子注入从衬底lSub中被注入到电荷存储层CSL中，所以电子注入效率是优良的，并且可以实现低电流的高速写入。另一方面，在擦除数据时，对存储栅电极MG面施加正电压，并且电荷存储层CSL中的电子被移动到存储电极MG面。因此，控制写入和擦除操作是容易的，并且电源电路和外围电路可以被简化(尺度可以被减小)。
图3表示在从图1和2所示的存储单元MC读取Re、擦除Er数据并向其中写Wr数据的操作中施加到元件上的电压值实施例。
举例来说，在数据读取操作Re中，对所选存储单元MC的漏极D(漏极区Drm)施加约1V的电压，对控制栅电极CG施加约1.5V的电压，并且对所选存储单元MC的源极S(源极区Srm)、存储栅电极MG和衬底lSub施加约0V的电压，从而打开存储单元MC的选择晶体管nMISQnc。此时，存储晶体管nMISQnm的阈值电压根据在存储晶体管nMISQnm的电荷存储层CSL中是否存在电子而变化。因此，电流流过或不流过漏极区Drm和源极区Srm之间。在电流的基础上，读取存储的数据。
举例来说，在数据擦除操作Er中，对所选存储单元MC的漏极D(漏极区Drm)及源极S(源极区Srm)和所选存储单元MC的衬底lSub施加约0V的电压，对控制栅电极CG施加约1.5V的电压，并且对存储栅电极MG施加约14V的电压。通过应用电压，电荷存储层CSL中的电子经隧道放电逃逸到存储栅电极MG，因而擦除了数据。
此外，对于写入数据，使用源-侧热电子注入方法。举例来说，在数据写入操作Wr中，对所选存储单元MC的漏极D(漏极区Drm)和衬底lSub施加0V的电压，对控制栅电极CG施加约1.5V的电压，对存储栅电极MG施加约12V的电压，并且对所选存储单元MC的源极S(源极区Srm)施加约6V的电压。通过该操作，存储单元MC的沟道中产生的热电子被注入电荷存储层CSL，因而写入数据。
图4和5表示分裂-珊电极型存储单元MC基本器件部分的另一个实施例。图4阐述了在控制栅电极上方形成存储栅电极类型的存储单元MC2(MC)。图5阐述了在控制栅电极上方形成存储栅电极的侧壁型的存储单元MC3(MC)。在图4和5的存储单元MC2和MC3的每个中，存储栅电极MG在控制栅电极CG上方形成。控制栅电极CG和存储栅电极MG通过控制栅电极CG上表面上由氧化硅等组成的绝缘薄膜10、绝缘薄膜5b和5t、电荷存储层CSL等彼此绝缘。因为在此情况下的数据读取、写入和擦除操作与上述内容相同，所以不再重复说明。举例来说，具有这种存储单元的半导体器件被用于IC(集成电路)卡(存储卡)。
图2、4和5中所示的分裂-栅型存储单元MC(MC1到MC3)的问题将参照图6和7来描述，该问题由本发明人第一次发现。
图6是在形成图2的分裂-栅电极型存储单元MC1的过程中衬底lSub主要部分的横截面。在衬底lSub的主表面中(在该阶段，顶视图中硅片具有圆形形状)，n型半导体区6被形成。在衬底lSub的主表面上，还以堆叠的方式形成绝缘薄膜5b、电荷存储层CSL、绝缘薄膜5t、存储栅电极MG和绝缘薄膜7。在堆叠图案的侧面上，形成例如由氧化硅组成的侧壁8。在形成存储单元MC1的过程中，首先在图7所示的衬底lSub的主表面上形成光致抗蚀剂图案(下文简称为抗蚀剂图案)，以至于只曝光要形成选择晶体管nMISQnc(参考图2)的区域并且覆盖住其它的区域。随后，抗蚀剂图案PR1、侧壁8和一部分存储栅电极MG被用作掩模，并且举例来说通过离子注入将硼(B)注入衬底lSub的主表面中。通过该操作，在衬底lSub的主表面上形成p型半导体区4，以至于用存储电极MG自对准。此时，因为从存储单元MC1的操作稳定性角度来看，选择晶体管nMISQnc被优选地保持高的阈值电压，所以硼的剂量取决于在衬底lSub主表面上形成的n型半导体区6的导电类型被抵偿的程度。因此，大量的杂质被注入p型半导体区4，使半导体区4中的杂质总浓度(形成半导体区4和6的杂质浓度的总和)变得很高。
如上所述，在图2、4和5的分裂-栅电极型存储单元MC1到MC3中，选择晶体管nMISQnc和存储晶体管nMISQnm彼此相邻。为了形成用来形成晶体管nMISQnm的沟道和nMISQnm的半导体区，用来形成用于形成晶体管之一沟道的半导体区的杂质被注入衬底lSub中，此后注入相反导电类型的杂质来抵偿该导电类型，从而形成用于形成其它沟道的半导体区。因此，大量的杂质被注入用于晶体管之一沟道的半导体区，以至于被注入大量杂质的用来形成沟道的半导体区中的总杂质浓度是高的。结果，电学特性恶化，例如载流子迁移率的降低(漏极电流Ids降低)和阈值电压的变化增加。
因此，在第一个实施方案中，在形成具有选择MIS和存储MIS两个MIS的分裂栅电极型存储单元MC1的过程中，蚀刻形成一个MISs沟道的半导体区，然后形成用来形成另一个MISs沟道的半导体区。通过这种方法，可以降低用来形成另一个MISs沟道的半导体区中的杂质浓度。因此，可以提高载流子的迁移率并且可以增加存储单元MC中的漏极电流Ids。因此，提高了分裂栅电极型存储单元MC的操作速度(数据读取速度)。因为阈值电压的变化被降低了，所以提高了分裂栅电极型存储单元MC1的操作可靠性。
参照图8到19的在生产半导体器件过程中存储区半导体衬底lSub主要部分的横截面来描述具体的实施例。此处描述将本发明应用于图2存储单元MC1的实施例。
首先，如图8所示，通过离子注入方法将砷(As)注入到举例来说由p型硅(Si)单晶组成的衬底lSub中(在此阶段，半导体晶片具有几乎圆形的平面图)。通过离子注入，在衬底lSub的主表面上形成了用于形成存储晶体管nMISQnm(参考图2)沟道的n型半导体区6。在第一个实施方案中，这将在后面描述，实施轻微蚀刻衬底lSub主表面的蚀刻过程，从而部分除去n型半导体区6。如果用于形成半导体区6的杂质离子被掺杂得太深，在蚀刻过程将不得不增加衬底lSub的蚀刻量。因此，优选地使用于形成半导体区6的杂质离子的注入深度浅一点。举例来说，此时，杂质离子的注入能量约为20到40keV。杂质离子注入的深度(杂质浓度最高的深度)举例来说约为10到20纳米。杂质离子的剂量举例来说约为1×1014/cm2。尽管磷也可以用作杂质，但是使用砷的原因是通过使用原子量(质量)重于磷的砷，在相同的注入能量下，半导体区6可以在衬底lSub中的较浅位置形成，并且更容易在较浅的位置形成半导体区6。
如图9所示，举例来说，由氧化硅组成的绝缘薄膜5b、由氮化硅组成的电荷存储层CSL、由氧化硅组成的绝缘薄膜5t、由低电阻的多晶硅组成的用于形成存储栅的导电薄膜，以及由氧化硅组成的绝缘薄膜7被氧化，或者通过CVD(化学气相沉积)依次沉积在衬底lSub的主表面上。然后，所得的堆叠薄膜由光刻(下文简称光刻)技术或者蚀刻技术来图案化，从而形成如图10所示的绝缘薄膜5b、电荷存储层CSL、绝缘薄膜5t、存储栅电极MG(11)，以及绝缘薄膜7的堆叠图案。随后，举例来说由氧化硅组成的绝缘薄膜通过CVD等沉积在衬底lSub的主表面上，并且通过各向异性干蚀刻被回蚀刻，从而在堆叠层图案的侧表面上形成侧壁8，如图11所示。
随后，如图12所示，在衬底lSub的主表面上形成露出用于形成选择nMIS晶体管的区域的抗蚀剂图案。然后，通过使用抗蚀剂图案PR2、侧壁8和绝缘薄膜8作为蚀刻掩模，在增加侧壁8材料和衬底lSub材料之间蚀刻选择性的条件下进行蚀刻过程。通过蚀刻过程，选择nMIS晶体管中衬底lSub的主表面被部分蚀刻，从而形成凹槽13。在这种方式下，除去了选择nMIS晶体管形成区中的n型半导体区6。因为侧壁8被用作蚀刻掩模，所以一部分衬底lSub可以被精确地选择性蚀刻。举例来说，使用干蚀刻作为此时的蚀刻方法。可选地，可以使用湿蚀刻方法。在使用湿蚀刻的情况中，一部分衬底lSub被蚀刻掉，而不会对衬底lSub造成损伤。可选地，通过实施干蚀刻过程，然后实施一点湿蚀刻过程，可以除去在干蚀刻中受损伤的衬底lSub中的层。在这种方式下，改善了选择nMIS晶体管的电学特性。当凹槽13太深时，会引起台阶。因此，举例来说，凹槽13的深度优选地为50纳米或以下，并且具体地说约为20纳米。
如图13所示，使用抗蚀剂PR2、侧壁8和存储栅电极MG作为掩模，通过在衬底lSub的主表面中离子注入二氟化硼(BF2)，形成了用来形成nMIS晶体管沟道的p型半导体区4。杂质离子的注入能量举例来说约为40到100keV。在第一个实施方案中，蚀刻选择nMIS晶体管形成区中衬底lSub的主表面并且除去n型半导体区6。因此，与不形成凹槽13的情况相比，用于形成nMIS晶体管的p型半导体区4的杂质浓度被降低了。所以，提高了载流子的迁移率，并且增加了存储单元MC中的漏极电流Ids。因此，提高了分裂栅电极型存储单元MC的操作速度(数据读取速度)。因为阈值电压的变化被降低了，所以提高了分裂栅电极型存储单元MC1的操作可靠性。
如图14所示，通过在衬底lSub上实施氧化过程，在衬底lSub的主表面上形成了例如由氧化硅组成的栅绝缘薄膜3。然后，通过CVD在衬底lSub的主表面上沉积例如由低电阻多晶硅组成的导电薄膜，并且通过光刻技术和干蚀刻技术图案化，从而形成控制栅电极CG。随后，如图15所示，通过将例如砷或磷离子注入到衬底lSub的主表面上，同时使用控制栅电极CG和存储栅电极MG作为掩模，在衬底lSub的主表面上形成了n-型半导体区2a，从而用控制栅电极CG和存储栅电极MG自对准。
然后，通过CVD在衬底lSub的主表面上沉积例如由氧化硅组成的绝缘薄膜，并且通过各向异性干蚀刻技术蚀刻，从而在控制栅电极CG的两个侧面和绝缘薄膜7和侧壁8的表面上形成侧壁9，如图16所示。随后，如图17所示，将侧壁9和控制栅电极CG作为掩模，并且举例来说将砷或磷离子注入到衬底lSub的主表面上，从而在衬底lSub的主表面上形成了n+型半导体区2b，从而用控制栅电极CG和存储栅电极MG自对准。在这种方式下，形成了存储单元MC1的漏极区Drm和源极区Srm并且形成了选择晶体管nMISQnc和存储晶体管nMISQnm。然后，如图18所示，通过自对准硅化(Self Align silicide)过程，例如由硅化钴(CoSix)组成的硅化物层14在衬底lSub的主表面上和控制栅电极CG的上表面上形成。
此后，如图19所示，通过CVD在衬底lSub的主表面上沉积例如由氧化硅组成的绝缘薄膜15，然后，在绝缘薄膜15上形成接触孔CNT。然后，在接触孔CNT上形成柱塞PLG。举例来说，柱塞PLG具有由钛(Ti)及氮化钛(TiN)组成的堆叠层构成的薄阻挡层，以及由钨(W)、铝(Al)等组成的相对厚的导电薄膜，导电薄膜由阻挡层围绕形成。此后，在绝缘薄膜15上形成由钨、铝(Al)等组成的线路M1。随后，实施生产半导体器件的标准过程，从而生产具有非易失存储器的半导体器件。
第二实施方案
作为前述第一实施方案改进的第二实施方案，通过使用每个都表示在半导体器件生产过程中衬底lSub主要部分的图20到22的横截面图来描述在存储栅电极两面蚀刻衬底lSub的实施方案。
首先，在第一实施方案图8到11中描述的过程后，在衬底lSub上实施与图12相似的蚀刻过程，从而从存储栅电极MG和侧壁8的形成区曝光来在衬底lSub的主表面上形成凹槽13。在这种情况下，除去了存储栅电极MG和侧壁8形成区的两个侧面。也就是说，也除去了存储单元源极区形成部分中的半导体区6。随后，如图21所示，在衬底lSub的主表面上形成了抗蚀剂图案，以至于选择nMIS的形成区侧面被曝光。然后，通过将二氟化硼(BF2)离子注入衬底lSub的主表面中，并且使用抗蚀剂PR2、侧壁8和绝缘薄膜8作为掩模，形成用于形成nMIS沟道的p型半导体区4。这种情况中的条件与图13中描述的条件相同。还通过第二实施方案，获得与图1中描述相同的作用。然后，以与第一实施方案相似的方式，如图22所示，形成存储单元MC1(MC)。
在第二实施方案中，凹槽13还在存储单元MC1源极区Srm的形成部分中形成，并且除去n型半导体区6的层。由此，可以降低漏极区Drm和源极区Srm中n-型半导体区2a和n+型半导体区2b中的杂质浓度。与不形成凹槽13的情况相比，可以很容易调节n-型半导体区2a和n+型半导体区2b中的杂质浓度。
第三实施方案
第一和第二实施方案的方法还可以应用于图4和5中的存储单元MC2和MC3。在第三实施方案中，参考图23到31中生产半导体器件过程中主要部分的横截面图，描述了将第二实施方案的方法应用于图4存储单元MC2的实施例。
首先，如图23所示，通过离子注入方法，用二氟化硼(BF2)掺杂举例来说由p型硅(Si)单晶组成的衬底lSub(半导体晶片)的主表面。通过该操作，在衬底lSub的主表面上形成了用于形成nMISQnc晶体管(图4)沟道的p型半导体区4。在第三实施方案中，轻微蚀刻衬底lSub主表面的蚀刻过程并部分除去p型半导体区4被后来进行。出于与第一实施方案n型半导体区6情况相似的原因，可选地使用于形成p型半导体区4的杂质离子的注入深度浅一点。此时，杂质离子的注入能量举例来说约为40到100keV。杂质离子注入的深度(杂质浓度最高的深度)举例来说约为40到100纳米。杂质离子的剂量举例来说约为1×1014/cm2。尽管硼也可以用作杂质，但是使用二氟化硼的原因是通过使用原子量(质量)重于硼的二氟化硼，在相同的注入能量下，半导体区4可以在衬底lSub中的较浅位置形成，并且更容易在较浅的位置形成半导体区4。
如图24所示，通过在衬底lSub上实施氧化过程，在衬底lSub的主表面上形成例如由氧化硅组成的绝缘薄膜3。通过CVD在衬底lSub的主表面上沉积由低电阻多晶硅组成的导电薄膜17。此外，在导电薄膜17上沉积例如由氧化硅组成的绝缘薄膜10。然后，通过光刻技术和干蚀刻技术来图案化所得的绝缘薄膜3、导电薄膜17和绝缘薄膜10的堆叠薄膜，从而形成控制栅电极CG，如图25所示。
随后，通过在衬底lSub上实施与图12中描述的相似蚀刻过程，如图26所示，并在从形成控制栅电极CG的区域露出的衬底lSub的主表面部分中形成凹槽13。在这种方式下，除去了控制栅电极CG形成区两侧面上的衬底lSub的表面层。也就是说，还除去了存储单元中存储nMIS晶体管形成区以及源和漏极区的形成部分中的p型半导体区4。随后，如图27所示，通过离子注入将例如砷和磷注入衬底lSub的主表面，同时使用控制栅电极CG作为掩模，形成用于形成存储nMIS晶体管沟道的n型半导体区6。杂质离子的注入能量举例来说约为20到40keV。在第三实施方案中，存储nMIS晶体管形成区中衬底lSub的主表面被蚀刻并且除去了p型半导体区4。由此，可以降低用来形成存储nMIS晶体管沟道的n型半导体区6中的杂质浓度。因此，可以提高载流子(电子)的迁移率并且可以增加存储单元MC中的漏极电流Ids。因此，提高了分裂栅电极型存储单元MC的操作速度(数据读取速度)。因为比其中没有形成凹槽13的情形更大地减小了阈值电压的变化，所以可以提高分裂栅电极型存储单元MC1的操作可靠性。
如图28所示，通过CVD在衬底lSub的主表面上依次沉积绝缘薄膜5b、电荷存储层CSL、绝缘薄膜5t，以及用于形成存储栅的导电薄膜11。然后，通过光刻技术和干蚀刻技术来图案化所得的堆叠薄膜，从而形成如图29所示的绝缘薄膜5b、电荷存储层CSL、绝缘薄膜5t，以及存储栅电极MG(11)的堆叠图案。随后，通过将例如砷或磷离子注入到衬底lSub的主表面上，同时使用控制栅电极CG和存储栅电极MG作为掩模，在衬底lSub的主表面上形成了n-型半导体区2a，从而用控制栅电极CG和存储栅电极MG自对准。然后，通过CVD在衬底lSub的主表面上沉积例如由氧化硅组成的绝缘薄膜。通过使用各向异性干蚀刻来回蚀刻所得薄膜，如图30所示，在控制栅电极CG的一个侧面、在绝缘薄膜10的上表面、以及存储栅电极MG的两个侧面上形成侧壁9。随后，通过将例如砷或磷离子注入到衬底lSub的主表面上，同时使用侧壁9和存储栅电极MG作为掩模，在衬底lSub的主表面上形成了n+型半导体区2b，从而用控制栅电极CG和存储栅电极MG自对准。在这种方式下，形成了存储单元MC1的漏极区Drm和源极区Srm并且形成了选择晶体管nMISQnc和存储晶体管nMISQnm。然后，如图31所示，以与第一实施方案相似的方式，通过自对准硅化过程，在衬底lSub的主表面上和控制栅电极CG的上表面上形成硅化物层14。沉积绝缘薄膜15、形成接触孔CNT、形成柱塞PLG，并且形成第一线路M1。
在第三实施方案中，凹槽13还在存储单元MC2漏极区Drm和源极区Srm的形成部分中形成，并且除去n型半导体区6的层。由此，可以降低漏极区Drm和源极区Srm中n-型半导体区2a和n+型半导体区2b中的杂质浓度。与不形成凹槽13的情况相比，可以很容易调节n-型半导体区2a和n+型半导体区2b中的杂质浓度。
第四实施方案
作为第四实施方案，描述用来解决分裂栅电极型存储单元的另一个问题，该问题由本发明发明人第一次发现。该问题是存储单元选择nMIS晶体管的源极和漏极半导体区偏移控制栅电极。
首先，参照图32和33来描述该问题。图32是存储单元MC1主要部分的横截面，图33是图32中虚线围绕的区域B的放大横截面。在存储单元MC1的情况中，用于形成选择nMISQnc晶体管沟道的p型半导体区4在形成了用于形成存储nMISQnm晶体管沟道的n型半导体区6之后形成。因此，在选择nMISQnc晶体管和存储nMISQnm晶体管之间的界限区，一部分p型半导体区4扩散入n型半导体区6侧面。在p型半导体区4扩散入n型半导体区6面的区域C中，有一种情况是本来是n型的区域改变成p型或者接近p型的导电类型。结果，当从选择nMISQnc晶体管的控制栅电极CG来看，用作选择nMISQnc晶体管源/漏区的n型半导体区6仅由长度L1分开。换句话说，在某个部分(区域C)中，控制漏极电流Ids的控制栅电极CG通过绝缘薄膜3而不会在平面内重叠当增加这种偏移区时，漏极电流Ids降低，并且会引起存储单元MC1操作速度降低的问题。
因此，在第四实施方案中，在存储栅电极侧表面上的侧壁侧表面上形成隔层，通过该隔层，用于形成选择MIS晶体管沟道的半导体区的末端部分与在存储MIS晶体管存储栅电极侧表面上形成的侧壁侧表面分开。然后，形成用于形成选择MIS晶体管沟道半导体区的杂质被注入衬底1Sub。通过该操作，用作选择MIS晶体管源/漏区的半导体区(用于形成存储MIS晶体管沟道的半导体区)的末端部分在控制栅电极的下面被可靠地重叠。由此，可以提高分裂栅型存储单元中的漏极电流Ids。因此，可以提高分裂栅型存储单元的操作速度(数据读取速度)。参照图34到39来描述具体的实施例，每个图都表示了在生产半导体器件过程中存储区的衬底1Sub主要部分的横截面。
首先，在实施了参照第一实施方案图8到11描述的过程后，如图34所示，在衬底1Sub(半导体晶片)的主表面上沉积用于隔层的绝缘薄膜19。举例来说，绝缘薄膜19由氧化硅组成，并且举例来说其厚度约为30纳米。在第四实施方案中，举例来说，使用TES(四甲氧基硅烷)和氧气(O2)的混合气体，通过CVD沉积绝缘薄膜19。使用甲硅烷(SiH4)和氧气(O2)的混合气体，通过CVD沉积作为下层的绝缘薄膜7和用于形成侧壁的氧化硅薄膜，然后，使之经过退火过程，从而使氧化硅薄膜致密。在这种方式下，通过湿蚀刻过程除去绝缘薄膜19时的蚀刻速率被增加到蚀刻由相同氧化硅组成的绝缘薄膜7和侧壁8时的两倍，从而选择性地除去绝缘薄膜19。可以使用氮化硅作为绝缘薄膜19的材料。在这种情况下，当通过蚀刻除去绝缘薄膜19时，对氧化硅的蚀刻选择性可以变得更高。
随后，如图35所示，以与第一实施方案相同的方式在衬底1Sub的主表面上形成抗蚀剂图案PR2。然后，以与第一实施方案参照图13的相同方式，举例来说，通过离子注入二氟化硼(BF2)或硼(B)，形成用于形成选择nMIS沟道的p型半导体区4。此时，在第四实施方案中，在选择nMIS晶体管形成区侧面上的侧壁8侧表面上形成的绝缘薄膜19被用作掩模，并且距离选择nMIS形成区侧面上的侧壁8侧表面仅为绝缘薄膜19的厚度量来设置p型半导体区4的存储栅电极CG末端部分远离。
然后，除去抗蚀剂图案PR2，并且通过如图36所示的湿蚀刻方法选择性地除去绝缘薄膜19。如图37所示，以与第一实施方案相同的方式，形成栅绝缘薄膜3和控制栅电极CG，并且举例来说，通过将砷或磷离子注入衬底1Sub，形成n-型半导体区2a。然后，如图38和39所示，以与第一实施方案相同的方式，形成选择nMISQnc晶体管和存储nMISQnm晶体管，从而形成分裂-栅电极型存储单元MC1。
在第四实施方案中，如图39所示，n型半导体区6仅按长度L2从侧壁8的侧表面延伸到控制栅电极CG的下侧表面。也就是说，控制存储单元MC1电流的控制栅电极CG借助栅绝缘薄膜3可靠地重叠在n型半导体区6末端部分(选择nMISQnc晶体管源/漏区)。因此，可以提高分裂栅型存储单元MC1的漏极电流Ids，从而可以提高分裂栅型存储单元的操作速度(数据读取速度)。长度L2可以通过绝缘薄膜19的厚度来控制。因此，借助栅绝缘薄膜3可以相对容易地设置控制栅电极CG与n型半导体区6重叠量。长度L3表示绝缘薄膜19的厚度。从长度L3减去长度L2获得的厚度L4表示从p型半导体区4扩散入n型半导体区6中的长度。
在第四实施方案中，已经描述了n型半导体区6延伸到控制栅电极CG下方以及借助栅绝缘薄膜3控制栅电极CG与n型半导体区6末端部分重叠的情况。在第四实施方案中，作为选择nMISQnc晶体管源和漏区的n型半导体区6的末端部分并没有与控制栅电极CG的末端部分充分分开。如图40所示，借助栅绝缘薄3，控制栅电极CG并不会与n型半导体区6的末端部分重叠，但是n型半导体区6的末端部分与侧壁8的侧表面位置几乎重合。n型半导体区6末端部分没有与控制栅电极CG末端部分分开的结构并没有被消除。图40的厚度L5是绝缘薄膜19的厚度，并且也是n型半导体区6扩散入p型半导体区4的长度。
第四实施方案可以与第一和第二实施方案结合。具体地说，在衬底1Sub的主表面上形成凹槽13，沉积绝缘薄膜19，然后注入用于形成p型半导体区4的杂质。
作为绝缘薄膜19，可以使用在另一个过程中使用的绝缘薄膜。在这种情况下，在过程中可以共同使用绝缘薄膜，可以缩短半导体器件的生产时间，并且可以降低生产成本。
第五实施方案
作为第五实施方案，描述用来解决分裂栅电极型存储单元的另一个问题，该问题由本发明人发现。该问题是在图案化于另一个栅电极上方形成的栅电极过程中，在另一个栅电极上方形成的栅电极部分保持在另一个栅电极的侧表面上，并且在除去该部分时，衬底1Sub的主表面被蚀刻。
首先，参照图41到43来描述该问题。图41到43是每个都表示在图案化控制栅电极过程中衬底1Sub主要部分的横截面。如图41所示，在衬底1Sub的主表面上形成栅绝缘薄膜3。然后，在衬底1Sub的主表面上，通过CVD等方法沉积用于形成控制栅电极的由低电阻多晶硅组成的导电薄膜21等。此外，在导电薄膜21上形成用于形成控制栅电极的抗蚀剂图案PR3。随后，通过实施各向异性干蚀刻过程，同时使用抗蚀剂图案作为蚀刻掩模来形成控制栅电极CG，如图42所示。此时，有一种情况是导电薄膜21a保持在存储栅电极MG侧表面上侧壁8的侧表面上。为了除去保持的导电薄膜21a，如图43所示，形成露出导电薄膜21a的抗蚀剂图案PR4，并且通过蚀刻过程除去。但是，此时因为导电薄膜21a由多晶硅组成，所以作为下层的由硅组成的衬底1Sub的主表面也被部分蚀刻并且变得粗糙。结果，存储单元的漏极电流Ids降低了。
因此，在第五实施方案中，没有提供在上部栅电极侧面衬底上形成保护膜的过程。因此，在除去提供在另一个栅电极上的剩余栅电极时，衬底1Sub的主表面由保护膜保护，以至于衬底1Sub的主表面被保护不被蚀刻。参照图44到52来描述具体的实施例，这些图中的每个都表示生产半导体器件过程中存储区衬底1Sub主要部分的横截面。
首先，在实施了参照第一实施方案图8到11描述的过程后，如图44所示，在衬底1Sub(半导体晶片)的主表面上形成抗蚀剂图案PR2。举例来说，通过离子注入二氟化硼(BF2)或硼(B)形成p型半导体区4。随后，除去抗蚀剂图案PR2，然后，如图45所示，在衬底1Sub的主表面上形成例如由氧化硅或氮化硅组成并具有约20纳米厚度的绝缘薄膜23。然后，在绝缘薄膜23上形成抗蚀剂图案PR5，该图案与在形成p型半导体区4时使用的抗蚀剂图案PR2相同。通过使用抗蚀剂图案PR5作为蚀刻掩模，并且蚀刻绝缘薄膜23来形成绝缘薄膜23的图案，如图46所示。形成绝缘薄膜23的图案，以至于覆盖绝缘薄膜7的一部分上表面、侧壁8一个侧面上的表面，以及存储单元源极区面上衬底1Sub的上表面。
随后，如图47所示，在衬底1Sub的主表面上形成栅绝缘薄膜3。在栅绝缘薄膜3上，通过CVD沉积例如由低电阻多晶硅组成的导电薄膜21。然后，在导电薄膜21上形成用于形成控制栅电极的抗蚀剂图案PR3。通过图案化导电薄膜21，同时使用抗蚀剂图案PR3作为蚀刻掩模来形成控制电极CG，如图48所示。此时，导电薄膜21a保留在存储栅电极MG侧表面上侧壁8的侧表面的下部侧面上。在第五实施方案中，导电薄膜21a保留在绝缘薄膜23上。通过光刻技术在衬底1Sub的主表面上形成用于除去导电薄膜21a的抗蚀剂图案PR4。然后，抗蚀剂图案PR4被用作蚀刻掩模，并且实施蚀刻过程，从而除去如图49所示的导电薄膜21a。在第五实施方案中，多晶硅和绝缘薄膜23间的蚀刻选择性被设定成高的，并且在多晶硅比绝缘薄膜23更容易蚀刻的条件下实施蚀刻过程。因为提供比栅绝缘薄膜3厚的绝缘薄膜23用作由多晶硅组成的剩余导电薄膜21a的下层(导电薄膜21a和衬底1Sub之间)，所以衬底1Sub的主表面被保护，并且被防止被蚀刻。也就是说，可以防止由除去剩余导电薄膜21a引起的衬底粗糙度。因此，可以防止分裂栅电极型存储单元的漏极电流Ids降低，从而可以维持分裂栅电极型存储单元的高速操作(数据读取速度)。
在除去抗蚀剂图案PR4后，如图50所示，杂质，例如磷、砷等被离子注入衬底1Sub，从而形成n-型半导体区2a，以至于用控制栅电极CG和存储栅电极MG自对准。随后，如图51所示，以与第一实施方案相似的方式形成侧壁9，并且在衬底1Sub的主表面上形成n+型半导体区2b，从而用控制栅电极CG和存储栅电极MG自对准。在这种方式下，存储单元MC1的漏极区Drm和源极区Srm被形成，从而形成了选择nMISQnc晶体管和存储nMISQnm晶体管。然后，如图52所示，以与第一实施方案相似的方式通过自对准硅化过程形成硅化物层14。通过实施绝缘薄膜15的沉积过程、形成接触孔CNT的过程、形成柱塞PLG的过程和形成初始线路M1的过程，生产出半导体器件。
第五实施方案可以与第一和第二实施方案结合。具体地说，在衬底1Sub的主表面上形成凹槽13，然后，形成p型半导体区4。随后，沉积绝缘薄膜23并且形成控制栅电极CG。
第四和第五实施方案可以彼此结合。在这种情况下，沉积绝缘薄膜19和23来实现各个的目标。可选地，在形成第四实施方案的p型半导体区4时，保护绝缘薄膜23被用作用于隔层的绝缘薄膜19。具体地说，在实施图8到图11的过程后，在衬底1Sub的主表面上沉积绝缘薄膜23，并且以与第四实施方案相似的方式注入杂质，从而形成p型半导体区4。随后的过程与参照图45和随后图表所描述的过程相似。在这种方式下，与分别沉积保护绝缘薄膜23和用于隔层的绝缘薄膜19的情况相比，减少了生产半导体器件的过程、缩短了半导体器件的生产时间，并且降低了成本。
第六实施方案
作为第五实施方案改进的第六实施方案，描述了保护绝缘薄膜23通过在相同衬底上的另一个MIS晶体管的栅绝缘薄膜来形成。在第六实施方案中，通常使用这种过程，以至于可以缩短半导体器件的生产时间并且可以降低成本。
图53到61是每个都表示在第六实施方案中生产半导体器件过程中衬底1Sub主要部分的横截面。每个图的左边部分表示存储区主要部分的横截面，并且右边部分表示用于外围电路的耐高压nMIS形成区主要部分的横截面。
图53是通过在图8到11所述的过程后，实施图44所述过程所获得的衬底1Sub(半导体晶片)主要部分的横截面。在图53的右边部分，举例来说在衬底1Sub的主表面上形成每个具有沟槽形状并被称作SGI(浅槽隔离)的隔离部分25。举例来说，隔离部分25通过用氧化硅薄膜包埋在衬底1Sub上形成的沟槽来形成。通过隔离部分25，活性区被指定。
首先，通过在衬底lSub上实施氧化过程，如图54所示，在衬底lSub的主表面上形成耐高压MIS的绝缘薄膜23a。举例来说，绝缘薄膜23a具有约2到8纳米的厚度，并且由氧化硅组成。栅绝缘薄膜23a不仅在形成耐高压MIS的区域中形成，而且在存储区衬底lSub的主表面上形成。随后，如图55所示，在衬底lSub的主表面上，通过CVD沉积具有约13纳米的厚度并且由氧化硅组成的栅绝缘薄膜23b，然后，实施退火过程来改善栅绝缘薄膜23b的薄膜质量。栅绝缘薄膜23a和栅绝缘薄膜23b成为耐高压nMIS的栅绝缘薄膜。通过沉积栅绝缘薄膜23b，可以提高耐高压nMIS的栅绝缘承受电压。然后，在衬底lSub的主表面上，通过光刻技术来形成从曝光用于形成存储区选择nMIS的区域而得到的并且覆盖用于形成耐高压nMIS的区域的抗蚀剂图案PR6。抗蚀剂图案PR6被用作蚀刻掩模，并且进行蚀刻过程，从而图案化如图56所示的绝缘薄膜23a和23b。在用于形成存储区选择nMIS的区域中，除去绝缘薄膜23a并且露出衬底lSub的主表面。明显地，用与第一实施方案相似的方式，在部分蚀刻用于形成选择nMIS晶体管区域中的衬底lSub的主表面之后，可以形成凹槽13。
随后，如图57所示，通过在衬底lSub上实施氧化过程，在衬底lSub的主表面上形成例如由氧化硅组成的栅绝缘薄膜3。栅绝缘薄膜3成为耐高压MIS例如选择nMIS的栅绝缘薄膜。栅绝缘薄膜3比耐高压nMIS的栅绝缘薄膜23a和23b薄，并且举例来说具有约2到5纳米的厚度。随后，通过CVD等方法，在衬底lSub的主表面上沉积例如由低电阻多晶硅组成的导电薄膜21，然后，通过光刻技术形成抗蚀剂图案PR7。抗蚀剂图案PR7是覆盖存储区的控制栅电极形成区和耐高压nMIS晶体管栅电极形成区、并且露出另外部分的图案。然后，抗蚀剂图案PR7被用作蚀刻掩模，并且通过蚀刻过程图案化导电薄膜21，从而形成如58图所示的存储单元选择nMIS的控制栅电极CG和外围电路耐高压nMIS的栅电极HG。此时，导电薄膜21a留在存储栅电极MG侧表面的侧壁8侧表面上的下部。在第五实施方案中，导电薄膜21a留在绝缘薄膜23a和23b上。为了除去导电薄膜21a，在衬底lSub的主表面上形成露出导电薄膜21a并覆盖其它区域的抗蚀剂图案PR8。抗蚀剂图案PR8被用作蚀刻掩模，并且实施与第五实施方案中除去导电薄膜21a的过程相似的蚀刻过程，从而除去导电薄膜21a，如图59所示。在这种方式下，提供厚于栅绝缘薄膜3的绝缘薄膜23a和23b的堆叠薄膜作为由多晶硅组成的剩余导电薄膜21a的下层(在导电薄膜21a和衬底lSub之间)。由此，衬底lSub的主表面被保护并且可以防止被蚀刻。因此，可以防止分裂栅电极型存储单元的漏极电流Ids降低，从而维持分裂栅电极型存储单元的高速操作(高速数据读取)。
抗蚀剂图案PR8被除去，并且如图60所示，同时留下绝缘薄膜23a和23b，举例来说通过离子注入等方法将砷注入衬底lSub中，从而同时形成存储单元和耐高压nMiS的n-型半导体区2a。随后，通过CVD等方法在衬底lSub的主表面上沉积例如由氧化硅组成的绝缘薄膜，然后通过各向异性干蚀刻被回蚀刻，从而同时形成控制栅电极CG及存储栅电极MG侧表面上的侧壁9和耐高压nMiS栅电极HG的侧表面。此时，也除去了从侧壁9露出的绝缘薄膜23a和23b。然后，举例来说通过离子注入等方法将磷注入衬底lSub中，同时形成存储单元和耐高压nMiS的n+型半导体区2b。在这种方式下，存储单元MC1的漏极区Drm和源极区Srm以及耐高压nMISQnh晶体管的源极区Srh被同时形成。
如上所述，在第六实施方案中，通过使用耐高压nMISQnh晶体管的栅绝缘薄膜23a和23b形成保护绝缘薄膜23a和23b，该过程被通常使用。由此，可以缩短半导体器件的生产时间并且降低了成本。
在第六实施方案中，已经描述了在使用由氧化方法形成的绝缘薄膜23a和由CVD方法形成的绝缘薄膜23b的堆叠薄膜形成在除去剩余导电薄膜21a中保护绝缘薄膜的情况。可选地，保护绝缘薄膜可以通过绝缘薄膜23a和23b之一来形成。
第七实施方案
在通过CVD方法在第五和第六实施方案中形成保护绝缘薄膜的情况中，首先在存储单元中形成的栅电极覆盖着保护绝缘薄膜，从而在栅电极上不会形成硅化物层。
在第七实施方案中，硅化物层在首先形成的栅电极中的接触孔中形成，在孔中例如初始线路的线路形成接触并被连接。在这种结构中，可以降低首先形成的栅电极和例如初始线路的线路之间的接触电阻。
图62是第七实施方案具体实施例的存储区主要部分的平面图。沿图62中的线XI-XI截取的横截面相应于第五实施方案图44到52和第六实施方案图53到62左边部分的横截面。在控制栅电极CG和存储栅电极MG的上表面上方，产生通过自对准硅化过程形成的硅化物层14部分。硅化物层14在后来形成的控制栅电极CG的整个上表面上形成。另一方面，硅化物层14仅在首先形成的存储栅电极MG上表面中设置接触孔CNT的区域中形成。在这种结构中，可以降低接触孔CNT中的柱塞PLG和存储栅电极MG之间的接触电阻。接触孔CNT被电学连接到初始线路上。
为了形成这种结构，在图45和46描述的过程中，形成图45抗蚀剂图案PR5的图案形状，以至于使接触孔安置区域中的保护绝缘薄膜23也露出。通过蚀刻过程，也除去存储栅电极MG的接触孔安置区中的保护绝缘薄膜23部分和绝缘薄膜7部分。在图51所述的过程之后，在控制栅电极CG的上表面和存储栅电极MG接触孔的安置区也露出的状态下，进行自对准硅化过程，从而在控制栅电极CG的整个上表面和存储栅电极MG的上表面上安置接触孔的区域中形成硅化物层14。这种方法在将第七实施方案应用于第六实施方案的情况中类似地也被使用。
作为形成硅化物层14的一种方法，通过溅射，在衬底lSub的整个主表面上形成高度难熔的金属薄膜，例如钴(Co)薄膜、钛(Ti)薄膜、镍(Ni)薄膜等，并且经过热处理，使控制栅电极CG和存储栅电极MG的多晶硅薄膜和高度难熔金属薄膜彼此反应。然后，除去未反应的高度难熔的金属薄膜，并且形成硅化物层14作为金属/半导体反应层。
第七实施方案和第五及第六实施方案还可以被应用于图4和5中的分裂栅电极型存储单元。
第八实施方案
作为第八实施方案，描述了解决已经由本发明人第一次发现的分裂栅电极型存储单元的另一个问题的实施例。该问题是电荷存储层CSL的宽度(较短边的尺寸)大于存储栅电极，因此很难实施擦除操作。
该问题将参照图63到65来描述。图63是在形成栅电极MG的过程被实施后衬底lSub主要部分的横截面图。在该过程中，通常通过干蚀刻方法来形成由低电阻率的多晶硅组成的存储栅电极MG，然后通过湿蚀刻方法来选择性地蚀刻电荷存储层CSL。在这种情况下，蚀刻在存储栅电极MG宽度方向(沿着衬底lSub主表面的方向，较短边)上的末端部分和电荷存储层CSL宽度方向上的末端部分彼此几乎匹配的状态下实施。但是，当以这种状态实施下面的氧化过程时，如图64和65所示，存储栅电极MG宽度方向上的两个末端部分被氧化(参考图65中的箭头)，而电荷存储层CSL没有被氧化并且保留它由氮化硅组成。结果，存储栅电极MG的大部分宽度(短边中的尺寸)变得小于电荷存储层CSL中的宽度，并且电荷存储层CSL宽度方向上的两个末端部分突出到存储栅电极MG宽度方向的外面。电荷存储层CSL两端的突出部分E与存储栅电极MG的物理距离变得很长，以至于突出部分E不容易受来自存储栅电极MG的电场的影响。因此，在存储单元MC的擦除操作时，发生很难移动存储在电荷存储层CSL两端突出部分E中的电荷的问题。不管在存储单元MC的擦除操作中电荷存储层CSL中的电荷移动电荷的方向如何，该问题都会发生。具体地说，在该实施方案中，通过将电子移动到存储栅电极MG中来实施擦除操作。但是，在电子被移动到衬底lSub的存储单元中，也发生相似的问题。该问题还在图4和5的存储单元中发生。
因此，在第八实施方案中，提供了过度蚀刻电荷存储层的过程，以至于电荷存储层变得小于上部的存储栅电极。通过该过程，可以最终防止电荷存储层部分突出到存储栅电极MG的外面。也就是说，数据擦除变得困难(取出电荷)的部分没有在电荷存储层中形成。因此，可以提高分裂栅电极型存储单元的操作速度(数据读取速度)。因为降低了不良擦除操作的发生率，所以提高了半导体器件的产率。参照图66到70的横截面来描述具体的实施例，每个横截面都表示在生产半导体器件的过程中存储区衬底lSub主要部分。
首先，在形成存储单元的存储栅电极过程中，很难同时蚀刻电荷存储层(氮化硅)和存储栅电极(多晶硅)，所以蚀刻过程在两个阶段进行。具体地说，在第一实施方案图8和9所述的过程后，如图66所示，通过使用作为蚀刻掩模的抗蚀剂图案PR9实施干蚀刻，存储栅电极MG和绝缘薄膜5t被图案化。此时，多晶硅和氮化硅间的蚀刻选择性被设定为高的，并且蚀刻过程在多晶硅更容易被蚀刻的条件下进行。
随后，除去抗蚀剂图案PR9，并且在衬底lSub上使用热的磷酸等来实施湿蚀刻过程，从而选择性地蚀刻电荷存储层CSL，如图67所示。在第八实施方案中，实施过度蚀刻，以至于在电荷存储层CSL宽度方向两端露出的侧表面位于存储栅电极MG宽度方向两端露出的侧表面之内。通过该过程，可以防止由于在过度蚀刻过程之后实施的氧化过程中存储栅电极MG宽度方向两端的侧表面部分的氧化，电荷存储层CSL宽度方向两端的侧表面位于存储栅电极MG宽度方向两端侧表面之外的不便。通过调节使用热磷酸湿蚀刻的时间，可以改变电荷存储层CSL的侧面蚀刻量(底切量或过度蚀刻量)。
然后，通过实施与第一实施方案中所述相似的过程，如图68和69所示形成分裂栅电极型存储单元MC1。图69是图68主要部分的放大横截面。还在第八实施方案的情况中，如图68和69所示，在图案化电荷存储层CSL后，通过氧化过程氧化存储栅电极MG的侧表面部分，并且存储栅电极MG宽度方向上的尺寸略小于设计的值。在上述的第八实施方案中，考虑到存储栅电极MG通过氧化被减小，电荷存储层CSL宽度方向的尺寸被设定成小尺寸，以至于电荷存储层CSL宽度方向两端的侧表面几乎与存储栅电极MG宽度方向两端的侧表面重合，并且没有突出到存储栅电极MG的外面。因此，在分裂栅电极型存储单元MC1的擦除操作中，在电荷存储层CSL中不存在电子不容易提取的部分，所以可以提高数据擦除的速度。因为在电荷存储层CSL中不存在电子不容易提取的部分，所以可以降低不良擦除操作的发生率并且提高半导体器件的产率。
尽管在第八实施方案中，上面已经描述了电荷存储层CSL宽度方向两端最终几乎与存储栅电极MG宽度方向两端重合的情况，这就满足了电荷存储层CSL没有突出到存储栅电极MG的外面。如同在图70存储单元主要部分的放大横截面中所示，本发明没有消除电荷存储层CSL的宽度最终小于存储栅电极MG、并且电荷存储层CSL宽度方向两端位于存储栅电极MG宽度方向两端之内的结构。在这种结构中，电荷存储层CSL平面图中的整个表面被包括在存储栅电极平面图中的整个表面中。因此，可以提高擦除时电荷提取的可靠性。
第九实施方案
作为第八实施方案改进的第二实施方案，描述了将第八实施方案的方法应用于形成图4分裂栅电极型存储单元MC2方法的实施例。
首先，在图23到25所述的过程之后，如图71所示，在衬底lSub上形成n型半导体区6，从而使用控制栅电极CG作为掩模来自对准。随后，通过CVD等方法，在衬底lSub依次沉积绝缘薄膜5b、电荷存储层CSL、绝缘薄膜5t，以及导电薄膜11。然后，通过光刻技术来形成用于形成存储栅电极的抗蚀剂图案PR10。抗蚀剂图案PR10被用作蚀刻掩模，并且以与第八实施方案相似的方式蚀刻从抗蚀剂图案PR10露出的导电薄膜11和绝缘薄膜5t。然后，除去抗蚀剂图案PR10，并且如图72所示，图案化存储栅电极MG和绝缘薄膜5t。
随后，以与第八实施方案相似的方式，通过湿蚀刻过程选择性地蚀刻电荷存储层CSL，从而如图73所示图案化电荷存储层CSL。此时，还在第九实施方案中，实施过度蚀刻，以至于电荷存储层CSL的曝光侧表面位于存储栅电极MG的曝光侧表面之内。因此，以与第八实施方案相似的方式，可以防止电荷存储层CSL宽度方向两端的侧表面位于存储栅电极MG宽度方向两端侧表面之外的不便。
然后，通过实施与第三实施方案所述相似的过程，如图74所示，形成分裂栅电极型存储单元MC2。还在第九实施方案中，如图74所示，在图案化电荷存储层CSL后，通过氧化过程氧化存储栅电极MG的侧表面部分，并且存储栅电极MG宽度方向上的尺寸略小于设计的值。但是，还在上述的第九实施方案中，考虑到上述现象时，电荷存储层CSL宽度方向的尺寸被设定成更小。因此，最终电荷存储层CSL宽度方向两端的侧表面几乎与存储栅电极MG宽度方向两端的侧表面重合，并且没有突出到存储栅电极MG的外面。在这种结构中，在分裂栅电极型存储单元MC2的擦除操作时，可以用与第八实施方案相似的方式来提高数据擦除的速度。可以降低不良擦除操作的发生率并且提高半导体器件的产率。明显地，也在第九实施方案中，如图70所示，电荷存储层CSL的两端部分最终位于存储栅电极MG两端的内部。
第十实施方案
作为第八实施方案改进的第十实施方案，描述将第八实施方案的方法应用于形成图5分裂栅电极型存储单元MC3方法的实施例。
首先，以与第九实施方案相似的方式，实施图71导电薄膜11的沉积过程。然后，通过各向异性干蚀刻过程回蚀刻导电薄膜11，从而在控制栅电极CG侧表面上形成导电薄膜11的侧壁11a，如图75所示。随后，如图76所示，通过光刻技术在衬底lSub的主表面上形成用于形成存储栅电极MG的抗蚀剂图案PR11。抗蚀剂图案PR11被用作蚀刻掩模，并且以与第八和第九实施方案相似的方式蚀刻从蚀刻掩模曝光的导电薄膜11a和绝缘薄膜5t，从而图案化存储栅电极MG(11a)和绝缘薄膜5t。
除去抗蚀剂图案PR11，然后以与第八和第九实施方案相似的方式，通过湿蚀刻过程选择性地蚀刻电荷存储层CSL，从而如图77所示图案化电荷存储层CSL。在第十实施方案中，实施过度蚀刻，以至于电荷存储层CSL的露出侧表面位于绝缘薄膜5t下面并从绝缘薄膜5t凹进。在这种结构中，以与第八和第九实施方案相似的方式，可以防止电荷存储层CSL宽度方向一个侧表面位于存储栅电极MG宽度方向一个侧表面之外的不便。
然后，通过实施与第三实施方案所述相似的过程，如图78所示，形成分裂栅电极型存储单元MC3。还在第十实施方案中，如图78所示，在图案化电荷存储层CSL后，通过氧化过程氧化存储栅电极MG的侧表面部分，并且存储栅电极MG宽度方向上的尺寸略小于设计的值。但是，还在上述的第十实施方案中，考虑到上述现象时，电荷存储层CSL宽度方向的尺寸被减小。因此，电荷存储层CSL宽度方向一端的侧表面最终几乎与存储栅电极MG宽度方向一端的侧表面重合，并且没有突出到存储栅电极MG的外面。因此，在分裂栅电极型存储单元MC3的擦除操作时，可以像第八和第九实施方案一样提高数据擦除的速度。可以降低不良擦除操作的发生率并且提高半导体器件的产率。也在第九实施方案中，如图70所述，电荷存储层CSL一端的侧表面最终位于存储栅电极MG一端侧表面的内部。
第十一实施方案
作为第十一实施方案，描述了解决本发明人第一次发现的分裂栅型存储单元另一个问题的实施例。该问题是当存储栅电极中的杂质浓度高时，数据擦除的时间长。
图79表示分裂栅电极型存储单元的擦除特性与存储栅电极杂质浓度的关系。存储栅电极的材料举例来说是n型低电阻的多晶硅。用于数据存储的电荷是电子。如图79中的箭头所示，应当理解随着被注入存储栅电极的杂质离子的浓度增加，擦除速度降低。估计发生这种现象的原因是在将用于数据存储的电子提取到存储栅电极面中的擦除方法情况下，由提取电子产生的效应以及由与从存储栅电极中注入的正空穴复合产生的效应对擦除数据施加影响。图80是能带图。空白的圆圈表示正空穴，并且上色的圆圈表示电子。应当考虑当从存储栅电极MG注入的正空穴与从电荷存储层CSL提取的电子复合，从而产生电子空穴对时，当电荷存储层CSL中的电子借助存储栅电极MG附近绝缘薄膜5t中的缺陷能级而流到存储栅电极MG中(隧道现象)，以及类似情况时，擦除速度改变了。因此，通过减少与存储栅电极MG绝缘薄膜5t的界面，可以控制擦除速度。
作为具体的实施例，第一到第十实施方案任何一个中存储单元MC的存储栅电极MG由n型多晶硅组成，并且降低存储栅电极MG中n型杂质的浓度。可选地，第一到第十实施方案任何一个中存储单元MC的存储栅电极MG由n型多晶硅组成，并且存储栅电极MG中与绝缘薄膜5t界面区的n型杂质的浓度被设置成低于相同存储栅电极MG的另一个区域。具体地说，在存储栅电极MG中有意产生杂质浓度的差异，并且存储栅电极MG的电荷存储层CSL一个区域(第一区域)中的杂质浓度相对低于另一个区域(第二个区域)。在这种结构中，通过提取电荷存储层CSL中的电子并且从存储栅电极MG面注入的正空穴与用于数据存储的电子复合，数据被擦除。因此，可以增加擦除速度。在这种情况中，降低了不良擦除操作的发生率，从而提高了半导体器件的产率。
本发明人在本文中已经检查并发现整个存储栅电极MG中或者与绝缘薄膜5t界面区中的n型杂质浓度举例来说约为1×1018/cm3到2×1020/cm3，优选地为8×1019/cm3到1.5×1020/cm3。当浓度低于下限值时，在包括擦除的另一个操作中发生例如耗尽或存储栅电极MG电阻值增加的问题。当浓度高于上限值时，问题在擦除操作中发生。
在本发明人此处检查的一般性分裂栅电极型MONOS结构的存储单元中，存储栅电极在用于形成另一个MIS晶体管栅电极作为外围电路元件等的相同过程中形成。因此，存储栅电极中包含的n型杂质的浓度举例来说为2.5×1020/cm3或者更高，并且高于第十一实施方案中的浓度。相反，在第十一实施方案中，存储栅电极MG和另一个MIS的栅电极被单独形成。存储栅电极MG的杂质浓度被设置成与上所述一样低。具体地说，分别通过CVD方法形成用相对低浓度n型杂质掺杂成为存储栅电极MG的多晶硅薄膜，以及用相对高浓度n型杂质掺杂成为另一个MIS栅电极的多晶硅薄膜，然后图案化。明显地，还可以同时在相同的衬底上图案化存储栅电极MG和另一个MIS的栅电极，并且在后续过程中通过离子注入等方法用n型杂质掺杂另一个MIS的栅电极，使另一个MIS栅电极中的n型杂质浓度相对较高。与通过CVD方法单独形成多晶硅的情况相比，离子注入的形成方法具有更容易控制另一个MIS栅电极中杂质浓度的优点。在任何情况下，第十一实施方案中，有意使存储单元MC的存储栅电极MG中n型杂质的浓度与在同一个衬底上形成的另一个MIS栅电极中的n型杂质浓度彼此不同。存储栅电极MG中n型杂质的浓度被有意设置成低于另一个MIS栅电极中的n型杂质浓度。
相似地，通过在第一到第十实施方案中将存储单元MC的存储栅电极MG设置成p型，可以通过与上述相似的行为增加擦除速度。本发明人在本文中已经检查并发现在存储栅电极MG是p型的情况中，存储栅电极MG中p型杂质的浓度举例来说约为1×1018/cm3或者更高。因此，在具有p型栅电极的MIS作为在相同衬底上形成的另一个MIS的情况中，存储单元MC的存储栅电极MG中p型杂质的浓度被有意设置成高于另一个MIS栅电极中的p型杂质浓度。
第十二实施方案
作为第十二实施方案，描述了在第十一实施方案中描述的相同存储栅电极MG中杂质浓度被有意改变，并且存储栅电极MG电荷存储层CSL侧面上的区域中杂质浓度相对低的情况。
图81表示第十二实施方案存储单元MC1主要部分横截面的实施例。在这种情况下，存储栅电极MG具有导电层11a和11b的堆叠结构。导电层11a和11b的每个都由低电阻率的n型多晶硅组成。杂质的浓度被有意改变。下层，即与绝缘薄膜5t接触的导电层11a中n型杂质的浓度低于上层导电层(第二区域)11b中的n型杂质浓度。在这种结构中，可以用与第十一实施方案相似的方式来提高擦除速度。另外，也提高了半导体器件的产率。此外，在第十二实施方案中，尽管在第十一实施方案中已经描述了整个存储栅电极MG由低浓度的n型杂质组成的情况，但是因为对于存储栅电极MG提供了具有高杂质浓度的导电层11b，所以存储栅电极MG的电阻以及与线路的接触电阻也被降低了。
举例来说，可能通过下面的第一和第二种方法来形成这种导电层11a和11b。第一种方法是单独用CVD沉积导电薄膜11a和11b的方法。具体地说，在沉积参照图9等描述的导电薄膜11的过程中，导电薄膜11a和11b被依次沉积。此时，导电薄膜11a和11b每个中的n型杂质浓度被调节。然后，用与上面相似的方式，在导电薄膜11b上沉积绝缘薄膜7，并且图案化堆叠的薄膜，从而形成存储栅电极MG。第二种方法是通过离子注入方法来形成杂质浓度分布的方法。具体地说，如同参照图9等所述，沉积导电薄膜11，并且在通过离子注入方法等将n型杂质注入导电薄膜11时，通过改变例如离子注入能量及剂量的参数，在导电薄膜11上形成具有不同n型杂质浓度的导电薄膜11a和11b。然后，用与上面相似的方式，在导电薄膜11上沉积绝缘薄膜7，并且图案化堆叠的薄膜，从而形成存储栅电极MG。在使用离子注入方法的情况中，可以容易地控制导电薄膜11a和11b每个中的杂质浓度和形成位置，以至于可以更理想地形成导电薄膜11a和11b。
还在第十二实施方案中，导电薄膜11a和11b可以由p型低电阻的多晶硅组成。在这种情况中，作为与绝缘薄膜5t接触的下层的导电薄膜11a的p型杂质浓度被设置成高于作为上层的导电薄膜11b中的p型杂质浓度。
第十三实施方案
现在描述作为第十二实施方案改进的第十三实施方案。
图82表示第十三实施方案存储单元MC1主要部分横截面的实施例。在这种情况下，存储栅电极MG具有三层导电层11a、11b和11c的堆叠结构。导电层11a、11b和11c每个都由低电阻率的n型多晶硅组成，并且导电层11a、11b和11c的杂质浓度被有意制成彼此不同。最下层(即与绝缘薄膜5t接触的层)导电层(第一区域)11a和作为最上层的导电层11c中的n型杂质浓度低于中间导电层(第二区域)11b中的n型杂质浓度。导电薄膜11a和11c中的n型杂质浓度可以彼此相同或者不同。在这种结构中，可以用与第十一和第十二实施方案相似的方式来提高擦除速度。另外，也提高了半导体器件的产率。
最上面导电层11c的浓度被设置成低的原因是避免当存在高浓度的多晶硅层作为最上面层时，在清洁过程后，水印残留在高浓度多晶硅层的表面上，或者在高浓度的多晶硅层中发生异常氧化的情况。简言之，在第十三实施方案中，通过降低最上面导电层11c的杂质浓度，可以避免生产半导体器件过程中的不便，从而提高半导体器件的可靠性和产率。
因为形成导电层11a、11b和11c的方法与第十二实施方案中的相同，所以不再重复描述。
也在第十三实施方案中，导电层11a、11b和11c可以由p型低电阻的多晶硅组成。在这种情况下，作为与绝缘薄膜5t接触的下层的导电薄膜11a中的p型杂质浓度被设置成高于作为上层的导电薄膜11b和11c中的p型杂质浓度。
第十四实施方案
现在描述作为第十二实施方案改进的第十四实施方案。
图83表示第十四实施方案存储单元MC1主要部分横截面的实施例。在这种情况下，存储栅电极MG具有导电层11和硅化物层14的堆叠结构。导电薄膜11举例来说由n型低电阻率的多晶硅组成，并且导电薄膜11中的杂质浓度被设置成与在第十一和第十二实施方案中描述的一样低。硅化物层14举例来说由硅化钴、硅化钨等组成。甚至在导电薄膜11中的杂质浓度被设置成与在第十一和第十二实施方案中描述的一样低时，通过在导电薄膜11上提供低电阻的硅化物层14，存储栅电极MG的总电阻也可以被抑制成低的。还在第十四实施方案中，可以使用导电薄膜11由p型多晶硅组成并且在导电薄膜11上提供硅化物层14的结构。
第十五实施方案
现在描述作为第十二实施方案改进的第十五实施方案。
图84表示第十五实施方案存储单元MC1主要部分横截面的实施例。在这种情况下，存储栅电极MG具有三层的堆叠结：导电薄膜11、阻挡金属层28和金属层29。导电薄膜11举例来说由低电阻率的n型多晶硅组成，并且杂质浓度被设置成与在第十一和第十二实施方案中描述的一样低。阻挡金属层28举例来说由氮化钨(WN)组成。金属层29举例来说由钨组成。即使在导电薄膜11中的n型杂质浓度被设置成与在第十一和第十二实施方案中描述的一样低时，通过在导电薄膜11上提供低电阻的金属层29，也可以降低存储栅电极MG的总电阻。还在第十五实施方案中，可以使用导电薄膜11由p型多晶硅组成并且经由阻挡金属层28在导电薄膜11上提供金属层29的结构。
第十六实施方案
作为第十六实施方案，描述解决已经由本发明人在本文中第一次发现的分裂栅电极型存储单元再另一个问题的实施例。该问题是容易发生存储单元漏极电流的降低。
在使用氮氧化硅(SiON)作为电荷存储层CSL或绝缘薄膜5t材料的NOMOS结构存储单元中，当在由擦除操作产生界面电平的状态下实施重写操作时，出现存储单元漏极电流Ids降低的情况。因此，必须考虑当存储单元运行时电流降低来设计存储单元。
具体地说，在第十六实施方案中，在分裂栅电极型存储单元中，其中数据通过将存储在电荷存储层中的电荷移动入存储栅电极中的操作来擦除，最低的写电平被设置成高于存储单元的初始阈值电压Vth。在这种结构中，允许随着写入和擦除数据，漏极电流退化。因此，可以增加存储单元数据的重写补偿次数的值，并且提高存储单元的寿命。
第十六实施方案存储单元的结构(包括读取、写入和擦除操作)与在第一到第十五实施方案中描述的相同。图85表示第十六实施方案存储单元的写入和擦除状态。初态In是阈值电压Vth是低的状态。在一次实施写入操作后，擦除状态没有被设置成与初态In相同的状态，而是被设置成高于初态的状态。在多值存储的情况中，最低写入电平要高于初态In。在这种方法中，即使由于重写等引起的退化，漏极电流Ids减小，但是因为大的余量，不会看到半导体器件操作中的退化。
尽管本发明在本文中实现的本发明已经在上面实施方案的基础上被具体地描述，但是明显地，本发明没有限制于前述的实施方案，而是可以进行很多修改，而不会背离本发明的要旨。
举例来说，在第一到第十六实施方案中已经描述了将本发明应用于MONOS结构存储单元的情况。本发明还可以应用于具有如下配置的MNOS(金属氮化物氧化物半导体)结构存储单元：其中氧化硅薄膜、用于存储电荷的氮化硅薄膜(或者氮氧化硅薄膜)，以及低电阻的多晶硅薄膜(或者上述具有多晶硅(polyside)的薄膜或者多金属结构的薄膜)被依次堆叠在衬底上。
在第一到第十六实施方案中，已经描述了在擦除操作中用于数据存储的电荷被提取到存储栅电极中的存储单元结构的情况。但是，本发明没有限制于这些情况，而是还可以被应用于在擦除操作中用于数据存储的电荷被提取到衬底面的存储单元结构。
在第一到第十六实施方案中，已经描述了电荷存储层由氮化物薄膜形成的情况。但是，本发明没有限制于这种情况，而是还可以被应用于例如在氧化硅薄膜中提供多个按点形式形成的纳米晶的结构。纳米晶是其中用于数据存储的电荷类似于一般非易失存储器的浮栅电极被捕获的部分。举例来说，每个纳米晶由CVD来形成。因为形成纳米晶，使之彼此物理分离(也就是说有离散的陷阱能级)，所以即使在容纳数据时产生泄漏通道，只有部分电荷损失。因此，纳米晶具有优良的数据保持特性。还在擦除和写入数据时，特性被大量纳米晶来平均，以至于不容易产生例如纳米晶直径的结构变化和绝缘薄膜及随机行为的影响。因此，提高了具有存储单元的半导体器件的产率。
明显地，第一到第十六实施方案每个可以与一个或多个其它的实施方案结合。
尽管上面已经描述了本发明人在本文中实现的本发明在用作本发明背景的领域中被应用于IC卡的情况，但是本发明没有限制于这些情况，并且可以被应用于在例如移动电话的移动通讯装置，或者例如个人计算机的信息处理器中提供的存储器。
通过在本说明书中公开的本发明代表实施方案而获得的效果被简述如下。
简言之，可以提高具有非易失存储器单元的半导体器件的电学特性，该非易失存储器单元包括在半导体衬底上被安排成彼此相邻的第一和第二场效应晶体管。

Claims (43)

1、一种制造具有非易失存储器单元的半导体器件的方法，该非易失存储器单元包括彼此相邻的第一和第二场效应晶体管，该方法包括下列步骤：
(a)通过用第一杂质掺杂半导体衬底的主表面，形成所述第一场效应晶体管第一导电类型的第一半导体区；
(b)在所述第一半导体区的上方形成所述第一场效应晶体管的第一栅电极；
(c)在所述第一栅电极的侧表面上形成绝缘薄膜；
(d)通过蚀刻，除去与所述第一栅电极和绝缘薄膜相邻区域中的一部分半导体衬底；
(e)通过用第二杂质掺杂经过所述步骤(d)的半导体衬底主表面，在所述相邻区域并且通过所述蚀刻除去一部分半导体衬底的区域中，形成与第一导电类型相反的第二导电类型的所述第二场效应晶体管的第二半导体区；及
(f)在所述第二半导体区的上方形成所述第二场效应晶体管的第二栅电极。
2、一种制造具有非易失存储器单元的半导体器件的方法，该非易失存储器单元包括彼此相邻的第一和第二场效应晶体管，该方法包括下列步骤：
(a)通过用第一杂质掺杂半导体衬底的主表面，形成所述第一场效应晶体管第一导电类型的第一半导体区；
(b)在所述第一半导体区的上方形成所述第一场效应晶体管的第一栅电极；
(c)在所述第一栅电极侧表面上方形成绝缘薄膜；
(d)在设置有所述第二场效应晶体管的一侧的、所述绝缘薄膜的侧表面上形成隔层；
(e)在形成了所述隔层的状态下，通过用第二杂质掺杂所述半导体衬底的主表面，形成与第一导电类型相反的第二导电类型的所述第二场效应晶体管的第二半导体区，使得位于所述第二场效应晶体管形成区一侧的所述第二半导体区的端部被设置在距离所述第二场效应晶体管形成区一侧的所述绝缘薄膜的侧表面为所述隔层的厚度量的位置处；
(f)在所述步骤(e)后，除去所述隔层，及
(g)在所述步骤(f)后，在所述第二半导体区的上方形成所述第二场效应晶体管的第二栅电极。
3、根据权利要求1或2的制造半导体器件的方法，
其中，所述第一半导体区是用于形成所述第一场效应晶体管沟道的区域，
并且其中所述第二半导体区是用于形成所述第二场效应晶体管沟道的区域。
4、一种制造具有非易失存储器单元的半导体器件的方法，该非易失存储器单元包括彼此相邻的第一和第二场效应晶体管，该方法包括下列步骤：
(a)在半导体衬底的主表面上形成所述第一场效应晶体管的第一栅电极；
(b)在围绕所述第一栅电极的半导体衬底的主表面上方形成保护绝缘薄膜；
(c)在形成所述保护绝缘薄膜后，在所述半导体衬底的主表面上方沉积用于形成所述第二场效应晶体管第二栅电极的导电薄膜；
(d)通过图案化所述导电薄膜形成所述第二栅电极；及
(e)通过蚀刻除去在所述步骤(d)后剩余的所述导电薄膜。
5、根据权利要求4的制造半导体器件的方法，
其中在所述半导体衬底上方形成另一个场效应晶体管的栅绝缘薄膜的步骤中，同时形成所述保护绝缘薄膜。
6、根据权利要求4的制造半导体器件的方法，
其中形成所述保护绝缘薄膜的步骤包括下列步骤：
在所述半导体衬底的主表面上沉积所述保护绝缘薄膜；及
图案化所述沉积的保护绝缘薄膜，使之保留在半导体衬底上的所述第一栅电极的一个侧表面上。
7.根据权利要求6的制造半导体器件的方法，
其中图案化所述保护绝缘薄膜的步骤包括下列步骤：
还除去沉积在与所述第一栅电极上表面上方的上线路层连接的区域上的所述保护绝缘薄膜；
在形成所述第二栅电极的步骤后，在所述第二栅电极的上表面和所述第一栅电极的连接所述上线路的连接区域上方，同时形成硅化物层。
8、根据权利要求1、2或4的制造半导体器件的方法，
其中一个所述第一和第二场效应晶体管是存储器场效应晶体管，并且另一个场效应晶体管是选择存储单元的场效应晶体管，
该方法进一步包含下列步骤：
在所述存储器场效应晶体管的存储栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层；及
在所述选择存储单元的场效应晶体管的控制栅电极和半导体衬底之间，形成栅绝缘薄膜。
9、根据权利要求1、2或4的制造半导体器件的方法，
其中一个所述第一和第二场效应晶体管是存储器场效应晶体管，并且另一个场效应晶体管是选择存储单元的场效应晶体管，
该方法进一步包含下列步骤：
在所述存储器场效应晶体管的存储栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层；
在所述选择存储单元的场效应晶体管的控制栅电极和半导体衬底之间，形成栅绝缘薄膜；及
所述电荷存储层包括离散的陷阱能级。
10、根据权利要求1、2或4的制造半导体器件的方法，
其中一个所述第一和第二场效应晶体管是存储器场效应晶体管，并且另一个场效应晶体管是选择存储单元的场效应晶体管，
该方法进一步包含下列步骤：
在所述存储器场效应晶体管的存储栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层；
在所述选择存储单元的场效应晶体管的控制栅电极和半导体衬底之间，形成栅绝缘薄膜；及
所述电荷存储层由氮化硅组成。
11、根据权利要求1、2或4的制造半导体器件的方法，
其中一个所述第一和第二场效应晶体管是存储器场效应晶体管，并且另一个场效应晶体管是选择存储单元的场效应晶体管，
其中该方法进一步包含在所述存储器场效应晶体管的存储栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层的步骤；并且
其中数据通过将所述电荷存储层中的电荷提取到存储栅电极一侧来擦除。
12、根据权利要求1、2或4的制造半导体器件的方法，
其中一个所述第一和第二场效应晶体管是存储器场效应晶体管，并且另一个场效应晶体管是选择存储单元的场效应晶体管，
该方法进一步包含下列步骤：
在所述存储器场效应晶体管的存储栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层；
在所述选择存储单元的场效应晶体管的控制栅电极和半导体衬底之间，形成栅绝缘薄膜；及
图案化所述栅绝缘薄膜，从而在所述存储栅电极上方提供一部分所述控制栅电极。
13、根据权利要求1、2或4的制造半导体器件的方法，
其中一个所述第一和第二场效应晶体管是存储器场效应晶体管，并且另一个场效应晶体管是选择存储单元的场效应晶体管，
该方法进一步包含下列步骤：
在所述存储器场效应晶体管的存储栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层；
在所述选择存储单元的场效应晶体管的控制栅电极和半导体衬底之间，形成栅绝缘薄膜；及
图案化所述存储栅电极，从而在所述控制栅电极上方提供一部分所述存储栅电极。
14、一种制造具有非易失存储器单元的半导体器件的方法，该非易失存储器单元在栅电极和半导体对底之间包括用于存储对数据存储作出贡献的电荷的电荷存储层，该方法包括下列步骤：
(a)在所述半导体衬底的主表面上形成所述电荷存储层；
(b)在所述电荷存储层上方沉积用于形成所述栅电极的导电薄膜；
(c)通过图案化所述导电薄膜形成所述栅电极；及
(d)图案化所述电荷存储层，
其中在所述步骤(d)中，蚀刻所述电荷存储层的一部分末端部分，使得所述电荷存储层末端部分的侧表面向所述栅电极的中心远离所述栅电极末端部分的侧表面。
15、根据权利要求14的制造半导体器件的方法，其中所述电荷存储层包括离散的陷阱能级。
16、根据权利要求14的制造半导体器件的方法，其中所述电荷存储层由氮化硅组成。
17、根据权利要求14的制造半导体器件的方法，
其中所述栅电极是存储栅电极，
该方法进一步包含形成选择存储单元的场效应晶体管使它与所述存储栅电极相邻的步骤。
18、根据权利要求17的制造半导体器件的方法，进一步包含图案化所述选择存储单元的场效应晶体管的控制栅电极的步骤，使得在所述存储栅电极上方提供一部分所述控制栅电极。
19、根据权利要求17的制造半导体器件的方法，进一步包含图案化所述存储栅电极的步骤，使得在所述选择存储单元的场效应晶体管的控制栅电极上方提供一部分所述存储栅电极。
20、根据权利要求14的制造半导体器件的方法，其中所述电荷存储层中的电荷被提取到所述存储栅电极一侧，从而擦除数据。
21、一种具有非易失存储器单元的半导体器件，该非易失存储器单元包括彼此相邻的第一和第二场效应晶体管，该半导体器件包括：
(a)在半导体衬底上形成的第一栅电极作为所述第一场效应晶体管的栅电极；
(b)在所述第一栅电极下方的所述半导体衬底中形成的第一导电类型的第一半导体区；
(c)在所述半导体衬底上形成的第二栅电极作为所述第二场效应晶体管的栅电极；
(d)在所述第二栅电极下方所述半导体衬底中形成的与第一导电类型相反的第二导电类型的第二半导体区，
其中形成所述第二半导体区的半导体衬底的主表面被形成得使其低于其中形成所述第一半导体区的半导体衬底的主表面。
22、一种具有非易失存储器单元的半导体器件，该非易失存储器单元包括彼此相邻的第一和第二场效应晶体管，该半导体器件包括：
(a)在半导体衬底上形成的第一栅电极作为所述第一场效应晶体管的栅电极；
(b)在所述第一栅电极下方的所述半导体衬底中形成的第一导电类型的第一半导体区；
(c)经由栅绝缘薄膜在所述半导体衬底上形成的第二栅电极作为所述第二场效应晶体管的栅电极；
(d)在所述第二栅电极下方所述半导体衬底中形成的与第一导电类型相反的第二导电类型的第二半导体区，
其中位于所述第二场效应晶体管一侧的所述第二半导体区的末端部分与位于所述第一场效应晶体管一侧的所述第二栅电极的末端部分位置以及所述栅绝缘薄膜重合、或者伸出以使得部分处于所述第二栅电极和所述栅绝缘薄膜的下面。
23、根据权利要求21或22的半导体器件，
其中所述第一场效应晶体管是存储器场效应晶体管，所述第一半导体区是用于形成所述存储器场效应晶体管沟道的区域，并且在所述存储器场效应晶体管的第一栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层，并且
其中所述第二场效应晶体管是选择存储单元的场效应晶体管，并且所述第二半导体区是用于形成所述选择存储单元的场效应晶体管沟道的区域。
24、根据权利要求21或22的半导体器件，
其中所述第一场效应晶体管是存储器场效应晶体管，并且在所述存储器场效应晶体管的第一栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述第二场效应晶体管是选择存储单元的场效应晶体管，并且所述第一半导体区具有用于形成所述存储器场效应晶体管沟道区域，以及所述选择存储单元的场效应晶体管源和漏极半导体区域的功能，而且
其中所述第二半导体区是用于形成所述选择存储单元的场效应晶体管沟道的区域。
25、根据权利要求21或22的半导体器件，
其中所述第一场效应晶体管是存储器场效应晶体管，所述第一半导体区是用于形成所述存储器场效应晶体管沟道的区域，并且在所述存储器场效应晶体管的第一栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述第二场效应晶体管是选择存储单元的场效应晶体管，并且所述第二半导体区是用于形成所述选择存储单元的场效应晶体管沟道的区域，而且
其中所述电荷存储层包括离散的陷阱能级。
26、根据权利要求21或22的半导体器件，
其中所述第一场效应晶体管是存储器场效应晶体管，所述第一半导体区是用于形成所述存储器场效应晶体管沟道的区域，并且在所述存储器场效应晶体管的第一栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述第二场效应晶体管是选择存储单元的场效应晶体管，并且所述第二半导体区是用于形成所述选择存储单元的场效应晶体管沟道的区域，而且
其中所述电荷存储层由氮化硅组成。
27、根据权利要求21或22的半导体器件，
其中所述第一场效应晶体管是存储器场效应晶体管，所述第一半导体区是用于形成所述存储器场效应晶体管沟道的区域，并且在所述存储器场效应晶体管的第一栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述第二场效应晶体管是选择存储单元的场效应晶体管，并且所述第二半导体区是用于形成所述选择存储单元的场效应晶体管沟道的区域，而且
其中在所述存储器场效应晶体管的所述第一栅电极上方提供所述选择存储单元的场效应晶体管的第二栅电极。
28、根据权利要求21或22的半导体器件，
其中所述第一场效应晶体管是存储器场效应晶体管，所述第一半导体区是用于形成所述存储器场效应晶体管沟道的区域，并且在所述存储器场效应晶体管的第一栅电极和半导体衬底之间，形成用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述第二场效应晶体管是选择存储单元的场效应晶体管，并且所述第二半导体区是用于形成所述选择存储单元的场效应晶体管沟道的区域，而且
其中在所述选择存储单元的场效应晶体管的所述第二栅电极上方提供所述存储器场效应晶体管的第一栅电极。
29、一种具有非易失存储器单元的半导体器件，该非易失存储器单元在n型栅电极和半导体衬底之间包括用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述n型栅电极具有在所述电荷存储层附近的第一区域和作为另一个区域的第二区域，并且所述第一区域中的n型杂质浓度低于所述第二区域中的n型杂质浓度。
30、一种具有非易失存储器单元的半导体器件，该非易失存储器单元在n型栅电极和半导体衬底之间包括用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述n型栅电极中的n型杂质浓度低于提供在所述半导体衬底上的另一个场效应晶体管中n型栅电极的n型杂质浓度。
31、一种具有非易失存储器单元的半导体器件，该非易失存储器单元在n型栅电极和半导体衬底之间包括用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述n型栅电极中的n型杂质浓度为1×1018/cm3到2×1020/cm3。
32、一种具有非易失存储器单元的半导体器件，该非易失存储器单元在n型栅电极和半导体衬底之间包括用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述n型栅电极中的n型杂质浓度为8×1019/cm3到1.5×1020/cm3。
33、根据权利要求29、30、31、或32的半导体器件，
其中所述栅电极是存储栅电极，提供选择存储单元的场效应晶体管，使它与所述存储栅电极相邻，并且所述电荷存储层中的电荷被提取到所述存储栅电极一侧，从而擦除数据。
34、一种具有非易失存储器单元的半导体器件，该非易失存储器单元在n型栅电极和半导体衬底之间包括用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述电荷存储层中的电子被提取到所述栅电极一侧，并且所述栅电极中的正空穴被注入到电荷存储层一侧，而且被促使与所述电子复合，从而擦除数据。
35、一种具有非易失存储器单元的半导体器件，该非易失存储器单元在栅电极和半导体衬底之间包括用于存储对数据存储作出贡献的电荷的电荷存储层，
其中所述电荷存储层中的电子被提取到所述栅电极一侧，从而擦除数据，并且所述栅电极是p型。
36、一种具有非易失存储器单元的半导体器件，其中通过将存储在电荷存储层中的电子提取到栅电极一侧夹擦除数据。
其中最低的写电平高于所述非易失存储单元的初始阈值电压。
37、根据权利要求29、30、31、32、34、35或36的半导体器件，其中所述电荷存储层包括离散的陷阱能级。
38、根据权利要求29、30、31、32、34、35或36的半导体器件，其中所述电荷存储层由氮化硅组成。
39、根据权利要求29、30、31、32、34、35或36的半导体器件，其中所述栅电极是存储栅电极，并且提供选择存储单元的场效应晶体管，使它与所述存储栅电极相邻。
40、根据权利要求29、30、31、32、34、35或36的半导体器件，
其中所述栅电极是存储栅电极，并且提供选择存储单元的场效应晶体管，使它与所述存储栅电极相邻，而且
其中在所述存储栅电极上方提供所述选择存储单元的场效应晶体管的控制栅电极。
41、根据权利要求29、30、31、32、34、35或36的半导体器件，
其中所述栅电极是存储栅电极，并且提供选择存储单元的场效应晶体管，使它与所述存储栅电极相邻，而且
其中在所述选择存储单元的场效应晶体管的控制栅电极上方提供所述存储栅电极。
42、根据权利要求29、30、31、32、34、35或36的半导体器件，
其中所述栅电极是存储栅电极，并且提供选择存储单元的场效应晶体管，使它与所述存储栅电极相邻，而且
其中提供在所述存储栅电极下方的半导体衬底中的第一导电类型的第一半导体区具有用于形成具有所述存储栅电极的存储器场效应晶体管沟道区域的功能，并且具有所述选择存储单元的场效应晶体管源和漏极半导体区域的功能。
43、根据权利要求29、30、31、32、34、35或36的半导体器件，
其中所述栅电极宽度方向上的所述栅电极的宽度大于或者等于所述栅电极宽度方向上的所述电荷存储层的宽度。
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