JP4316627B2 - フレキシブル配線基材並びに半導体装置及びその製造方法 - Google Patents

Description

本発明は、ＩＣあるいはＬＳＩなどの電子部品を実装するフレキシブル配線基材並びに半導体装置及びその製造方法に関する。なお、フレキシブル配線基材は、電子部品を実装する前のロール状のフィルムキャリアテープ及びこれを個々に切断したフィルムテープをいい、これに電子部品を実装したものを半導体装置という。なお、電子部品の実装形式等により種々の呼称を有し、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、μ−ＢＧＡ（μ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＦＣ（Ｆｌｉｐ Ｃｈｉｐ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等を挙げることができる。

近年の電子機器の著しい高機能化に伴い、電子デバイスにおいてはさらなる高細線化、高密度化が要求されている。ＬＣＤドライバー用ＩＣの基板実装、すなわちインナーリードボンディング（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ：ＩＬＢ）においても、インナーリード（Ｉｎｎｅｒ Ｌｅａｄ： ＩＬ）の更なるファインピッチ化に対応した工法が求められている。このようなＩＬＢ工法としては、Ａｕ−Ｓｎ共晶接合（以下、共晶接合）が有力であると考えられる。

かかるＩＬＢ工法では、例えば電子部品に形成されたバンプ電極などとの接続を確立するために、バンプ電極から供給される金と共晶物を形成するスズの存在が必要であり、このようなスズは、リード表面に形成されるスズめっき層から供給される。従って、インナーリードなどの表面はスズめっき層で被覆されている。

ところで、上記のようなスズめっき層表面からは、ホイスカが成長することが知られており、このホイスカが隣接する配線パターンと接触すると回路に短絡が形成されるため、従来、ホイスカ対策を目的とする技術が種々提案されている。

例えば、特許文献１には、端子部分に、銅が拡散したスズめっき層（ａ）と、このスズめっき層（ａ）の表面に実質的に銅を含有しないスズめっき層（ｂ）とが形成された電子部品実装用フィルムキャリアテープの発明が開示されている。さらに、この特許文献１で引用される特許文献２には、０．１５μｍ以上のスズめっきを施し、加熱処理してこのスズ層を全て銅素地とのＣｕ−Ｓｎ拡散層とし、その上にスズめっきを施して、純スズめっき層を０．１５〜０．８μｍとするホイスカの抑制方法の発明が記載されている。

そして、ピッチ幅をさらに狭くした場合においてもホイスカ問題を解決できる技術として、銅が拡散したスズ層と、この上に形成された純スズ層とを組合せ、これらの層の合計厚さに対して銅拡散錫層の厚さを５５％以上とするという技術が提案されている（特許文献３）。

一方、このようなＩＬＢ工法において、ファインピッチ化を図る場合、例えば、ピッチ幅を５μｍ狭くするためには、従前とは全く異なった問題が生じ、従前の工法をそのまま適用することは不可能である。

現在、インナーリードのピッチ幅としては、３５μｍを下まわり、３０μｍより狭い２５μｍピッチの実現が求められている。

しかしながら、接合時における接合条件や接合の際に形成される共晶の状態などによってバンプ間ショートや絶縁信頼性の低下が懸念され、信頼性ある条件が模索されており、安定して信頼性ある接合を提供するものは実現されていない。

なお、接合条件は従前の条件を保ち、信頼性ある接合が確立できるのが求められるのも当然である。

特許第３０６１６１３号公報 特開平５−３３１８７号公報 特開２００６−３２８５１号公報

本発明は、上述した事情に鑑み、現行の接合条件を変更せずに、信頼性あるファインピッチＩＬＢを確立できるフレキシブル配線基材並びに半導体装置及びその製造方法を提供することを目的とする。

前記目的を達成する本発明の第１の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部は、前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが２０μｍより大きく３０μｍより小さいフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、当該スズめっき層中に導電体層の銅が拡散した拡散層と純スズ層とからなり、総厚が０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあることを特徴とするフレキシブル配線基材にある。

かかる第１の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。

本発明の第２の態様は、第１の態様に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにあることを特徴とするフレキシブル配線基材にある。

かかる第２の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装する際に、さらに確実に接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。また、純スズ層と拡散層との厚さを所定の範囲とし易いという利点もある。

本発明の第３の態様は、第１又は２の態様に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第１のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第２のスズめっき層とからなることを特徴とするフレキシブル配線基材にある。

かかる第３の態様では、スズめっき層が第１のスズめっき層と第２のスズめっき層との２層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。

本発明の第４の態様は、第１〜３の何れかの態様に記載のフレキシブル配線基材において、前記端子部の各端子の横断面形状が台形であり、下辺側の幅が１２〜１５μｍ、上辺側の幅が３〜５μｍであることを特徴とするフレキシブル配線基材にある。

かかる第４の態様では、実装部品を実装する際に実装部品のバンプと接触する面が小さいが、断面が台形の端子の側面とバンプ表面との間の凹部に共晶接合による合金を埋め込み、接合強度を確保することができる。

本発明の第５の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが２０μｍより大きく３０μｍより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装した半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあり、前記端子部の各端子と前記実装部品のバンプとが接合されて接合部が形成され、当該接合部において、前記端子の横断面が下辺側の幅が１２〜１５μｍで上辺側の幅が３〜５μｍである台形であり、共晶接合による合金が前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように存在することを特徴とする半導体装置にある。

かかる第５の態様では、実装部品を実装する際に実装部品のバンプと接触する面を小さくし、断面が台形の端子の側面とバンプ表面との間に凹部を形成し、この凹部に共晶接合による合金を埋め込むことにより、接合強度が確保される。また、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲であり、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性を確保できる。

本発明の第６の態様は、第５の態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにあることを特徴とする半導体装置にある。

かかる第６の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲となり、さらに実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性がさらに確保される。

本発明の第７の態様は、第５又は６の態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第１のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第２のスズめっき層とからなることを特徴とする半導体装置にある。

かかる第７の態様では、スズめっき層が第１のスズめっき層と第２のスズめっき層との２層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。

本発明の第８の態様は、第５〜７の何れかの態様に記載の半導体装置において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないことを特徴とする半導体装置にある。

かかる第８の態様では、共晶接合による合金が端子の下側まで回り込まず、端子下への浸み込みが防止される。

本発明の第９の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが２０μｍより大きく３０μｍより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装して半導体装置とする半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあり、横断面が下辺側の幅が１２〜１５μｍで上辺側の幅が３〜５μｍの台形である前記端子部の各端子と、前記実装部品のバンプとを接合して接合部とするに際し、前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように共晶接合による合金が存在するようにすることを特徴とする半導体装置の製造方法にある。

かかる第９の態様では、実装部品を実装する際に実装部品のバンプと接触する面を小さくし、断面が台形の端子の側面とバンプ表面との間に凹部を形成し、この凹部に共晶接合による合金を埋め込むようにすることにより、接合強度が確保される。また、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲であり、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性を確保できる。

本発明の第１０の態様は、第９の態様に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにあることを特徴とする半導体装置の製造方法にある。

かかる第１０の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲となり、さらに実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性がさらに確保される。

本発明の第１１の態様は、第９又は１０の態様に記載の半導体装置の製造方法において、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第１のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第２のスズめっき層とで、前記端子部の前記導電体層上のスズめっき層を形成するようにすることを特徴とする半導体装置の製造方法にある。

かかる第１１の態様では、スズめっき層が第１のスズめっき層と第２のスズめっき層との２層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。

本発明の第１２の態様は、第９〜１１の何れかの態様に記載の半導体装置の製造方法において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないように接合することを特徴とする半導体装置の製造方法にある。

かかる第１２の態様では、共晶接合による合金が端子の下面まで回り込まず、端子下への浸み込みが防止される。

以下、本発明の一実施形態に係るフレキシブル配線基材及び半導体装置をその製造方法及び使用例と共に説明する。勿論、本発明はこれに限定されるものでないことはいうまでもない。

図１には実施形態１に係るフレキシブル配線基材の概略平面、図２には、図１のＡ−Ａ′断面、図３には要部断面を示し、図４には図１及び図２のフレキシブル配線基材に電子部品を実装した、一実施形態に係る半導体装置の断面を示す。

図１及び図２に示すように、本実施形態のフレキシブル配線基材１０は、ＣＯＦテープであり、テープ状の絶縁フィルム１１の一方面に、複数の配線パターン１２が連続的に形成されている。絶縁フィルム１１は、幅方向両側に移送用のスプロケット孔１３を一定間隔で有する。フレキシブル配線基材１０の絶縁フィルム１１の幅方向両端部には、スプロケット孔１３が設けられているが、絶縁フィルム１１にスプロケット孔１３と共に位置合わせのための貫通孔、不良パッケージ表示、パッケージ外形などの種々の目的に合わせた貫通孔が形成されていてもよい。

配線パターン１２は、実装する電子部品等と接続するデバイス側接続端子１４と、外部と接続する入力側外部接続端子１５及び出力側外部接続端子１６とを具備し、これらを除く領域が、ソルダーレジスト層１７によって覆われている。

ここで、絶縁フィルム１１としては、可撓性を有すると共に耐薬品性及び耐熱性を有する材料を用いることができる。かかる絶縁フィルム１１の材料としては、ポリエステル、ポリアミド、ポリイミド等を挙げることができ、特に、ビフェニル骨格を有する全芳香族ポリイミド（例えば、商品名：ユーピレックス；宇部興産（株））が好ましい。なお、絶縁フィルム１１の厚さは、一般的には、２５〜１２５μｍ、好ましくは、５０〜７５μｍである。

配線パターン１２は、絶縁フィルム１１に形成されたスプロケット孔１３などが形成された一方の面に、一般的には、銅やアルミニウムからなる導電体箔などの導電体層２０をパターニングした配線ベース層２１を具備する。このような配線ベース層２１となる導電体層２０は、絶縁フィルム１１上に直接積層しても、接着剤層を介して熱圧着等により形成してもよい。導電体層２０の厚さは、例えば、６〜７０μｍ、好ましくは、８〜３５μｍである。導電体箔からなる導電体層２０としては、銅箔が好ましい。

なお、絶縁フィルム１１上に導電体箔を設けるのではなく、導電体箔に、例えば、ポリイミド前駆体を塗布し、焼成してポリイミドフィルムからなる絶縁フィルムとすることもできる。

また、絶縁フィルム１１上に設けられた導電体層２０は、フォトリソグラフィー法により、インナーリードとなるデバイス側接続端子１４、並びにアウターリードとなる入力側外部接続端子１５及び出力側外部接続端子１６を含む配線ベース層２１としてパターニングされる。すなわち、フォトレジストを塗布した後、フォトレジスト層をフォトマスクを介してエッチング液で化学的に溶解（エッチング処理）して除去し、さらにフォトレジスト層をアルカリ液等にて溶解除去することにより導電体箔をパターニングして配線ベース層２１とする。

なお、絶縁フィルム１１上の幅方向両側には、配線ベース層２１に連続して、入力側外部接続端子１５及び出力側外部接続端子１６のそれぞれに亘ってめっきリード２２及びこれらを相互に導通する導通部２３がパターニングされている。これらはめっき時に使用されるもので、その後、除去できる領域に形成されている。

次いで、このようにエッチングによりパターニングされた配線ベース層２１上には、全面に亘って第１のスズめっき層２４が形成される。ここで、第１のスズめっき層２４は、０．００１μｍ以上の厚さを有するものであればよく、その形成方法等は限定されない。好適には、厚さ０．０１〜０．２μｍの、いわゆるフラッシュスズめっき層とすればよいが、これに限定されるものではない。なお、フラッシュスズめっき層は、無電解めっき又は電解めっきで形成される。

次に、このようにパターニングされた配線ベース層２１及び第１のスズめっき層２４上に、ソルダーレジスト材料塗布液が塗布され、所定のパターニングにより、ソルダーレジスト層１７が形成される。

さらに、ソルダーレジスト層１７により覆われていない第１のスズめっき層２４上、すなわち、デバイス側接続端子１４、入力側外部接続端子１５及び出力側外部接続端子１６上（以下、デバイス側接続端子１４、入力側外部接続端子１５及び出力側外部接続端子１６を端子部と総称することがある）には、第２のスズめっき層２５が形成される。

本実施形態では、第２のスズめっき層２５は無電解めっきで形成した。例えばこのめっきは、硫酸液、過硫酸カリ液などでめっき前処理した後、ホウフッ化スズ浴を用いて行えばよい。なお、無電解めっきでなく、後述するような電解めっきで形成してもよい。

かかるフレキシブル配線基材１０は、インナーリードとなるデバイス側接続端子１４のピッチ幅が２５μｍ前後となる。すなわち、本発明のフレキシブル配線基材のインナーリードのピッチは、３０μｍより小さく、２５μｍ±３程度を設計範囲としている。なお、ピッチ幅が２０μｍとなると、様相が全く異なることが予想されるので、本発明のフレキシブル配線基材のインナーリードのピッチの範囲は２０μｍより大きいものとする。

また、本発明のフレキシブル配線基材１０は、電子部品等を実装する際の接合条件は、ピッチ幅が３５〜３０μｍの接合条件を変更せずに行うことも前提としている。これにより製造条件を変更することなく、ファインピッチ化を図ることができるという利点がある。

かかる本発明のフレキシブル配線基材１０では、上述したように、端子部は、導電体層２０をパターニングした配線ベース層２１上に、第１のスズめっき層２４及び第２のスズめっき層２５からなるスズめっき層２６が設けられている。

ここで、スズめっき層２６は、製造工程上は、上述したように、図３（ａ）に示すように、第１のスズめっき層２４及び第２のスズめっき層２５からなるが、製造後は、図３（ｂ）に示すように、配線ベース層２１中の銅が拡散した拡散層２６ａと、純スズ層２６ｂとで構成される。ここで、拡散層２６ａは、ソルダーレジスト層１７を形成する際の加熱処理により第１のスズめっき層２４中に配線ベース層２１中の銅が拡散したり、第２のスズめっき層２５を形成した後の加熱処理により第１のスズめっき層２４及び第２のスズめっき層２５の中に拡散したりして形成されるものであり、銅が拡散しなかった領域が純スズ層２６ｂとなる。すなわち、拡散層２６ａと純スズ層２６ｂとの厚さの割合は、加熱処理の状態によって調整することができるが、比較的簡便に製造するには、第１のスズめっき層２４のみを拡散層２６ａとし、この上に設けた第２のスズめっき層２５を純スズ層２６ｂとする（２段めっきという）のが好ましい。勿論、スズめっき層全体を、ソルダーレジスト層１７を設けた後に形成し（めっきは１回でも２回以上の複数回でもよい）、その後、加熱処理により拡散層を形成してもよい。

本発明のフレキシブル配線基材１０では、スズめっき層２６の厚さ（総厚）ｔと、純スズ層２６ｂの厚さが所定の範囲となるのが好ましい。詳細は後述するが、端子部の配線ベース層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。

ここで、本発明のスズめっき層２６では、総厚ｔが０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあり、好ましくは、総厚ｔが０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにある。

このようなフレキシブル配線基材１０に電子部品３０を実装した半導体装置１００の断面を図４に示す。

かかる半導体装置１００では、ＩＣチップなどの電子部品３０のバンプ３２とフレキシブル配線基材１０のデバイス側接続端子１４とが共晶接合されている。

このような電子部品３０をフレキシブル配線基材１０に実装するには、一般的には、フレキシブル配線基材１０を移送しながら電子部品３０を実装し、電子部品３０実装後、各配線パターン１２毎に切断し、半導体装置１００とする。

このような半導体装置１００では、フレキシブル配線基材１０のデバイス側接続端子１４のスズめっき層２６が上述したような拡散層２６ａ及び純スズ層２６ｂからなる構成を有するので、電子部品３０のバンプ３２との間の共晶結合が信頼性良く確実に行われる。

ここで、このようにファインピッチの端子部に実装部品として電子部品３０を実装する際に、接合の信頼性をさらに向上させるためには、図５に示すように、デバイス側接続端子１４の横断面形状が台形であり、下辺側の幅が１２〜１５μｍ、上辺側の幅が３〜５μｍであるのが好ましい。この場合には、スズめっき層２６とバンプ３２との接触面積は小さくなるが、共晶接合による合金４０が端子の側面とバンプ３２の表面とで形成される凹部を埋めるように存在するようになり、接合強度が確保されるという利点がある。

以上説明した半導体装置１００は、デバイス側接続端子１４に電子部品３０を実装したものとしたが、デバイス側接続端子１４などのインナーリード、並びに入力側外部接続端子１５及び出力側外部接続端子１６などのアウターリードの何れかに、電子部品や配線基材又は電子部品が実装された配線基材などの実装部品を実装したものは全て本発明における半導体装置に含まれるものとする。

なお、上述したフレキシブル配線基材は、電子部品等が実装された後、各配線パターン毎に切断される場合と、各配線パターン毎に切断された後、電子部品等が実装される場合とがあるが、テープ状の状態の場合も、各配線パターン１２毎に切断した場合も、本発明のフレキシブル配線基材及び半導体装置に包含される。

また、半導体装置は、例えば、上述したように電子部品等を実装後、電子部品をモールド樹脂等で樹脂封止されるが、これも本発明の半導体装置に包含されることはいうまでもない。

（試験例）
上述したようなＣＯＦテープであるフレキシブル配線基材において、図３に示すようなスズめっき層の総厚ｔを０．２〜０．５μｍ、純スズ層の厚さを０．０３〜０．２５μｍの範囲で変更したテストサンプルを作製した。これらのテストサンプルは、第１のスズめっき層を形成し、ソルダーレジストを設けた後、第２のスズめっき層を形成する際に、第１及び第２のスズめっき層の厚さを変化させ、また、第２のスズめっき処理後、加熱処理の熱量を変更して実施することにより作製した。

なお、インナーリードのピッチ幅を２５μｍ、配線幅を１５μｍとした。そして、このようなインナーリード上に、サイズが約１５×１×０．６ｍｍでバンプピッチが２５μｍの金めっきバンプを有するＩＣチップを実装した。

接合条件は、ツール温度４３０℃、ステージ温度１７０℃、荷重０．０２ｇ／μｍ²（５０Ｎ／チップ）とし、接合時間は１秒とした。

各テストサンプルの評価は、引き剥がし試験、およびバンプ間距離により行った。

引き剥がし試験は、バンプを引き剥がし、その後の金（Ａｕ）めっきバンプに、基材のインナーリードが剥がれずに残っている状態を良好な接合状態とし、この剥がれがないものを良、剥がれがあったものを不良として評価した。これは接合信頼性の評価となる。

バンプギャップは、接合後のバンプ間距離を断面観察により測定し、ギャップが５μｍ以上のものを良とし、ギャップが５μｍ未満となった箇所があるものを不良とした。このギャップ評価は絶縁信頼性の評価となる。

さらに、この試験で、共晶接合の際の合金の生成量により合金がインナーリードの裏側まで回り込むためか、インナーリードの下側までスズ合金が浸み込み、インナーリードの密着が低下する場合があることが基材の裏面観察により確認された。この浸み込みは実装の際の撓みのためか、バンプのインナーリードの長手方向端部近傍に発生し易いこともわかった。浸み込みがインナーリード配線幅の５０％以内のものを良とし、５０％を越えたものを不良とした。この浸み込みの評価は、インナーリードの密着力強度の信頼性の評価となる。

引き剥がし試験及び合金浸み込みの結果を下記表１の通りに評価し、この結果を、横軸をスズめっき層の総厚、縦軸を純スズ厚として図６に示す。なお、図６には、後述する領域１５１〜１５５を表示するが、図示される領域１５１〜１５５の境界線は正確に表記したものではなく、また、境界線が重なる部分については、見やすくするために、境界線をずらして表記してある。

この試験を実施した結果、理想的なＩＬＢ接合の進行過程では、接合初期でＡｕ−Ｓｎ共晶合金が十分に形成され、その後、拡散層からのＳｎの供給により合金形成が進み、接合が良好に完了することがわかった。この様子を模式的に示したのが図７である。図７（ａ）に示すように、絶縁フィルム１１１上に銅箔からなるベース層１２１，拡散層１２４及び純スズ層１２５が順次設けられてインナーリードが形成され、このインナーリード上に電子部品の金めっきが施されたバンプ１３２が接合される際に、図７（ｂ）に示すように、初期においてはインナーリードの先端近傍にＡｕ−Ｓｎ共晶合金１４１が生成し、その後、図７（ｃ）に示すように、Ａｕ−Ｓｎ共晶合金１４１が成長する。なお、Ａｕ−Ｓｎ共晶合金１４１の内部にはＡｕ−Ｓｎ−Ｃｕ合金が生成することも確認された。

ここで、図６の純スズ厚が０．０８μｍ未満の領域１５１のテストサンプルでは、純スズ量が少なくて接合初期に十分な共晶合金が生成されず、その後の合金生成も進まない領域であり、不適な領域であることがわかった。この領域の接合の様子を表したのが図８である。図８（ａ）に示すように、拡散層１２４Ａが相対的に厚く、純スズ層１２５Ａが薄いため、図８（ｂ）に示すように、接合初期においてＡｕ−Ｓｎ共晶合金１４１Ａの生成が少なく、その後も図８（ｃ）に示すように、Ａｕ−Ｓｎ共晶合金１４１Ａが十分に生成せず、接合不良となる。

図６の総厚が０．２６μｍ未満の領域１５２では、接合部に存在するスズ量が十分ではないためか、接合初期にはある程度十分な共晶合金が生成されるが、その後の合金形成が不十分となる領域である。この領域の接合の様子を表したのが図９である。図９（ａ）に示すように、拡散層１２４Ｂが相対的に薄く、純スズ層１２５Ｂが厚いため、図９（ｂ）に示すように、接合初期においてＡｕ−Ｓｎ共晶合金１４１Ｂの生成が比較的十分であるが、その後図９（ｃ）に示すように、Ａｕ−Ｓｎ共晶合金１４１Ｂが十分に成長せず、接合不良となる。

図６の純スズ厚が０．１８μｍを越える領域１５３では、純スズ層からのスズの供給が過剰となるので、共晶合金が過剰に進むことになる。この領域の接合の様子を表したのが図１０である。図１０（ａ）に示すように、拡散層１２４Ｃが相対的に薄く、純スズ層１２５Ｃが厚いため、図１０（ｂ）に示すように、接合初期においてＡｕ−Ｓｎ共晶合金１４１Ｃの生成が比較的十分であるが、その後図１０（ｃ）に示すように、純スズ層１２５Ｃからのスズの供給が過剰となり、Ａｕ−Ｓｎ共晶合金１４１Ｃの生成が過剰となり、接合不良となる。

図６の総厚が０．５μｍ前後の領域１５４では、拡散層からのスズの供給が過剰となるので、共晶合金が過剰に進むことになる。この領域の接合の様子を表したのが図１１である。図１１（ａ）に示すように、拡散層１２４Ｄが相対的に厚く、純スズ層１２５Ｄが薄いが、図１１（ｂ）に示すように、接合初期においてＡｕ−Ｓｎ共晶合金１４１Ｄの生成が比較的十分であるが、その後図１１（ｃ）に示すように、純スズ層１２５Ｄからのスズの供給が過剰となり、Ａｕ−Ｓｎ共晶合金１４１Ｄの生成が過剰となり、接合不良となる。

図６の純スズ厚が０．１８μｍを越える領域１５３と一部重なるが、純スズ層の厚さが、０．１８μｍを越える領域及び総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超える領域１５５では、合金浸み込みが発生して不良となる領域であることがわかった。この浸み込みは、裏面から透かして観察することにより観察されるものであり、図１２に示す部位ａなどである。また、このような合金浸み込みは程度が大きくなると、合金がインナーリードの下側に潜り込んでインナーリードの接着不良の原因となることも確認された。この様子を示したのが図１３であり、部位ｂに現れているのが潜りこんだ合金である。なお、この現象は絶縁フィルムを除去しても観察でき、この様子を図１４に示す。図１４は潜り込みが観察されたものである。

以上の結果より、端子間隔であるピッチ幅が２５μｍ前後の場合、端子部の導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあるのが好ましいことがわかった。

この範囲は、上述したとおり、接合不良がなく、合金の浸み込みの問題も生じない範囲である。また、この領域においては、上述したギャップ間隔５μｍ以上が確保できることが確認された。

また、特に、端子部の導電体層上のスズめっき層の総厚が０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにあるのが好ましいことがわかった。この範囲は、上述した範囲の中で、特に上述した実施形態で示した２段めっきでスズめっき層を比較的容易に形成できる範囲であり、ウイスカーの問題も容易にクリアできることが確認された。

また、このような２５μｍ前後のファインピッチの接合では、接合部において、端子の横断面が下辺側の幅が１２〜１５μｍとするが、上辺側の幅を３〜５μｍとした台形とし、端子の側面とバンプの表面とで形成される凹部を埋めるよう共晶合金が存在するように接合するのが好ましいことがわかった。これにより、従前の接合条件に変更を加えることなく、ファインピッチ化が容易に実現でき、接合強度が確保できるからである。なお、このような接合の場合、端子の側面の下辺まで共晶合金が到達すると、浸み込みの問題が生じるので、下辺まで共晶合金が到達しないようにスズめっき層の総厚と純スズ層の厚さを設定するのが好ましい。

（その他の実施形態）
以上説明した実施形態では、デバイス側接続端子１４、外部と接続する入力側外部接続端子１５及び出力側外部接続端子１６の何れも端子部として上述した構成を有するものとしたが、何れか一つの接続端子のみ、特にインナーリードのみを上述した構成とすればよいことはいうまでもない。

また、本実施形態では、フレキシブル配線基材１０としてＣＯＦテープを例示したが、勿論、これに限定されず、本発明をＴＡＢテープ、Ｔ−ＢＧＡ（Ｔａｐｅ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）テープ、テープＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）テープなどの各種半導体パッケージ等に適用できる。

図１には本発明の実施形態１に係るフレキシブル配線基材の概略平面図である。 図１のフレキシブル配線基材のＡ−Ａ′断面図である。 本発明の一実施形態のフレキシブル配線基材の端子部の拡大図である。 図１のフレキシブル配線基材に電子部品を実装した一実施形態の半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の接合部の拡大図である。 本発明の試験例の結果を示すグラフである。 本発明の試験例の接合の様子を模式的に示す図である。 図６の領域１５１での接合の様子を模式的に示す図である。 図６の領域１５２での接合の様子を模式的に示す図である。 図６の領域１５３での接合の様子を模式的に示す図である。 図６の領域１５４での接合の様子を模式的に示す図である。 試験例の浸み込みを裏面から観察した結果を示す写真である。 試験例の潜り込みを観察した結果を示す断面写真である。 絶縁フィルムを剥がして浸み込みを裏面から観察した結果を示す写真である。

符号の説明

１０ フレキシブル配線基材
１１ 絶縁フィルム
１２ 配線パターン
１３ スプロケット孔
１４ デバイス側接続端子
１５ 入力側外部接続端子
１６ 出力側外部接続端子
１７ ソルダーレジスト層
２０ 導電体層
２１ 配線ベース層
２４ 第１のスズめっき層
２５ 第２のスズめっき層

Claims (12)

1. 絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部は、前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが２０μｍより大きく３０μｍより小さいフレキシブル配線基材において、
   前記端子部の前記導電体層上のスズめっき層は、当該スズめっき層中に導電体層の銅が拡散した拡散層と純スズ層とからなり、総厚が０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあることを特徴とするフレキシブル配線基材。
2. 請求項１に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにあることを特徴とするフレキシブル配線基材。
3. 請求項１又は２に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第１のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第２のスズめっき層とからなることを特徴とするフレキシブル配線基材。
4. 請求項１〜３の何れかに記載のフレキシブル配線基材において、前記端子部の各端子の横断面形状が台形であり、下辺側の幅が１２〜１５μｍ、上辺側の幅が３〜５μｍであることを特徴とするフレキシブル配線基材。
5. 絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが２０μｍより大きく３０μｍより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装した半導体装置において、
   前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあり、
   前記端子部の各端子と前記実装部品のバンプとが接合されて接合部が形成され、当該接合部において、前記端子の横断面が下辺側の幅が１２〜１５μｍで上辺側の幅が３〜５μｍである台形であり、共晶接合による合金が前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように存在することを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにあることを特徴とする半導体装置。
7. 請求項５又は６に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第１のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第２のスズめっき層とからなることを特徴とする半導体装置。
8. 請求項５〜７の何れかに記載の半導体装置において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないことを特徴とする半導体装置。
9. 絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが２０μｍより大きく３０μｍより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装して半導体装置とする半導体装置の製造方法において、
   前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．５μｍの範囲であり、純スズ層の厚さが０．０８μｍ〜０．１８μｍであり且つ総厚をｔとしたときの（０．５３−０．８４６ｔ）μｍの値を超えない範囲にあり、
   横断面が下辺側の幅が１２〜１５μｍで上辺側の幅が３〜５μｍの台形である前記端子部の各端子と、前記実装部品のバンプとを接合して接合部とするに際し、前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように共晶接合による合金が存在するようにすることを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が０．２６μｍ〜０．３８μｍの範囲であり且つ純スズ層の厚さが０．０８μｍ〜０．１８μｍにあることを特徴とする半導体装置の製造方法。
11. 請求項９又は１０に記載の半導体装置の製造方法において、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第１のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第２のスズめっき層とで、前記端子部の前記導電体層上のスズめっき層を形成するようにすることを特徴とする半導体装置の製造方法。
12. 請求項９〜１１の何れかに記載の半導体装置の製造方法において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないように接合することを特徴とする半導体装置の製造方法。