JP2009515328A - ゲートに近接したコンタクト・ホールを有する半導体トランジスタ - Google Patents

ゲートに近接したコンタクト・ホールを有する半導体トランジスタ Download PDF

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Abstract

【課題】 デバイス密度を増加させるために、Ｓ／Ｄコンタクト・ホールが、トランジスタ構造体のゲートに近接して形成されるが、ゲートから電気的に絶縁された、トランジスタ構造体（及びその製造方法）を提供すること。
【解決手段】 構造体、及びその製造方法である。この構造体は、（ａ）第１のＳ／Ｄ領域と第２のＳ／Ｄ領域との間に配置されたチャネル領域と、（ｂ）チャネル領域上のゲート誘電体領域と、（ｃ）ゲート誘電体領域上にあり、かつ、ゲート誘電体領域によりチャネル領域から電気的に絶縁されたゲート領域と、（ｄ）ゲート領域上の保護アンブレラ領域であって、保護アンブレラ領域は第１の誘電体材料を含み、ゲート領域が完全に保護アンブレラ領域の影の中にある、保護アンブレラ領域と、（ｅ）（ｉ）第２のＳ／Ｄ領域の真上にあり、これと電気的に接続され、かつ、（ｉｉ）保護アンブレラ領域のエッジと位置合わせされた充填されたコンタクト・ホールであって、コンタクト・ホールは、第１の誘電体材料とは異なる第２の誘電体材料を含む層間誘電体（ＩＬＤ）層によってゲート領域から物理的に分離された充填されたコンタクト・ホールと、を含む。
【選択図】 図９

Description

本発明は、半導体ＦＥＴ（電界効果トランジスタ）に関し、より詳細には、ゲートに近接したコンタクト・ホールを有するＦＥＴに関する。
典型的なＦＥＴ（電界効果トランジスタ）の製造の際、典型的なＦＥＴデバイスのゲート及びソース／ドレイン（Ｓ／Ｄ）領域が形成された後、ＦＥＴ全体の上部に誘電体層が付着される。次に、誘電体層内にＳ／Ｄコンタクト・ホールが形成され、次いで、Ｓ／Ｄコンタクト・ホールが導電性材料で充填され、ＦＥＴのＳ／Ｄ領域への電気的アクセスを提供する。
米国特許第６，２５１，７５３号 米国特許第５，２３２，７８１号 米国特許第６，６５３，２４５号
結果として、デバイス密度を増加させるために、Ｓ／Ｄコンタクト・ホールが、トランジスタ構造体のゲートに近接して形成されるが、ゲートから電気的に絶縁された、トランジスタ構造体（及びその製造方法）に対する必要性がある。
本発明は、請求項１に特許請求される構造体の製造方法を提供する。
本発明はまた、請求項１３に特許請求される構造体も提供する。
本発明は、Ｓ／Ｄコンタクト・ホールが、トランジスタ構造体のゲートに近接して形成されるが、ゲートから電気的に絶縁された、トランジスタ構造体（及びその製造方法）を提供する。
図１−図９は、本発明の実施形態による、第１のＦＥＴ１００を形成するための製造ステップを示す。より詳細には、図１を参照すると、一実施形態においては、第１のＦＥＴ１００を形成するための製造ステップが、半導体（例えば、シリコン、ゲルマニウム等）基板１１０から始まる。
次に、一実施形態においては、ゲート誘電体層１２０が、Ｓｉ基板１１０の上部に形成される。例証として、ゲート誘電体層１２０は、二酸化シリコン（ＳｉＯ２）を含み、Ｓｉ基板１１０の上面１１９の酸化によって形成される。
次に、一実施形態においては、ゲート層１３０が、ゲート誘電体層１２０の上部に形成される。例証として、ゲート層１３０は、ポリシリコンを含み、ポリシリコンの化学気相付着（ＣＶＤ）によってゲート誘電体層１２０の上部に形成される。
次に、一実施形態においては、酸化物ハードマスク層１４０が、例証として、ＳｉＯ２のＣＶＤによってポリシリコン・ゲート層１３０の上部に形成される。
次に、一実施形態においては、酸化物ハードマスク層１４０の上部にパターン形成されたフォトレジスト層１５０を形成し、後に除去されるべき酸化物ハードマスク層１４０の領域がパターン形成されたフォトレジスト層１５０で覆われず、残すべき酸化物ハードマスク層１４０の領域がパターン形成されたフォトレジスト層１５０で覆われるようにする。一実施形態においては、パターン形成されたフォトレジスト層１５０は、任意の従来のリソグラフィ・プロセスを用いて形成される。
次に、一実施形態においては、（ｉ）パターン形成されたフォトレジスト層１５０をブロック・マスクとして用いて、酸化物ハードマスク層１４０、次に（ｉｉ）ポリシリコン・ゲート層１３０を方向性エッチングする。一実施形態においては、ポリシリコン・ゲート層１３０の選択的な方向性（すなわち、ブロック・マスクを用いる）エッチングは、部分的なものにすぎない（すなわち、ポリシリコン・ゲート層１３０を完全に貫通しない）。酸化物ハードマスク層１４０の方向性エッチングにより、パターン形成された酸化物ハード・キャップ１４０’（図２）がもたらされる。次に、パターン形成されたフォトレジスト層１５０が除去され、図２の構造体１００がもたらされる。
次に、一実施形態において、図３を参照すると、ポリシリコン・ゲート層１３０の側壁１３２ａ及び１３２ｂ上に、それぞれゲート・シリサイド・スペーサ１６０ａ及び１６０ｂが形成される。例証として、ゲート・シリサイド・スペーサ１６０ａ及び１６０ｂは、金属シリサイド（タングステン・シリサイドのような）を含み、最初に（ｉ）図２の構造体１００の上部にタングステン・シリサイド（図示せず）の共形の（conformal）層をブランケット付着し、次に（ｉｉ）付着されたタングステン・シリサイド層を方向性エッチングし、水平面からシリサイドを除去しながら、ポリシリコン・ゲート層１３０の側壁１３２ａ及び１３２ｂ上にそれぞれゲート・シリサイド・スペーサ１６０ａ及び１６０ｂを残すことによって形成される。一実施形態においては、酸化物ハード・キャップ１４０’の側壁１４２ａ及び１４２ｂが、それぞれシリサイド・スペーサ１６０ａ及び１６０ｂによって覆われないように、ステップ（ｉｉ）を行なう。
上述の実施形態においては、ゲート・スペーサ１６０ａ及び１６０ｂは、タングステン・シリサイドを含み、タングステン・シリサイドをブランケット付着し、続いて付着されたタングステン・シリサイドを方向性エッチングすることによって形成される。代替的な実施形態においては、ゲート・スペーサ１６０ａ及び１６０ｂは、金属を含み、金属をブランケット付着し、続いて付着された金属を方向性エッチングすることによって形成される。さらに別の代替的な実施形態においては、ゲート・スペーサ１６０ａ及び１６０ｂは、タングステン・シリサイド（上述のような）を含むことができるが、（ａ）図２の構造体１００の上部にタングステンをブランケット付着し、（ｂ）構造体１００を加熱し、付着されたタングステンがシリコンと化学反応してタングステン・シリサイドを形成し、（ｃ）未反応のタングステンを除去し、次に（ｄ）形成されたタングステン・シリサイドを方向性エッチングして、水平面からタングステン・シリサイドを除去し、ポリシリコン・ゲート層１３０の側壁１３２ａ及び１３２ｂ上に、それぞれタングステン・シリサイド・ゲート・スペーサ１６０ａ及び１６０ｂだけを残すことによって形成される。
次に、図４を参照すると、一実施形態においては、ゲート・シリサイド・スペーサ１６０ａ及び１６０ｂ、並びに酸化物ハード・キャップ１４０’をブロック・マスクとして用いて、ゲート誘電体層１２０で停止するポリシリコン・ゲート層１３０の方向性エッチングを行う。その結果、ポリシリコン・ゲート領域１３０’が、ポリシリコン・ゲート層１３０に残る。ポリシリコン・ゲート領域１３０’、酸化物ハード・キャップ１４０’、並びにゲート・シリサイド・スペーサ１６０ａ及び１６０ｂの組み合わせは、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂと呼ぶことができ、ポリシリコン・ゲート領域１３０’、並びにゲート・シリサイド・スペーサ１６０ａ及び１６０ｂの組み合わせは、ゲート領域１３０’、１６０ａ、１６０ｂと呼ぶことができる。
次に、一実施形態においては、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂをブロック・マスクとして用いて、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂの対向する側のＳｉ基板１１０内に、ソース／ドレイン（Ｓ／Ｄ）延長領域１１１ａ及び１１１ｂ、並びにハロ領域（図示せず）を形成する。Ｓ／Ｄ延長領域１１１ａ及び１１１ｂ、並びにハロ領域は、イオン注入によって形成することができる。
次に、図５を参照すると、一実施形態においては、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂの側壁上に、窒化物スペーサ１７０ａ及び１７０ｂが形成される。例証として、窒化物スペーサ１７０ａ及び１７０ｂは、（ａ）図４の構造体１００全体の上に窒化物スペーサ層（図示せず）を付着し、次に（ｂ）付着された窒化物スペーサ層を方向性エッチングして、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂの側壁上に窒化物スペーサ１７０ａ及び１７０ｂをもたらすことによって形成される。上述の付着された窒化物スペーサ層の方向性エッチングはまた、一般に、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂ、並びに窒化物スペーサ１７０ａ及び１７０ｂによってマスクされていないゲート誘電体層１２０の部分も除去する。
次に、一実施形態においては、窒化物スペーサ１７０ａ及び１７０ｂ、並びにゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂをブロック・マスクとして用いて、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂの対向する側のＳｉ基板１１０内に、Ｓ／Ｄ領域１１２ａ及び１１２ｂを形成する。Ｓ／Ｄ領域１１２ａ及び１１２ｂは、イオン注入を行い、続いてアニール・ステップを行うことによって形成することができる。
Ｓ／Ｄ延長領域１１１ａ及びＳ／Ｄ領域１１２ａは、Ｓ／Ｄブロック１１１ａ、１１２ａと呼ぶことができる。同様に、Ｓ／Ｄ延長領域１１１ｂ及びＳ／Ｄ領域１１２ｂは、Ｓ／Ｄブロック１１１ｂ、１１２ｂと呼ぶことができる。Ｓ／Ｄブロック１１１ａ、１１２ａ及びＳ／Ｄブロック１１１ｂ、１１２ｂは、ゲート誘電体層１２０の真下に、Ｓ／Ｄブロック１１１ａ、１１２ａとＳ／Ｄブロック１１１ｂ、１１２ｂとの間に配置されたチャネル領域１１３を画定する。結果として得られる構造体１００が、図５に示される。
次に、図６を参照すると、一実施形態においては、ゲート領域１３０’、１６０ａ、１６０ｂが完全に保護アンブレラ領域１４０’’の影（shadow）の中にあるように、酸化物ハード・キャップ１４０’から保護アンブレラ領域１４０’’を形成する。ここで、保護アンブレラ領域１４０’’の影は、保護アンブレラ領域１４０’’の真上の、そこから無限に離れた仮想の点光源（図示せず）から、保護アンブレラ領域１４０’’によって遮蔽される空間となるように画定される。
一実施形態において、保護アンブレラ領域１４０’’は、酸化物ハード・キャップ１４０’上にのみ二酸化シリコンを選択的に付着させ、酸化物ハード・キャップ１４０’を拡大することによって形成される。酸化物ハード・キャップ１４０’の拡大は、ゲート・シリサイド・スペーサ１６０ａ及び１６０ｂが、完全に結果として得られる保護アンブレラ領域１４０’’の中になるまで続けられる。一実施形態においては、上述の酸化物ハード・キャップ１４０’上のみに二酸化シリコンを選択的に付着させることは、（ｉ）図６の構造体１００を、Ｈ２ＳｉＦ６（ヘキサフルオロケイ酸）のＨ２Ｏ溶液中に浸漬し、次に（ｉｉ）溶液を過飽和状態にして（一実施形態においては、溶液の温度を上げることによって）、酸化物ハード・キャップ１４０’上に付着するＳｉＯ２を生成し、保護アンブレラ領域１４０’’をもたらすことを含む。Ｈ２ＳｉＦ６のＨ２Ｏ溶液の過飽和から生じる化学反応は、次の通りである。
Ｈ２ＳｉＦ６＋２Ｈ２Ｏ→６ＨＦ＋ＳｉＯ２
生成されたＳｉＯ２付着物は、活性ヒドロキシル基「ＯＨ」を有する表面上にのみ付着することに留意すべきである。その結果、生成されたＳｉＯ２付着物は、（活性ヒドロキシル基を有する）酸化物ハード・キャップ１４０’のＳｉＯ２表面上にのみ付着し、（活性ヒドロキシル基を有さない）領域１６０ａ、１６０ｂ、１１４ａ、１１４ｂ、１７０ａ及び１７０ｂのシリサイド表面又は窒化物表面上には付着しない。一実施形態においては、上述の保護アンブレラ領域１４０’’を形成するためにＳｉＯ２表面上にのみＳｉＯ２を液相付着させることは、本発明の本明細書に組み入れられる特許文献１、特許文献２及び特許文献３に明記された条件及び装置で実行することができる。
次に、一実施形態においては、任意の従来のプロセスを用いて、Ｓ／Ｄ領域１１２ａ及び１１２ｂの上部に、それぞれＳ／Ｄシリサイド領域１１４ａ及び１１４ｂを形成する。
次に、図７を参照すると、一実施形態においては、例証としてＣＶＤ又はスピン・オン・プロセスによって、図６の構造体１００の上部に、一実施形態において低ｋ（すなわち、ｋ＜３．５、ここでｋは誘電率）材料を含む層間誘電体（ＩＬＤ）層１８０が形成される。次に、一実施形態においては、保護アンブレラ領域１４０’’の上面１４４が周囲雰囲気に露出されるまで、低ｋ誘電体層１８０が平坦化される。
次に、図８を参照すると、一実施形態においては、図６の構造体１００全体の上部に、酸化物層１９０が形成される。次に、例証として従来のリソグラフィ・プロセスによって、酸化物層１９０内に開口部１９１が生成される。過剰のエッチングのために、酸化物層１９０内に開口部１９１を生成することにより、保護アンブレラ領域１４０’’内に凹部１９２が生じることがある。一実施形態においては、凹部１９２は、浅いものであり、ゲート・スタック１３０’、１４０’、１６０ａ、１６０ｂの導電性領域が周囲雰囲気に露出されない。
次に、図９を参照すると、一実施形態においては、酸化物層１９０及び保護アンブレラ領域１４０’’をブロック・マスクとして用いて、低ｋ誘電体層１８０の方向性エッチングを行い、低ｋ誘電体層１８０内にコンタクト・ホール１９７を生成し、Ｓ／Ｄシリサイド領域１１４ｂがコンタクト・ホール１９７を通して周囲雰囲気に露出されるようにする。一実施形態においては、コンタクト・ホール１９７が保護アンブレラ領域１４０’’のエッジ１４３と位置合わせされるように、酸化物層１９０内の開口部１９１はシリサイド・スペーサ１６０ｂに対して相対的に位置合わせされる。次に、一実施形態においては、コンタクト・ホール１９７は導電性材料（一実施形態においては、タングステン（Ｗ））で充填され、Ｓ／Ｄ領域１１２ｂへの電気的アクセスを提供する。
ゲート領域１３０’１６０ａ、１６０ｂが完全に保護アンブレラ領域１４０’’の影の中にあるため、低ｋ誘電体層１８０内にコンタクト・ホール１９７が形成されたとき、シリサイド・スペーサ１６０ｂが周囲雰囲気に露出されないことに留意すべきである。その結果、Ｗで充填されたコンタクト・ホール１９７は、低ｋ誘電体層１８０によってゲート領域１３０’、１６０ａ、１６０ｂ（領域１３０’、１６０ａ及び１６０ｂを含む）から電気的に絶縁される。
図１０−図１５は、本発明の実施形態による、第２のＦＥＴ２００を形成するための製造ステップを示す。より詳細には、図１０を参照すると、一実施形態においては、第２のＦＥＴ２００を形成するための製造ステップは、図１の構造体１００と類似した構造体から始まる。簡単にするために、全ての参照番号は、ここでは、図面番号で始まる３桁の数字を有する。さらに、類似した領域は、図面番号を示すのに用いられる最初の桁を除いて、同一の参照番号を有する。例えば、基板１１０（図１）と基板２１０（図１０）は類似したものである。
次に、一実施形態においては、パターン形成されたフォトレジスト層２５０をブロック・マスクとして用いて、（ｉ）酸化物ハードマスク層２４０、次に（ｉｉ）ゲート誘電体層２２０で停止するポリシリコン・ゲート層２３０を方向性エッチングする。酸化物ハードマスク層２４０及びポリシリコン・ゲート層２３０を選択的に（すなわち、ブロック・マスクを用いて）方向性エッチングすることにより、酸化物ハード・キャップ２４０’及びポリシリコン・ゲート領域２３０’（図１１）がもたらされる。次に、パターン形成されたフォトレジスト層２５０が除去され、図１１の構造体２００がもたらされる。図１１を参照すると、酸化物ハード・キャップ２４０’及びポリシリコン・ゲート領域２３０’は、ゲート・スタック２３０’、２４０’と呼ぶことができる。
次に、一実施形態においては、ゲート・スタック２３０’、２４０’をブロック・マスクとして用いて、ゲート・スタック２３０’、２４０’の対向する側のＳｉ基板２１０内にソース／ドレイン（Ｓ／Ｄ）延長領域２１１ａ及び２１１ｂ、並びにハロ領域（簡単にするために図示されていない）を形成する。Ｓ／Ｄ延長領域２１１ａ及び２１１ｂ、並びにハロ領域は、イオン注入によって形成することができる。
次に、図１２を参照すると、一実施形態においては、ポリシリコン・ゲート領域２３０’の側壁２４２ａ及び２４２ｂ上に、それぞれ窒化物スペーサ２７０ａ及び２７０ｂが形成される。例証として、窒化物スペーサ２７０ａ及び２７０ｂは、（ａ）図１１の構造体２００全体の上に窒化物スペーサ層（図示せず）を付着し、次に（ｂ）付着された窒化物スペーサ層を方向性エッチングして窒化物スペーサ２７０ａ及び２７０ｂをもたらすことによって形成される。一実施形態においては、上述の付着された窒化物スペーサ層の方向性エッチングは、ポリシリコン・ゲート領域２３０’の側壁２４２ａ及び２４２ｂのそれぞれ側壁部分２４２ａ’及び２４２ｂ’が周囲雰囲気に露出される（すなわち、窒化物スペーサ２７０ａ及び２７０ｂによって覆われない）ように行なわれる。上述の付着された窒化物スペーサ層の方向性エッチングはまた、典型的には、ゲート・スタック２３０’、２４０’、２６０ａ、２６０ｂ、並びに窒化物スペーサ２７０ａ及び２７０ｂによってマスクされていないゲート誘電体層２２０の部分を除去する。
次に、窒化物スペーサ２７０ａ及び２７０ｂ、並びにゲート・スタック２３０’、２４０’をブロック・マスクとして用いて、ゲート・スタック２３０’、２４０’の対向する側のＳｉ基板２１０内にＳ／Ｄ領域２１２ａ及び２１２ｂを形成する。Ｓ／Ｄ領域２１２ａ及び２１２ｂは、イオン注入プロセス、続いてアニール・プロセスを行うことによって形成することができる。
Ｓ／Ｄ延長領域２１１ａ及びＳ／Ｄ領域２１２ａは、Ｓ／Ｄブロック２１１ａ、２１２ａと呼ぶことができる。同様に、Ｓ／Ｄ延長領域２１１ｂ及びＳ／Ｄ領域２１２ｂは、Ｓ／Ｄブロック２１１ｂ、２１２ｂと呼ぶことができる。Ｓ／Ｄブロック２１１ａ、２１２ａ及びＳ／Ｄブロック２１１ｂ、２１２ｂは、ゲート誘電体層２２０の真下に、Ｓ／Ｄブロック２１１ａ、２１２ａとＳ／Ｄブロック２１１ｂ、２１２ｂとの間に配置されたチャネル領域を画定する。
次に、図１３を参照すると、一実施形態においては、ポリシリコン・ゲート領域２３０’の周囲に露出された側壁部分２４２ａ’及び２４２ｂ’（図１２）上に、それぞれゲート・シリサイド領域２６０ａ及び２６０ｂが形成され、Ｓ／Ｄ領域２１２ａ及び２１２ｂ上に、それぞれＳ／Ｄシリサイド領域２１４ａ及び２１４ｂが形成される。一実施形態においては、ゲート・シリサイド領域２６０ａ及び２６０ｂ、並びにＳ／Ｄシリサイド領域２１４ａ及び２１４ｂが、（ｉ）図１２の構造体２００全体の上部に金属層（図示せず）を付着し、次に（ｉｉ）構造体２００を高温でアニール（加熱）し、付着された金属層の金属がシリコンと化学反応して、ゲート・シリサイド領域２６０ａ及び２６０ｂ、並びにＳ／Ｄシリサイド領域２１４ａ及び２１４ｂを形成することによって形成される。最後に、付着された金属層の未反応金属が、例証として湿式エッチング・ステップによって除去され、図１３の構造体２００がもたらされる。ポリシリコン・ゲート領域２３０’、並びにゲート・シリサイド・スペーサ２６０ａ及び２６０ｂの組み合わせは、ゲート領域２３０’、２６０ａ、２６０ｂと呼ぶことができる。
次に、図１４を参照すると、一実施形態においては、ゲート領域２３０’、２６０ａ、２６０ｂが完全に保護アンブレラ領域２４０’’の影の中にあるように、酸化物ハード・キャップ２４０’から保護アンブレラ領域２４０’’を形成する。一実施形態においては、保護アンブレラ領域２４０’’の形成は、図６の保護アンブレラ領域１４０’’の形成と類似している。
次に、一実施形態において低ｋ（すなわち、ｋ＜３．５、ここでｋは誘電率）材料を含むＩＬＤ層２８０が、例証としてＣＶＤ又はスピン・オン・プロセスによって、構造体２００の上部に形成される。次に、一実施形態においては、保護アンブレラ領域２４０’’の上面２４４が周囲雰囲気に露出されるまで、低ｋ誘電体層２８０が平坦化される。
次に、図１５を参照すると、一実施形態においては、図１４の構造体２００全体の上部に、酸化物層２９０が形成される。次に、図９のＷで充填されたコンタクト・ホール１９７と類似した金属で充填されたコンタクト・ホール２９７が、酸化物層２９０及び低ｋ誘電体層２８０内に形成される。一実施形態においては、金属で充填されたコンタクト・ホール２９７は、タングステン（Ｗ）を含み、Ｗで充填されたコンタクト・ホール２９７の形成は、図９のＷで充填されたコンタクト・ホール１９７の形成と類似している。
ゲート領域２３０’、２６０ａ、２６０ｂが、完全に保護アンブレラ領域２４０’’の影の中にあるので、酸化物層２９０及び低ｋ誘電体層２８０内にコンタクト・ホール２９７が生成されたとき、ゲート・シリサイド・スペーサ２６０ｂは周囲雰囲気に露出されないことに留意すべきである。その結果、Ｗで充填されたコンタクト・ホール２９７は、低ｋ誘電体層２８０によってゲート領域２３０’、２６０ａ、２６０ｂから電気的に絶縁される。
説明のために本発明の特定の実施形態を本明細書中で説明してきたが、当業者には、多くの変更及び改変が明らかになるであろう。したがって、添付の特許請求の範囲は、全てのこのような変更及び改変を本発明の範囲内に含むことが意図される。
本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第１のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第２のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第２のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第２のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第２のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第２のＦＥＴを形成するための製造ステップを示す。 本発明の実施形態による、第２のＦＥＴを形成するための製造ステップを示す。
符号の説明
１００、２００：ＦＥＴ
１１０、２１０：基板
１１１ａ、１１２ａ、１１１ｂ、１１２ｂ、２１１ａ、２１１ｂ、２１２ａ、２１２ｂ：ソース／ドレイン（Ｓ／Ｄ）領域
１１４ａ、１１４ｂ、２１４ａ、２１４ｂ：Ｓ／Ｄシリサイド領域
１２０、２２０：ゲート誘電体層
１３０、２３０：ポリシリコン・ゲート層
１３０’、２３０’：ポリシリコン・ゲート領域
１４０、２４０：酸化物ハードマスク層
１４０’、２４０’：酸化物ハード・キャップ
１４０’’、２４０’’：保護アンブレラ領域
１５０、２５０：フォトレジスト層
１６０ａ、１６０ｂ、２６０ａ、２６０ｂ：ゲート・シリサイド・スペーサ
１７０ａ、１７０ｂ、２７０ａ、２７０ｂ：窒化物スペーサ
１８０、２８０：低ｋ誘電体層
１９０、２９０：酸化物層
１９７、２９７：コンタクト・ホール

Claims (17)

  1. 構造体の製造方法であって、
    （ａ）（ｉ）チャネル領域と、（ｉｉ）第１及び第２のソース／ドレイン（Ｓ／Ｄ）領域とを含む半導体層であって、前記チャネル領域は、前記第１のＳ／Ｄ領域と第２のＳ／Ｄ領域との間に配置され、かつ、これらに電気的に結合されている、半導体層と、
    （ｂ）境界面に対して垂直な基準方向を定める、境界面を介して前記チャネル領域と物理的に直接接触しているゲート誘電体領域であって、前記基準方向に前記チャネル領域の上方にある、ゲート誘電体領域と、
    （ｃ）前記ゲート誘電体領域と物理的に直接接触しているゲート領域であって、前記ゲート誘電体領域は、ゲート領域と前記チャネル領域との間に挟まれ、かつ、これらを電気的に絶縁する、ゲート領域と、
    （ｄ）前記ゲート領域上のハード・キャップ領域と
    を含む構造体を準備するステップと、
    前記ゲート領域が完全に保護アンブレラ領域の影の中にあるように前記ハード・キャップ領域から保護アンブレラ領域を形成するステップであって、前記保護アンブレラ領域の前記影は、（ｉ）前記基準方向に前記保護アンブレラ領域の真上にある、（ｉｉ）前記保護アンブレラ領域から無限に離れた、仮想の点光源から前記保護アンブレラ領域によって遮蔽される空間を含む、ステップと、
    前記保護アンブレラ領域を形成する前記ステップが実行された後、前記構造体上に層間誘電体（ＩＬＤ）層をブランケット付着するステップと、
    前記第２のＳ／Ｄ領域の真上にある、前記保護アンブレラ領域のエッジと位置合わせされたコンタクト・ホールを前記層間誘電体（ＩＬＤ）層内に生成するステップであって、前記コンタクト・ホールは、前記ＩＬＤ層によって前記ゲート領域から物理的に分離される、ステップと、
    前記コンタクト・ホールを導電性材料で充填するステップと
    を含む方法。
  2. 前記保護アンブレラ領域は二酸化シリコンを含み、
    前記ＩＬＤ層は、ｋ＜３．５である低ｋ誘電体材料を含む、
    請求項１に記載の方法。
  3. 前記導電性材料はタングステンを含む、請求項１に記載の方法。
  4. 前記ゲート領域は、
    （ｉ）前記ゲート誘電体領域の上にあり、かつ、これと物理的に直接接触しているポリシリコン領域と、
    （ｉｉ）前記ポリシリコン領域の第１及び第２の側壁上の、それぞれ第１及び第２のゲート・シリサイド領域と
    を含む、請求項１に記載の方法。
  5. 前記第１及び第２のゲート・シリサイド領域は、前記ゲート誘電体領域と物理的に直接接触していない、請求項４に記載の方法。
  6. 前記構造体を準備するステップは、
    前記半導体層を準備するステップと、
    前記半導体層上にゲート誘電体層を形成するステップと、
    前記ゲート誘電体層上にポリシリコン・ゲート層を形成するステップと、
    前記ポリシリコン・ゲート層上にハードマスク層を形成するステップと、
    前記ハードマスク層を選択的にエッチングして前記ハード・キャップ領域を形成するステップと、
    前記ハード・キャップ領域を第１のブロック・マスクとして用いて、前記ポリシリコン・ゲート層を選択的にエッチングし、前記ポリシリコン・ゲート層からポリシリコン・ゲート・ブロックを形成するステップと、
    前記ポリシリコン・ゲート・ブロックの側壁上に前記第１及び第２のゲート・シリサイド領域を形成するステップと、
    前記ハード・キャップ領域、並びに前記第１及び第２のゲート・シリサイド領域を第２のブロック・マスクとして用いて、前記ゲート誘電体層で停止する前記ポリシリコン・ゲート・ブロックをエッチングし、前記ポリシリコン・ゲート・ブロックから前記ポリシリコン領域を形成するステップと
    を含む、請求項４に記載の方法。
  7. 前記構造体を準備するステップは、
    前記半導体層を準備するステップと、
    前記半導体層上にゲート誘電体層を形成するステップと、
    前記ゲート誘電体層上にポリシリコン・ゲート層を形成するステップと、
    前記ポリシリコン・ゲート層上にハードマスク層を形成するステップと、
    前記ハードマスク層を選択的にエッチングし、前記ハード・キャップ領域を形成するステップと、
    前記ハード・キャップ領域をブロック・マスクとして用いて、前記ゲート誘電体層で停止する前記ポリシリコン・ゲート層をエッチングし、前記ポリシリコン・ゲート層からポリシリコン領域を形成するステップと、
    前記ポリシリコン領域の第１及び第２の側壁上にそれぞれ第１及び第２の窒化物領域を形成し、前記ポリシリコン・ゲート・ブロックの前記第１及び第２の側壁のそれぞれ第１及び第２の側壁部分が、それぞれ前記第１及び第２の窒化物領域によって覆われないようにするステップと、
    前記第１及び第２の側壁部分上にそれぞれ前記第１及び第２のシリサイド領域を形成するステップと
    を含む、請求項４に記載の方法。
  8. 前記ハード・キャップ領域から前記保護アンブレラ領域を形成する前記ステップは、前記ハード・キャップ領域だけの上に誘電体材料を選択的に付着させるステップを含む、請求項１に記載の方法。
  9. 前記ハード・キャップ領域は二酸化シリコンを含み、
    前記誘電体材料は二酸化シリコンを含む、
    請求項８に記載の方法。
  10. 前記コンタクト・ホールを生成する前記ステップは、前記保護アンブレラ領域を含むブロック・マスクを用いて前記ＩＬＤ層をエッチングするステップを含む、請求項１に記載の方法。
  11. 前記ＩＬＤ層をエッチングする前記ステップは、
    前記ＩＬＤ層上に酸化物層を形成するステップと、
    前記酸化物層内に開口部を生成するステップと、
    前記酸化物層及び前記保護アンブレラ領域を前記ブロック・マスクとして用いて、前記開口部を通る前記ＩＬＤ層をエッチングするステップと
    を含む、請求項１０に記載の方法。
  12. 前記ゲート領域は、
    （ｉ）前記ゲート誘電体領域上にあり、かつ、これと物理的に直接接触しているポリシリコン領域と、
    （ｉｉ）前記ポリシリコン領域の第１及び第２の側壁上のそれぞれ第１及び第２のゲート・シリサイド領域と
    を含み、
    前記コンタクト・ホールを生成する前記ステップは、
    （ｉ）前記ＩＬＤ層上に酸化物層を形成するステップと、
    （ｉｉ）前記酸化物層内に開口部を生成するステップと、
    （ｉｉｉ）前記酸化物層及び前記保護アンブレラ領域をブロック・マスクとして用いて、前記開口部を通る前記ＩＬＤ層をエッチングするステップと
    を含む、請求項１に記載の方法。
  13. 構造体であって、
    （ａ）（ｉ）チャネル領域と、（ｉｉ）第１及び第２のソース／ドレイン（Ｓ／Ｄ）領域とを含む半導体層であって、前記チャネル領域は、前記第１のＳ／Ｄ領域と第２のＳ／Ｄ領域との間に配置され、かつ、これらに電気的に結合されている、半導体層と、
    （ｂ）境界面に対して垂直な基準方向を定める、境界面を介して前記チャネル領域と物理的に直接接触しているゲート誘電体領域であって、前記基準方向に前記チャネル領域の上方にある、ゲート誘電体領域と、
    （ｃ）前記ゲート誘電体領域と物理的に直接接触しているゲート領域であって、前記ゲート誘電体領域は、ゲート領域と前記チャネル領域との間に挟まれ、かつ、これらを電気的に絶縁する、ゲート領域と、
    （ｄ）前記ゲート領域上の保護アンブレラ領域であって、保護アンブレラ領域は第１の誘電体材料を含み、前記ゲート領域は完全に前記保護アンブレラ領域の影の中にあり、前記保護アンブレラ領域の前記影は、（ｉ）前記基準方向に前記保護アンブレラ領域の真上の、（ｉｉ）前記保護アンブレラ領域から無限に離れた、仮想の点光源から前記保護アンブレラ領域によって遮蔽される空間を含む、保護アンブレラ領域と、
    （ｅ）（ｉ）前記第２のＳ／Ｄ領域の真上にあり、これに電気的に接続され、かつ、（ｉｉ）前記保護アンブレラ領域のエッジと位置合わせされた、充填されたコンタクト・ホールと
    を含み、
    前記コンタクト・ホールは、層間誘電体（ＩＬＤ）層によって前記ゲート領域から物理的に分離され、
    前記ＩＬＤ層は、前記第１の誘電体材料とは異なる第２の誘電体材料を含む、
    構造体。
  14. 前記第１の誘電体材料は二酸化シリコンを含み、
    前記第２の誘電体材料は、ｋ＜３．５である低ｋ誘電体材料を含む、
    請求項１３に記載の構造体。
  15. 前記充填されたコンタクト・ホールはタングステンを含む、請求項１３に記載の構造体。
  16. 前記ゲート領域は、
    （ｉ）前記ゲート誘電体領域の上にあり、かつ、これと物理的に直接接触しているポリシリコン領域と、
    （ｉｉ）前記ポリシリコン領域の第１及び第２の側壁上の、それぞれ第１及び第２ゲート・シリサイド領域と
    を含む、請求項１３に記載の構造体。
  17. 前記第１及び第２ゲート・シリサイド領域は、前記ゲート誘電体領域と物理的に直接接触していない、請求項１６に記載の構造体。
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