KR20080066815A - 게이트에 근접한 콘택 홀을 갖는 반도체 트랜지스터 - Google Patents

게이트에 근접한 콘택 홀을 갖는 반도체 트랜지스터 Download PDF

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KR20080066815A
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데이비드 바크라브 호락
마크 찰스 하키
스티븐 존 홀메스
도시하루 후루카와
찰스 윌리암 3세 코버거
윌리암 로버트 톤티
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 구조 및 이의 형성 방법을 제공한다. 구조는 (a) 제1 S/D 영역과 제2 S/D 영역 사이에 배치된 채널 영역을 포함하는 반도체 층; (b) 상기 채널 영역 상의 게이트 유전체 영역; (c) 상기 게이트 유전체 영역에 의해 상기 채널 영역과 전기적으로 절연되는, 상기 게이트 유전체 영역 상의 게이트 영역; (d) 상기 게이트 영역 상의 보호 우산 영역으로서, 상기 보호 우산 영역은 제1 유전체 재료를 포함하고, 상기 게이트 영역은 완전히 상기 보호 우산 영역의 쉐도우 내에 있는 것인, 보호 우산 영역; 및 (e) (i) 상기 제2 S/D 영역 바로 위에 이와 전기적으로 접속되며 (ii) 상기 보호 우산 영역의 에지에 맞추어진 충전된 콘택 홀을 포함하고, 상기 콘택 홀은 상기 제1 유전체 재료와 다른 제2 유전체 재료를 포함하는 층간 유전체(ILD) 층에 의해 상기 게이트 영역과 물리적으로 격리된다.

Description

게이트에 근접한 콘택 홀을 갖는 반도체 트랜지스터{SEMICONDUCTOR TRANSISTORS WITH CONTACT HOLES CLOSE TO GATES}
본 발명은 반도체 FET(전계 효과 트랜지스터)에 관한 것으로, 보다 구체적으로는 게이트에 근접한 콘택 홀(contact hole)을 갖는 FET에 관한 것이다.
통상적인 FET(전계 효과 트랜지스터)의 제조 중에, 통상적인 FET 디바이스의 게이트 및 소스/드레인(S/D) 영역이 형성된 후에, 유전체 층이 전체 FET의 상부에 증착된다. 이어서, S/D 콘택 홀이 유전체 층에 생성된 다음, 이는 FET의 S/D 영역에 대한 전기적 접속을 제공하도록 전기 전도성 재료로 충전된다. 결과적으로, 디바이스 밀도를 증가시키기 위해서는, 트랜지스터 구조의 게이트에 근접하지만 전기적으로 절연된 S/D 콘택 홀이 형성된 트랜지스터 구조( 및 이의 형성 방법)에 대한 필요성이 존재하게 된다.
본 발명은 청구항 1에서 청구하는 바와 같은 구조 형성 방법을 제공한다.
본 발명은 또한 청구항 10에서 청구하는 바와 같은 구조를 제공한다.
본 발명은 트랜지스터 구조의 게이트에 근접하지만 전기적으로 절연된 S/D 콘택 홀이 형성된 트랜지스터 구조( 및 이의 형성 방법)를 제공한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따라, 제1 FET를 형성하기 위한 제조 단계들을 도시한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따라, 제2 FET를 형성하기 위한 제조 단계들을 도시한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따라 제1 FET(100)를 형성하기 위한 제조 단계들을 도시한다. 보다 구체적으로, 도 1a를 참조하면, 일 실시예에서, 제1 FET(100)를 형성하기 위한 제조 단계는 반도체(예를 들어, 실리콘, 게르마늄 등) 기판(110)을 이용하여 시작된다.
다음으로, 일 실시예에서, Si 기판(110)의 상부에 게이트 유전체 층(120)이 형성된다. 예시적으로, 게이트 유전체 층(120)은 실리콘 이산화물(SiO2)을 포함하고, Si 기판(110)의 상면(119)의 산화에 의해 형성된다.
이어서, 일 실시예에서, 게이트 유전체 층(120)의 상부에 게이트 층(130)이 형성된다. 예시적으로, 게이트 층(130)은 폴리실리콘을 포함하고, 게이트 유전체 층(120) 상부에의 폴리실리콘의 화학 기상 증착(CVD)에 의해 형성된다.
이어서, 일 실시예에서, 폴리실리콘 게이트 층(130)의 상부에, 예시적으로 SiO2의 CVD에 의해 산화물 하드 마스크 층(140)이 형성된다.
다음으로, 일 실시예에서, 산화물 하드 마스크 층(140)의 상부에 패턴형성된 포토레지스트 층(150)이 형성되는데, 산화물 하드 마스크 층(140)의 나중에 제거될 영역이 상기 패턴형성된 포토레지스트 층(150)에 의해 덮이지 않고, 산화물 하드 마스크 층(140)의 남아있을 영역이 상기 패턴형성된 포토레지스트 층(150)에 의해 덮이도록 형성된다. 일 실시예에서, 패턴형성된 포토레지스트 층(150)은 임의의 종래 리소그라피 프로세스를 사용하여 형성된다.
이어서, 일 실시예에서, 패턴형성된 포토레지스트 층(150)은 (i)산화물 하드 마스크 층(140) 및 다음의 (ii) 폴리실리콘 게이트 층(130)의 방향성 에칭을 위한 블록킹 마스크로서 사용된다. 일 실시예에서, 폴리실리콘 게이트 층(130)의 방향성 선택적(즉, 블록킹 마스크 사용) 에칭은 부분적으로만 이루어진다(즉, 폴리실리콘 게이트 층(130)을 완전히 관통하지 않음). 산화물 하드 마스크 층(140)의 방향성 에칭으로 인해 패턴형성된 산화물 하드 캡(140')이 된다(도 1b). 이어서, 패턴형성된 포토레지스트 층(150)이 제거되어 도 1b의 구조(100)가 된다.
다음으로, 일 실시예에서, 도 1c를 참조하면, 폴리실리콘 게이트 층(130)의 측벽(132a 및 132b) 상에 각각 게이트 실리사이드 스페이서(160a 및 160b)가 형성된다. 예시적으로, 게이트 실리사이드 스페이서(160a 및 160b)는 (텅스텐 실리사이드와 같은) 금속 실리사이드를 포함하고, 먼저 (i) 도 1b의 구조(100)의 상부에 텅스텐 실리사이드의 등각층(도시되지 않음)을 전면(blanket) 증착한 다음, (ii) 폴리실리콘 게이트 층(130)의 측벽(132a 및 132b) 상에 각각 게이트 실리사이드 스페이서(160a 및 160b)를 남기며 수평 표면으로부터 실리사이드를 제거하도록 상기 증착된 텅스텐 실리사이드 층을 방향성 에칭함으로써, 형성된다. 일 실시예에서, 상 기 단계 (ii)는 산화물 하드 캡(140')의 측벽(142a 및 142b)이 각각 실리사이드 스페이서(160a 및 160b)에 의해 덮이지 않도록 수행된다.
상기 설명된 실시예에서, 게이트 스페이서(160a 및 160b)는 텅스텐 실리사이드를 포함하고, 텅스텐 실리사이드의 전면 증착에 이어 상기 증착된 텅스텐 실리사이드의 방향성 에칭에 의해 형성된다. 대안의 실시예에서, 게이트 스페이서(160a 및 160b)는 금속을 포함할 수 있고, 금속의 전면 증착에 이어 상기 증착된 금속의 방향성 에칭에 의해 형성된다. 또 다른 대안의 실시예에서, 게이트 스페이서(160a 및 160b)는 (상기 설명된 바와 같이) 텅스텐 실리사이드를 포함할 수 있지만, (a) 도 1b의 구조(100)의 상부에 텅스텐을 전면 증착한 다음, (b) 상기 구조(100)를 가열하여 상기 증착된 텅스텐을 실리콘과 화학적 반응시켜 텅스텐 실리사이드를 형성하고, 이어서 (c) 반응하지 않은 텅스텐을 제거한 다음, (d) 폴리실리콘 게이트 층(130)의 측벽(132a 및 132b) 상에 각각 텅스텐 실리사이드 게이트 스페이서(160a 및 160b)만 남기며 수평 표면으로부터 텅스텐 실리사이드를 제거하도록 상기 형성된 텅스텐 실리사이드를 방향성 에칭함으로써, 형성된다.
다음으로, 도 1d를 참조하면, 일 실시예에서, 게이트 실리사이드 스페이서(160a 및 160b) 및 산화물 하드 캡(140')은 게이트 유전체 층(120)에서 정지하는 폴리실리콘 게이트 층(130)의 방향성 에칭을 위한 블록킹 마스크로서 사용된다. 그 결과, 폴리실리콘 게이트 층(130)의 남은 부분은 폴리실리콘 게이트 영역(130')이 된다. 폴리실리콘 게이트 영역(130'), 산화물 하드 캡(140'), 및 게이트 실리사이드 스페이서(160a 및 160b)의 조합은 게이트 스택(130', 140' 160a, 160b)으로 칭 할 수 있는 반면에, 폴리실리콘 게이트 영역(130') 및 게이트 실리사이드 스페이서(160a 및 160b)의 조합은 게이트 영역(130', 160a, 160b)으로 칭할 수 있다.
다음으로, 일 실시예에서, 게이트 스택(130', 140' 160a, 160b)은 게이트 스택(130', 140' 160a, 160b)의 대향 측의 Si 기판(110)에 소스/드레인(S/D) 확장 영역(111a 및 111b) 및 할로(halo) 영역(단순화를 위해 도시되지 않음)을 형성하기 위한 블록킹 마스크로서 사용된다. S/D 확장 영역(111a 및 111b) 및 할로 영역의 형성은 이온 주입에 의해 이루어질 수 있다.
이어서, 도 1e를 참조하면, 일 실시예에서, 게이트 스택(130', 140' 160a, 160b)의 측벽 상에 질화물 스페이서(170a 및 170b)가 형성된다. 예시적으로, 질화물 스페이서(170a 및 170b)는 (a) 도 1d의 전체 구조(100) 상에 질화물 스페이서 층(도시되지 않음)을 증착한 다음, (b) 게이트 스택(130', 140' 160a, 160b)의 측벽 상에 질화물 스페이서(170a 및 170b)가 되도록 상기 증착된 질화물 스페이서 층을 방향성 에칭함으로써, 형성된다. 상기 증착된 질화물 스페이서 층의 방향성 에칭은 통상적으로 게이트 스택(130', 140' 160a, 160b) 및 질화물 스페이서(170a 및 170b)에 의해 마스크되지 않은 게이트 유전체 층(120)의 부분도 제거한다.
다음으로, 일 실시예에서, 질화물 스페이서(170a 및 170b) 및 게이트 스택(130', 140' 160a, 160b)은 게이트 스택(130', 140' 160a, 160b)의 대향 측의 Si 기판(110)에 S/D 영역(112a 및 112b)을 형성하기 위한 블록킹 마스크로서 사용된다. S/D 영역(112a 및 112b)의 형성은 이온 주입에 이어 어닐링 단계에 의해 이루어질 수 있다.
S/D 확장 영역(111a) 및 S/D 영역(112a)은 S/D 블록(111a, 112a)으로 칭할 수 있다. 마찬가지로, S/D 확장 영역(111b) 및 S/D 영역(112b)은 S/D 블록(111b, 112b)으로 칭할 수 있다. S/D 블록(111a, 112a 및 111b, 112b)은 게이트 유전체 층(120) 바로 아래에 S/D 블록(111a, 112a 및 111b, 112b) 사이에 배치된 채널 영역(113)을 정의한다. 그 결과의 구조(100)는 도 1e에 도시된다.
다음으로, 도 1f를 참조하면, 일 실시예에서, 산화물 하드 캡(140')으로부터 보호 우산(umbrella) 영역(140'')이 생성되는데, 게이트 영역(130', 160a, 160b)이 완전히 보호 우산 영역(140'')의 쉐도우(shadow) 내에 있도록 생성된다. 여기서, 보호 우산 영역(140'')의 쉐도우는 보호 우산 영역(140'') 바로 위의 무한히 멀리 떨어진 가상의 점 광원(도시되지 않음)으로부터 보호 우산 영역(140'')에 의해 가려지는 공간인 것으로 정의된다.
일 실시예에서, 보호 우산 영역(140'')은 산화물 하드 캡(140')을 확장하도록 산화물 하드 캡(140')에만 실리콘 이산화물을 선택적 증착함으로써 형성된다. 산화물 하드 캡(140')의 확장은 게이트 실리사이드 스페이서(160a 및 160b)가 완전히 결과적인 보호 우산 영역(140'')의 쉐도우 내에 있게 될 때까지 계속된다. 일 실시예에서, 상기의 산화물 하드 캡(140')에만 실리콘 이산화물을 선택적 증착하는 것은 (i) H2O 내의 H2SiF6 용액(hexafluoro silicic acid)에 도 1f의 구조(100)를 담그고, 그 다음 (ii) 산화물 하드 캡(140') 상에 증착하는 SiO2를 생성하여 보호 우산 영역(140'')이 되도록 (일 실시예에서 용액의 온도를 증가시킴으로써) 상기 용액을 과포화시키는 것을 수반한다. H2O 내의 H2SiF6 용액의 과포화로부터 야기되는 화학 반응은 다음과 같다.
H2SiF6+ 2H2O --> 6HF + SiO2
생성된 SiO2는 활성 히드록시기 "OH"를 갖는 표면에만 증착되는 것을 주목하여야 한다. 그 결과, 생성된 SiO2는 (활성 히드록실 그룹을 갖는) 산화물 하드 캡(140')의 SiO2 표면에만 증착되고, 영역(160a, 160b, 114a, 114b, 170a 및 170b)의 (활성 히드록실 그룹을 갖지 않는) 실리사이드 또는 질화물 표면에는 증착되지 않는다. 일 실시예에서, 상기 설명된 보호 우산 영역(140'')을 형성하기 위해 SiO2 표면에만 SiO2를 액상 증착하는 것은 미국 특허 제6251753호, 미국 특허 제5232781호 및 미국 특허 제6653245호(이들은 이에 의해 본 발명의 명세서에 포함됨)에 기술된 조건 및 장비에서 수행될 수 있다.
다음으로, 일 실시예에서, S/D 실리사이드 영역(114a 및 114b)은 임의의 종래 프로세스를 사용하여 각각 S/D 영역(112a 및 112b)의 상부에 형성된다.
이어서, 도 1g를 참조하면, 일 실시예에서, 도 1f의 구조(100)의 상부에 일 실시예로 로우 K(즉, K < 3.5, K는 유전 상수임) 재료를 포함하는 층간(inter-level) 유전체(ILD) 층(180)이 예시적으로 CVD 또는 스핀온(spin-on) 프로세스에 의해 형성된다. 이어서, 일 실시예에서, 로우 K 유전체 층(180)은 보호 우산 영역(140'')의 상면(144)이 주변 환경에 노출될 때까지 평탄화된다.
다음으로, 도 1h를 참조하면, 일 실시예에서, 도 1f의 전체 구조(100)의 상부에 산화물 층(190)이 형성된다. 이어서, 예시적으로 종래의 리소그라피 프로세스에 의해 산화물 층(190)에 개구(191)가 생성된다. 산화물 층(190)에서의 개구(191) 생성은 오버에칭으로 인해 보호 우산 영역(140'')의 만입부(192)를 야기할 수 있다. 일 실시예에서, 만입부(192)는 게이트 스택(130', 140', 160a, 160b)의 전기 전도성 영역이 주변 환경에 노출되지 않도록 얕다.
다음으로, 도 1i를 참조하면, 일 실시예에서, 산화물 층(190) 및 보호 우산 영역(140'')은 로우 K 유전체 층(180)의 방향성 에칭을 위한 블록킹 마스크로서 사용되며, 그리하여 S/D 실리사이드 영역(114b)이 콘택 홀(197)을 통하여 주변 환경에 노출되도록 로우 K 유전체 층(180)에 콘택 홀(197)을 생성한다. 일 실시예에서, 실리사이드 스페이서(160b)에 대한 산화물 층(190)의 개구(191)의 상대 위치는 콘택 홀(197)이 보호 우산 영역(140'')의 에지(143)에 맞추어 형성되도록 위치된다. 이어서, 일 실시예에서, 콘택 홀(197)은 S/D 영역(112b)에 대한 전기적 접속을 제공하도록 전기 전도성 재료(일 실시예로 텅스텐(W))로 충전된다.
게이트 영역(130', 160a, 160b)은 완전히 보호 우산 영역(140'')의 쉐도우 내에 있기 때문에, 콘택 홀(197)이 로우 K 유전체 층(180)에 생성될 때 실리사이드 스페이서(160b)는 주변 환경에 노출되지 않는다는 것을 주목하여야 한다. 그 결과, W 충전된 콘택 홀(197)은 로우 K 유전체 층(180)에 의해 (영역(130', 160a 및 160b)을 포함하는) 게이트 영역(130', 160a, 160b)과 전기적으로 절연된다.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 제2 FET(200)를 형성하기 위한 제조 단계들을 도시한다. 보다 구체적으로, 도 2a를 참조하면, 일 실시예에서, 제2 FET(200)를 형성하기 위한 제조 단계는 도 1a의 구조(100)와 유사한 구조를 이용하여 시작된다. 단순화를 위하여, 여기의 모든 참조 부호는 도면 번호로 시작하는 세 자리의 수를 갖는다. 또한, 유사 영역은 도면 번호를 나타내도록 사용되는 첫 번째 자리 수만 제외하고는 동일한 참조 부호를 갖는다. 예를 들어, 기판(110)(도 1a)과 기판(210)(도 2a)은 유사한 것이다.
다음으로, 일 실시예에서, 패턴형성된 포토레지스트 층(250)은 게이트 유전체 층(220)에서 정지하는, (i) 산화물 하드 마스크 층(240) 및 다음의 (ii) 폴리실리콘 게이트 층(230)의 방향성 에칭을 위한 블록킹 마스크로서 사용된다. 산화물 하드 마스크 층(240) 및 폴리실리콘 게이트 층(230)의 방향성 선택적(즉, 블록킹 마스크 사용) 에칭으로 인해 산화물 하드 캡(240') 및 폴리실리콘 게이트 영역(230')이 된다(도 2b). 이어서, 패턴형성된 포토레지스트 층(250)이 제거되어 도 2b의 구조(200)가 된다. 도 2b를 참조하면, 산화물 하드 캡(240') 및 폴리실리콘 게이트 영역(230')은 게이트 스택(230', 240')으로 칭할 수 있다.
다음으로, 일 실시예에서, 게이트 스택(230', 240')은 게이트 스택(230', 240')의 대향 측의 Si 기판(210)에 소스/드레인(S/D) 확장 영역(211a 및 211b) 및 할로 영역(단순화를 위해 도시되지 않음)을 형성하기 위한 블록킹 마스크로서 사용된다. S/D 확장 영역(211a 및 211b) 및 할로 영역의 형성은 이온 주입에 의해 이루어질 수 있다.
이어서, 도 2c를 참조하면, 일 실시예에서, 폴리실리콘 게이트 영역(230')의 측벽(242a 및 242b) 상에 각각 질화물 스페이서(270a 및 270b)가 형성된다. 예시적으로, 질화물 스페이서(270a 및 270b)는 (i) 도 2b의 전체 구조(200) 상에 질화물 스페이서 층(도시되지 않음)을 증착한 다음, (ii) 질화물 스페이서(270a 및 270b)가 되도록 상기 증착된 질화물 스페이서 층을 방향성 에칭함으로써, 형성된다. 일 실시예에서, 상기 증착된 질화물 스페이서 층의 방향성 에칭은 폴리실리콘 게이트 영역(230')의 각각의 측벽(242a 및 242b)의 측벽부(242a' 및 242b')가 주변 환경에 노출되도록(즉, 질화물 스페이서(270a 및 270b)에 의해 덮이지 않음) 수행된다. 상기 증착된 질화물 스페이서층의 방향성 에칭은 통상적으로 게이트 스택(230', 240') 및 질화물 스페이서(270a 및 270b)에 의해 마스크되지 않은 게이트 유전체 층(220)의 부분도 제거한다.
다음으로, 질화물 스페이서(270a 및 270b) 및 게이트 스택(230', 240')은 게이트 스택(230', 240')의 대향 측의 Si 기판(210)에 S/D 영역(212a 및 212b)을 형성하기 위한 블록킹 마스크로서 사용된다. S/D 영역(212a 및 212b)의 형성은 이온 주입에 이어 어닐링 프로세스에 의해 이루어질 수 있다.
S/D 확장 영역(211a) 및 S/D 영역(212a)은 S/D 블록(211a, 212a)으로 칭할 수 있다. 마찬가지로, S/D 확장 영역(211b) 및 S/D 영역(212b)은 S/D 블록(211b, 212b)으로 칭할 수 있다. S/D 블록(211a, 212a 및 211b, 212b)은 게이트 유전체 층(120) 바로 아래에 S/D 블록(211a, 212a 및 211b, 212b) 사이에 배치된 채널 영역(213)을 정의한다.
다음으로, 도 2d를 참조하면, 일 실시예에서, 폴리실리콘 게이트 영역(230') 의 환경에 노출된 측벽부(242a' 및 242b')(도 2c) 상에 각각 게이트 실리사이드 영역(260a 및 260b)이 형성되고, S/D 영역(212a 및 212b) 상에 각각 S/D 실리사이드 영역(214a 및 214b)이 형성된다. 일 실시예에서, 게이트 실리사이드 영역(260a 및 260b) 및 S/D 실리사이드 영역(214a 및 214b)은 (i) 도 2c의 전체 구조(200)의 상부에 금속 층(도시되지 않음)을 증착한 다음, (ii) 게이트 실리사이드 영역(260a 및 260b) 및 S/D 실리사이드 영역(214a 및 214b)을 형성하기 위해 상기 구조(200)를 고온에서 어닐링(가열)하여 상기 증착된 금속 층의 금속을 실리콘과 화학적 반응시킴으로써, 형성된다. 마지막으로, 상기 증착된 금속 층의 반응하지 않은 금속은 예시적으로 습식 에칭 단계에 의해 제거되어, 도 2d의 구조(200)가 된다. 폴리실리콘 게이트 영역(230') 및 게이트 실리사이드 스페이서(260a 및 260b)의 조합은 게이트 영역(230', 260a, 260b)으로 칭할 수 있다.
이어서, 도 2e를 참조하면, 일 실시예에서, 게이트 영역(230', 260a, 260b)이 완전히 보호 우산 영역(240'')의 쉐도우 내에 있도록 산화물 하드 캡(240')으로부터 보호 우산 영역(240'')이 생성된다. 일 실시예에서, 보호 우산 영역(240'')의 형성은 도 1f의 보호 우산 영역(140'')의 형성과 유사하다.
다음으로, 일 실시예에서, 구조(200)의 상부에 예시적으로 CVD 또는 스핀온 프로세스에 의해 일 실시예로 로우 K(즉, K < 3.5, K는 유전 상수임) 재료를 포함하는 ILD 층(280)이 형성된다. 이어서, 일 실시예에서, 로우 K 유전체 층(280)은 보호 우산 영역(240'')의 상면(244)이 주변 환경에 노출될 때까지 평탄화된다.
다음으로, 도 2f를 참조하면, 일 실시예에서, 도 2e의 전체 구조(200)의 상 부에 산화물 층(290)이 형성된다. 이어서, 산화물 층(290) 및 로우 K 유전체 층(280)에 도 1i의 W 충전된 콘택 홀(197)과 유사한 금속 충전된 콘택 홀(297)이 형성된다. 일 실시예에서, 금속 충전된 콘택 홀(297)은 텅스텐(W)을 포함하고, W 충전된 콘택 홀(297)의 형성은 도 1i의 W 충전된 콘택 홀(197)의 형성과 유사하다.
게이트 영역(230', 260a, 260b)이 완전히 보호 우산 영역(240'')의 쉐도우 내에 있기 때문에, 게이트 실리사이드 스페이서(260b)는 콘택 홀(297)이 산화물 층(290) 및 로우 K 유전체 층(280)에 생성될 때 주변 환경에 노출되지 않는다는 것을 주목하여야 한다. 그 결과, W 충전된 콘택 홀(297)은 로우 K 유전체 층(280)에 의해 게이트 영역(230', 260a, 260b)과 전기적으로 절연된다.
설명을 위해 본 발명의 특정 실시예가 여기에 설명되었지만, 많은 수정 및 변경이 당해 기술 분야에 숙련된 자들에게 명백하게 될 것이다. 따라서, 첨부된 청구범위는 본 발명의 범주 내에 속하는 모든 수정 및 변경을 포함하도록 의도된다.

Claims (10)

  1. 구조 형성 방법으로서,
    (a) (i) 채널 영역 및 (ii) 제1 및 제2 소스/드레인(S/D) 영역을 포함하며, 상기 채널 영역이 상기 제1 S/D 영역과 상기 제2 S/D 영역 사이에 배치되고 이들과 전기적으로 연결되는 것인 반도체 층;
    (b) 계면(interfacing surface)을 통하여 상기 채널 영역과 직접 물리적 접촉하는 게이트 유전체 영역으로서, 상기 계면은 계면에 수직인 기준 방향을 정의하며, 상기 게이트 유전체 영역은 상기 기준 방향으로 상기 채널 영역 위에 있는 것인, 게이트 유전체 영역;
    (c) 상기 게이트 유전체 영역과 직접 물리적 접촉하는 게이트 영역으로서, 상기 게이트 유전체 영역은 상기 게이트 영역과 상기 채널 영역 사이에 끼워지고 이들을 전기적으로 절연하는 것인, 게이트 영역; 및
    (d) 상기 게이트 영역 상의 하드 캡 영역
    을 포함하는 구조를 제공하는 단계;
    상기 게이트 영역이 완전히 보호 우산 영역의 쉐도우 내에 있도록 상기 하드 캡 영역으로부터 상기 보호 우산 영역을 형성하는 단계로서, 상기 보호 우산 영역의 쉐도우는 (i) 상기 기준 방향으로 상기 보호 우산 영역의 바로 위에 있으며 (ii) 상기 보호 우산 영역으로부터 무한히 멀리 떨어진 가상의 점 광원으로부터, 상기 보호 우산 영역에 의해 가려지는 공간을 포함하는 것인, 보호 우산 영역 형성 단계;
    상기 보호 우산 영역 형성 단계가 수행된 후에 상기 구조 상에 층간 유전체(ILD) 층을 전면(blanket) 증착하는 단계;
    상기 제2 S/D 영역의 바로 위로 상기 보호 우산 영역의 에지에 맞추어 상기 ILD 층에 콘택 홀을 생성하는 단계로서, 상기 콘택 홀은 상기 ILD 층에 의해 상기 게이트 영역과 물리적으로 격리되는 것인, 콘택 홀 생성 단계; 및
    상기 콘택 홀을 전기 전도성 재료로 충전하는 단계를 포함하고,
    상기 게이트 영역은 (i) 상기 게이트 유전체 영역 상에서 상기 게이트 유전체 영역과 직접 물리적 접촉하는 폴리실리콘 영역 및 (ii) 상기 폴리실리콘 영역의 제1 및 제2 측벽 상의 각각 제1 및 제2 게이트 실리사이드 영역을 포함하는 것인 구조 형성 방법.
  2. 청구항 1에 있어서,
    상기 보호 우산 영역은 실리콘 이산화물을 포함하고, 상기 ILD 층은 K < 3.5인 로우 K 유전체 재료를 포함하는 것인 구조 형성 방법.
  3. 청구항 1에 있어서,
    상기 전기 전도성 재료는 텅스텐을 포함하는 것인 구조 형성 방법.
  4. 청구항 1에 있어서,
    상기 제1 및 제2 게이트 실리사이드 영역은 상기 게이트 유전체 영역과 직접 물리적 접촉하지 않는 것인 구조 형성 방법.
  5. 청구항 1에 있어서,
    상기 구조를 제공하는 단계는,
    상기 반도체 층을 제공하는 단계;
    상기 반도체 층 상에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 상에 폴리실리콘 게이트 층을 형성하는 단계;
    상기 폴리실리콘 게이트 층 상에 하드 마스크 층을 형성하는 단계;
    상기 하드 마스크 층을 선택적 에칭함으로써 상기 하드 캡 영역을 형성하는 단계;
    상기 하드 캡 영역을 제1 블록킹 마스크로서 사용하여 상기 폴리실리콘 게이트 층을 부분 에칭함으로써 상기 폴리실리콘 게이트 층으로부터 폴리실리콘 게이트 블록을 형성하는 단계;
    상기 폴리실리콘 게이트 블록의 측벽 상에 상기 제1 및 제2 게이트 실리사이드 영역을 형성하는 단계; 및
    상기 하드 캡 영역과 상기 제1 및 제2 게이트 실리사이드 영역을 제2 블록킹 마스크로서 사용하여 상기 게이트 유전체 층에서 정지하도록 상기 폴리실리콘 게이트 블록을 에칭함으로써 상기 폴리실리콘 게이트 블록으로부터 상기 폴리실리콘 영역을 형성하는 단계를 포함하는 것인 구조 형성 방법.
  6. 청구항 1에 있어서,
    상기 구조를 제공하는 단계는,
    상기 반도체 층을 제공하는 단계;
    상기 반도체 층 상에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 상에 폴리실리콘 게이트 층을 형성하는 단계;
    상기 폴리실리콘 게이트 층 상에 하드 마스크 층을 형성하는 단계;
    상기 하드 마스크 층을 선택적 에칭함으로써 상기 하드 캡 영역을 형성하는 단계;
    상기 하드 캡 영역을 블록킹 마스크로서 사용하여 상기 게이트 유전체 층에서 정지하도록 상기 폴리실리콘 게이트 층을 에칭함으로써 상기 폴리실리콘 게이트 층으로부터 상기 폴리실리콘 영역을 형성하는 단계;
    상기 폴리실리콘 영역의 제1 및 제2 측벽 상에 각각 제1 및 제2 질화물 영역을 형성하는 단계로서, 상기 폴리실리콘 게이트 블록의 제1 및 제2 측벽의 제1 및 제2 측벽부가 각각 상기 제1 및 제2 질화물 영역에 의해 각각 덮이지 않도록 형성하는 것인, 제1 및 제2 질화물 형성 단계; 및
    상기 제1 및 제2 측벽부 상에 각각 상기 제1 및 제2 실리사이드 영역을 형성하는 단계를 포함하는 것인 구조 형성 방법.
  7. 청구항 1에 있어서,
    상기 하드 캡 영역으로부터 상기 보호 우산 영역을 형성하는 단계는 상기 하드 캡 영역 상에만 유전체 재료를 선택적 증착하는 단계를 포함하는 것인 구조 형성 방법.
  8. 청구항 1에 있어서,
    상기 콘택 홀을 생성하는 단계는 상기 보호 우산 영역을 포함하는 블록킹 마스크를 사용하여 상기 ILD 층을 에칭하는 단계를 포함하는 것인 구조 형성 방법.
  9. 청구항 1에 있어서,
    상기 콘택 홀을 생성하는 단계는,
    (i) 상기 ILD 층 상에 산화물 층을 형성하는 단게;
    (iii) 상기 산화물 층에 개구를 생성하는 단계; 및
    (ii) 상기 산화물 층 및 상기 보호 우산 영역을 블록킹 마스크로서 사용하여 상기 개구를 통하여 상기 ILD 층을 에칭하는 단계를 포함하는 것인 구조 형성 방법.
  10. (a) (i) 채널 영역 및 (ii) 제1 및 제2 소스/드레인(S/D) 영역을 포함하며, 상기 채널 영역이 상기 제1 S/D 영역과 상기 제2 S/D 영역 사이에 배치되고 이들과 전기적으로 연결되는 것인 반도체 층;
    (b) 계면을 통하여 상기 채널 영역과 직접 물리적 접촉하는 게이트 유전체 영역으로서, 상기 계면은 계면에 수직인 기준 방향을 정의하며, 상기 게이트 유전체 영역은 상기 기준 방향으로 상기 채널 영역 위에 있는 것인, 게이트 유전체 영역;
    (c) 상기 게이트 유전체 영역과 직접 물리적 접촉하는 게이트 영역으로서, 상기 게이트 유전체 영역은 상기 게이트 영역과 상기 채널 영역 사이에 끼워지고 이들을 전기적으로 절연하는 것인, 게이트 영역; 및
    (d) 상기 게이트 영역 상의 보호 우산 영역으로서, 상기 보호 우산 영역은 제1 유전체 재료를 포함하고, 상기 게이트 영역은 완전히 상기 보호 우산 영역의 쉐도우 내에 있고, 상기 보호 우산 영역의 쉐도우는 (i) 상기 기준 방향으로 상기 보호 우산 영역의 바로 위에 있으며 (ii) 상기 보호 우산 영역으로부터 무한히 멀리 떨어진 가상의 점 광원으로부터, 상기 보호 우산 영역에 의해 가려지는 공간을 포함하는 것인, 보호 우산 영역; 및
    (e) (i) 상기 제2 S/D 영역의 바로 위에서 상기 제2 S/D 영역과 전기적으로 접속되며 (ii) 상기 보호 우산 영역의 에지에 맞추어진 충전된 콘택 홀을 포함하고,
    상기 콘택 홀은 층간 유전체(ILD) 층에 의해 상기 게이트 영역으로부터 물리적으로 격리되고,
    상기 ILD 층은 상기 제1 유전체 재료와 다른 제2 유전체 재료를 포함하고,
    상기 게이트 영역은 (i) 상기 게이트 유전체 영역 상에서 상기 게이트 유전체 영역과 직접 물리적 접촉하는 폴리실리콘 영역 및 (ii) 상기 폴리실리콘 영역의 제1 및 제2 측벽 상의 각각 제1 및 제2 게이트 실리사이드 영역을 포함하는 것인 구조.
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