KR100604811B1 - 실리사이드 반응 면적이 증가된 게이트 전극 형성 방법 - Google Patents
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Abstract
폴리실리콘막 패턴의 측벽에 형성되는 스페이서 및 스페이서와 폴리실리콘막 패턴을 포함한 반도체 기판을 덮는 식각 저지층에 대해 식각 선택비가 높은 층간 절연막을 식각 저지층 상면에 형성하고, 식각 선택비를 이용한 습식 또는 건식 식각 공정을 실시하여, 폴리실리콘막 패턴의 상면 및 측벽 상부를 노출시켜, 고융점 금속과 반응할 폴리 실리콘막 패턴의 면적을 증가시키기는 게이트 전극 형성 방법이 개시된다.
샐리사이드, 실리콘 질화막 스페이서
Description
도 1 내지 도 6은 본 발명에 따른 게이트 전극 형성 방법을 나타내는 공정 단면도들이다.
본 발명은 게이트 전극 형성 방법에 관한 것으로, 특히 실리사이드 반응 면적이 증가된 게이트 전극을 형성하는 방법에 관한 것이다.
듀얼 게이트 씨모스 공정은 회로의 구동력을 향상시킬 수 있어, 초고속 에스램, 중앙기억처리장치 또는 논리 회로가 채용된 제품에 사용되고 있다. 그리고 듀얼 게이트 씨모스 공정에서는 게이트 전극과 소스 및 드레인 영역의 기판에 자기 정렬 방식으로 고융점 금속 실리사이드층을 형성하여, 게이트 전극의 저항을 낮춤과 동시에 소스 및 드레인 영역과 배선과의 접촉 저항을 낮춤으로써 신호 지연 시간을 줄이는 장점이 있다.
한편, 반도체 메모리 소자가 고집적화됨에 따라 게이트 전극 패턴의 크기가 작아지고, 따라서 실리사이드 반응에 관여하는 폴리실리콘막의 실리콘 소스가 적어 지게 되므로, 게이트 전극 상부에 실리사이드막이 형성되지 않는 문제가 발생한다.
또한, 고집적화에 따라 게이트 전극을 포함한 트랜지스터의 유효 채널 길이가 감소하게 되어, 핫 캐리어가 발생하는 등 단채널 효과가 문제가 되고 있어, 소스 및 드레인 영역을 얇게 형성하고 있다. 그런데 듀얼 게이트 씨모스 공정을 사용하여 형성된 트랜지스터에 있어서는, 소스 및 드레인 영역에 형성된 실리사이드 영역때문에 소스 및 드레인 영역의 접합 깊이를 줄이는데 한계가 있다. 만약 소스 및 드레인 영역의 접합 깊이를 한계 치 이상으로 줄이게 되면 드레인과 기판과의 전위 장벽이 낮아져 누설 전류가 발생하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 소스 및 드레인 영역에서는 실리사이드 반응을 억제하면서, 실리사이드 반응 면적이 증가된 게이트 전극을 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위해서, 반도체 기판에 폴리실리콘막을 형성하고 패터닝하여 폴리실리콘막 패턴을 형성한다. 폴리실리콘막 패턴을 포함한 반도체 기판 전면에 제 1 절연막을 형성하고 에치백 하여 폴리실리콘막 패턴 측벽에 스페이서를 형성한다. 스페이서가 형성된 반도체 기판 전면에 제 1 절연막과 실질적으로 동일한 식각률을 가지는 식각 저지층과 제 1 절연막 및 식각 저지층과의 식각 선택비가 높은 제 2 절연막을 순차적으로 형성한다. 제 2 절연막을 식각 저지층의 상면이 노출될때까지 식각한다. 도핑된 폴리실리콘막 패턴의 상면 및 스페이서의 상부를 제외한 제2 절연막을 덮는 마스크를 이용하여 반도체 기판에 대한 식각 공정을 진행하여, 도핑된 폴리 실리콘막 패턴의 상면 및 측벽 상부를 노출시키는 그루브를 형성한다. 그루부가 형성된 상기 반도체 기판 전면에 고융점 금속을 형성한다. 고융점 금속을 열처리하여, 폴리실리콘막 패턴의 상면 및 측벽 상부에 고융점 실리사이드막을 형성한다.
여기서, 제 1 절연막과 식각 저지층은 동일한 물질로 이루어지는 것이 바람직하다. 구체적으로, 제 1 절연막과 식각 저지층은 실리콘 질화막 또는 알루미늄 산화막으로 이루어지고, 제 2 절연막은 실리콘산화막, PSG(PhosphoSilicate Glass)막, BSG(BoroSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, TEOS(TetraEthylOrthoSilicate Glass)막, 오존-TEOS막, PE(Plasma Enhanced)-TEOS막. 또는 USG(Undoped Silicate Glass)막으로 이루어질 수 있다. 그리고 고융점 금속은 코발트, 티타늄 또는 니켈로 이루어질 수 있다.
또한, 그루부 형성 단계의 식각 공정은 인산을 이용하여 수행되고, 제 2 절연막의 식각은 에치백 또는 기계 및 화학적 연마를 이용한다.
이하 도면을 참조로 본 발명을 상세히 설명한다.
도 1 에서, 소자 분리막(102)에 의해 피모쓰가 형성될 영역(우측)과 엔모쓰가 형성될 영역(좌측)으로 나뉜 반도체 기판(100) 전면에 게이트 절연막으로서 실리콘 산화막(미도시)과 폴리실리콘막(미도시)을 순차적으로 형성한뒤, 패터닝하여, 게이트 절연막(102)와 폴리실리콘막 패턴을 형성한다. 다음, 폴리실리콘막 패턴을 마스크로 이용하여 저농도의 불순물 이온 주입 공정을 실시하여 저농도의 소스 및 드레인 영역(112, 116)을 형성한다. 다음, 결과물 전면에 실리콘 질화막(Si3N4)을 형성하고 에치백을 실시하여, 폴리실리콘 패턴의 측벽에 스페이서(110)를 형성한다. 다음, 고농도의 불순물 이온 주입 공정을 실시하고 열처리 공정을 실시하여, 도핑된 폴리실리콘막 패턴(106, 108)과 고농도의 소스 및 드레인 영역(114, 118)을 형성한다.
도 2에서, 도핑된 폴리 실리콘막 패턴(106, 108) 및 스페이서(110)가 형성된 반도체 기판 전면에 식각 저지층(120)을 형성한다. 식각 저지층(120)은 스페이서(110)와 실질적으로 동일한 식각 선택비를 가지는 물질로 이루어지는 것이 바람직하며, 동일한 물질로 이루어지는 것이 더욱 바람직하다. 식각 저지층으로는 실리콘 질화막 또는 알루미늄 산화막이 사용될 수 있다.
다음, 식각 저지층(120) 상부 전면에는 층간 절연막(122)을 형성한다. 층간 절연막(122)은 스페이서(110) 및 식각 저지층(120)과의 식각 선택비가 높은 물질로 이루어지는 것이 바람직하다. 예를 들면, 층간 절연막은 실리콘산화막, PSG막, BSG막, BPSG막, TEOS 막, 오존-TEOS막, PE-TEOS막. 또는 USG막으로 이루어질 수 있다.
도 3에서, 층간 절연막(122)을 식각 저지층(120)의 상면이 노출될때 까지 식각한다. 층간 절연막의 식각 방법으로는 에치백 또는 기계 및 화학적 연마가 사용될 수 있다.
도 4에서, 도핑된 폴리실리콘막 패턴(106)의 상면 및 스페이서(110)의 상부를 제외한 층간 절연막(122a)을 덮는 마스크를 이용하여 반도체 기판에 대한 식각 공정을 진행한다. 식각 공정으로는 건식 식각 또는 습식 식각이 사용될 수 있으며, 습식 식각을 사용할 경우에는 식각액으로서 인산용액을 사용한다. 식각이 완료된 상태가 도 4에 나타나 있는데, 도핑된 폴리 실리콘막 패턴의 상면 및 측벽 상부를 노출시키는 그루브(124)가 형성되어 있다.
그런데, 본 발명에서는 스페이서(110)과 식각 저지층(120)이 층간 절연막(122a)에 대해 식각 선택비가 높으므로, 그루브를 용이하게 형성 할 수 있다. 즉, 공정 진행자의 숙련도에 큰 영향을 받지 않고 폴리실리콘막 패턴의 상면과 측면 상부를 노출시킬 수 있는 이점이 있다.
도 5에서, 그루부가 형성된 반도체 기판 전면에 고융점 금속층(126)을 형성한다. 고융점 금속으로는 코발트, 티타늄 또는 니켈을 사용할 수 있다. 다음, 폴리실리콘막 패턴의 실리콘 성분과 고융점 금속이 반응하여 상변이를 일으키도록 열처리 공정을 실시한다. 열처리 공정으로 급속 열처리 방식을 채용한다.
열처리 공정이 끝나면, 폴리실리콘막 패턴의 상면 및 노출된 측벽에는 고융점 금속 실리사이드막(128)이 형성되고, 소스 및 드레인 영역(114, 118) 상부에 위치하는 층간 절연막(122a)상에는 고융점 금속막이 미반응 상태로 남게 된다. 반응하지 않은 고융점 금속은 황산을 이용하여 제거하면, 도 6에 도시된 것과 같은 게이트 전극이 형성된다.
폴리실리콘막 패턴이 고융점 금속과 반응할 수 있는 면적을 증가시키기 위해, 폴리 실리콘막 패턴의 측벽에 형성된 스페이서와 이후에 형성되는 층간 절연막과의 식각 선택비를 이용하여, 폴리실리콘막 패턴의 상면 뿐만 아니라 측면 상부를 간단한 공정으로 노출시킬 수 있다. 또한, 폴리 실리콘막 패턴 및 스페이서가 형성된 반도체 기판 전면에 층간 절연막을 형성하기 이전에 식각 저지층을 형성함으로써, 층간 절연막의 평탄화 공정 시 폴리실리콘막 패턴의 손상을 방지할 수 있는 이점이 있다.
Claims (6)
- 반도체 기판에 폴리실리콘막을 형성하고 패터닝하여 폴리실리콘막 패턴을 형성하는 단계,상기 폴리실리콘막 패턴을 포함한 상기 반도체 기판 전면에 제 1 절연막을 형성하고 에치백 하여 상기 폴리실리콘막 패턴 측벽에 스페이서를 형성하는 단계,상기 스페이서가 형성된 상기 반도체 기판 전면에 상기 제 1 절연막과 실질적으로 동일한 식각률을 가지는 식각 저지층과 상기 제 1 절연막 및 상기 식각 저지층과의 식각 선택비가 높은 제 2 절연막을 순차적으로 형성하는 단계,상기 제 2 절연막을 상기 식각 저지층의 상면이 노출될때까지 식각하는 단계,상기 도핑된 폴리실리콘막 패턴의 상면 및 상기 스페이서의 상부를 제외한 부분을 덮는 마스크를 이용하여 상기 반도체 기판에 대한 식각 공정을 진행하여, 상기 도핑된 폴리 실리콘막 패턴의 상면 및 측벽 상부를 노출시키는 그루브를 형성하는 단계,상기 그루부가 형성된 상기 반도체 기판 전면에 고융점 금속을 형성하는 단 계 및상기 고융점 금속을 열처리하여, 상기 폴리실리콘막 패턴의 상면 및 측벽 상부에 고융점 실리사이드막을 형성하는 단계를 포함하는 게이트 전극의 형성 방법.
- 제 1 항에 있어서, 상기 제 1 절연막과 상기 식각 저지층은 동일한 물질로 이루어지는 게이트 전극의 형성 방법.
- 제 2 항에 있어서, 상기 제 1 절연막과 상기 식각 저지층은 실리콘 질화막 또는 알류미늄 산화막으로 이루어지고, 상기 제 2 절연막은 실리콘산화막, BSG막, BPSG막, TEOS 막, 오존-TEOS막, PE-TEOS막 또는 USG막으로 이루어지는 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 고융점 금속은 코발트, 티타늄 또는 니켈로 이루어지는 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 그루부 형성 단계의 상기 식각 공정은 인산을 이용하여 수행되는 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 제 2 절연막의 식각은 에치백 또는 기계 및 화학적 연마를 이용하는 게이트 전극 형성 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020000056160A KR100604811B1 (ko) | 2000-09-25 | 2000-09-25 | 실리사이드 반응 면적이 증가된 게이트 전극 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000056160A KR100604811B1 (ko) | 2000-09-25 | 2000-09-25 | 실리사이드 반응 면적이 증가된 게이트 전극 형성 방법 |
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