JPH0722590A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0722590A JPH0722590A JP5147269A JP14726993A JPH0722590A JP H0722590 A JPH0722590 A JP H0722590A JP 5147269 A JP5147269 A JP 5147269A JP 14726993 A JP14726993 A JP 14726993A JP H0722590 A JPH0722590 A JP H0722590A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- boundary
- line
- bit line
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 SRAMの構造に関し, セルサイズを大きくする
ことなく, トランスファTrのゲート幅の増大化を防止
し，ドライバTrとトランスファTrの性能比を大きくして
セル動作を安定化することを目的とする。 【構成】 ワード線 5がトランスファトランジスタ 1,
2 の共通ゲートで形成され, 該トランスファトランジス
タのソース, ドレインを構成する拡散領域がフィールド
領域の境界線 8, 9 よって画定されたSRAMセルにおい
て，隣接する該ワード線間の該フィールド領域の境界線
が該ワード線に略垂直な直線で形成され, 該拡散領域と
ビット線を接続するビット線コンタクト11が該フィール
ド領域の境界線により画定されて形成されているように
構成する。
ことなく, トランスファTrのゲート幅の増大化を防止
し，ドライバTrとトランスファTrの性能比を大きくして
セル動作を安定化することを目的とする。 【構成】 ワード線 5がトランスファトランジスタ 1,
2 の共通ゲートで形成され, 該トランスファトランジス
タのソース, ドレインを構成する拡散領域がフィールド
領域の境界線 8, 9 よって画定されたSRAMセルにおい
て，隣接する該ワード線間の該フィールド領域の境界線
が該ワード線に略垂直な直線で形成され, 該拡散領域と
ビット線を接続するビット線コンタクト11が該フィール
ド領域の境界線により画定されて形成されているように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り,
特にSRAMセルの構造に関する。近年の半導体記憶装置は
大容量化に伴い, そのセルサイズの縮小化が進んでい
る。
特にSRAMセルの構造に関する。近年の半導体記憶装置は
大容量化に伴い, そのセルサイズの縮小化が進んでい
る。
【０００２】SRAMにおいてもセルサイズの縮小化と, 一
方セルを構成するトランスファトランジスタ (トランス
ファTr) をドライバトランジスタ (ドライバTr) に比
し, 電流値を1/3 以下に低くすることが要求される。そ
こで，ドライバTrに対してトランスファTrの電流値を下
げるためには，トランスファTrのゲート長を長くする
か，あるいはゲート幅を短くするようにしている。
方セルを構成するトランスファトランジスタ (トランス
ファTr) をドライバトランジスタ (ドライバTr) に比
し, 電流値を1/3 以下に低くすることが要求される。そ
こで，ドライバTrに対してトランスファTrの電流値を下
げるためには，トランスファTrのゲート長を長くする
か，あるいはゲート幅を短くするようにしている。
【０００３】本発明はこの要求に対応したSRAMセルの構
造に利用することができる。
造に利用することができる。
【０００４】
【従来の技術】図２はSRAMセルの回路図である。図にお
いて，１，２はトランスファTr，３，４はドライバTr，
Ｗはワード線，Ｂはビット線，VCC は電源線, VEE は接
地線である。点線で囲む部分が１つのセルである。
いて，１，２はトランスファTr，３，４はドライバTr，
Ｗはワード線，Ｂはビット線，VCC は電源線, VEE は接
地線である。点線で囲む部分が１つのセルである。
【０００５】図３は従来例によるSRAMセルの配置を示す
平面図である。図において，１，２はトランスファTr，
３，４はドライバTr，５はトランスファTr１および２の
共通ゲートでワード線，６はドライバTr３のゲート，７
はドライバTr４のゲート. 8AはトランスファTr１のフィ
ールド領域の境界線，9AはトランスファTr２のフィール
ド領域の境界線，10はドライバTr３および４のフィール
ド領域の境界線, 11A は図示されないが上層に形成され
たビット線とトランスファTrを接続するビット線コンタ
クトである。
平面図である。図において，１，２はトランスファTr，
３，４はドライバTr，５はトランスファTr１および２の
共通ゲートでワード線，６はドライバTr３のゲート，７
はドライバTr４のゲート. 8AはトランスファTr１のフィ
ールド領域の境界線，9AはトランスファTr２のフィール
ド領域の境界線，10はドライバTr３および４のフィール
ド領域の境界線, 11A は図示されないが上層に形成され
たビット線とトランスファTrを接続するビット線コンタ
クトである。
【０００６】従来の微細化されたSRAMセルにおいては，
コンタクトを確実にとるために, 隣接するセルのトラン
スファTr間のフィルド領域の境界線の間隔を拡げてビッ
ト線のコンタクトを設けていた（図の点線で囲まれた領
域）。
コンタクトを確実にとるために, 隣接するセルのトラン
スファTr間のフィルド領域の境界線の間隔を拡げてビッ
ト線のコンタクトを設けていた（図の点線で囲まれた領
域）。
【０００７】
【発明が解決しようとする課題】図４(A),(B) は本発明
の改善点と問題点を説明する平面図である。図４(A) は
本発明の改善点を, 図４(B) は本発明の問題点を説明す
る図で, 比較のために両方を並べて示した。なお，図４
(A) は作用の欄で引用する。
の改善点と問題点を説明する平面図である。図４(A) は
本発明の改善点を, 図４(B) は本発明の問題点を説明す
る図で, 比較のために両方を並べて示した。なお，図４
(A) は作用の欄で引用する。
【０００８】図４(B) において，従来例では素子の微細
化が進むにしたがって，隣接するワード線間において拡
げられた拡散領域のフィールド境界線が，パターンの露
光時に湾曲し，トランスファTrのゲート幅を大きくして
いた。
化が進むにしたがって，隣接するワード線間において拡
げられた拡散領域のフィールド境界線が，パターンの露
光時に湾曲し，トランスファTrのゲート幅を大きくして
いた。
【０００９】SRAMセルはその動作マージンを拡げるため
に，ドライバTrとトランスファTrの性能比を大きくする
必要があり，前記のようにドライバTrのゲート長とトラ
ンスファTrのゲート幅が小さい方が良く，ドライバTrの
ゲート幅とトランスファTrのゲート長が大きい方がよ
い。このためにパターンを大きくすることは好ましくな
い。そこで，トランスファTrのゲート幅は小さく形成さ
れるが，従来例ではフィールド境界線の影響を受けて実
質的にゲート幅が大きくなっていた。
に，ドライバTrとトランスファTrの性能比を大きくする
必要があり，前記のようにドライバTrのゲート長とトラ
ンスファTrのゲート幅が小さい方が良く，ドライバTrの
ゲート幅とトランスファTrのゲート長が大きい方がよ
い。このためにパターンを大きくすることは好ましくな
い。そこで，トランスファTrのゲート幅は小さく形成さ
れるが，従来例ではフィールド境界線の影響を受けて実
質的にゲート幅が大きくなっていた。
【００１０】本発明は，SRAMセルにおいて，セルサイズ
を大きくすることなく，トランスファTrのゲート幅の増
大化を防止し，ドライバTrとトランスファTrの性能比を
大きくしてセル動作を安定化することを目的とする。
を大きくすることなく，トランスファTrのゲート幅の増
大化を防止し，ドライバTrとトランスファTrの性能比を
大きくしてセル動作を安定化することを目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，ワー
ド線 5がトランスファトランジスタ 1, 2 の共通ゲート
で形成され, 該トランスファトランジスタのソース, ド
レインを構成する拡散領域がフィールド領域の境界線
8, 9 よって画定されたSRAMセルにおいて，隣接する該
ワード線間の該フィールド領域の境界線が該ワード線に
略垂直な直線で形成され, 該拡散領域とビット線を接続
するビット線コンタクト11が該フィールド領域の境界線
により画定されて形成されている半導体記憶装置により
達成される
ド線 5がトランスファトランジスタ 1, 2 の共通ゲート
で形成され, 該トランスファトランジスタのソース, ド
レインを構成する拡散領域がフィールド領域の境界線
8, 9 よって画定されたSRAMセルにおいて，隣接する該
ワード線間の該フィールド領域の境界線が該ワード線に
略垂直な直線で形成され, 該拡散領域とビット線を接続
するビット線コンタクト11が該フィールド領域の境界線
により画定されて形成されている半導体記憶装置により
達成される
【００１２】。
【作用】本発明は隣接するトランスファTrのゲート間に
存在するフィールド領域の境界線をゲートに垂直な直線
で形成し，このフィールド領域の境界線に自己整合して
ビット線コンタクトを形成している〔図１, あるいは図
４(A) 参照〕。そのため，従来のように拡散領域を拡げ
るためにフィールド領域の境界線を曲げることなく直線
であるため，パターン露光時におけるビット線コンタク
ト部のフィールド領域の境界線の変形による拡散領域幅
の増加，すなわちゲート幅の増加は発生しない。
存在するフィールド領域の境界線をゲートに垂直な直線
で形成し，このフィールド領域の境界線に自己整合して
ビット線コンタクトを形成している〔図１, あるいは図
４(A) 参照〕。そのため，従来のように拡散領域を拡げ
るためにフィールド領域の境界線を曲げることなく直線
であるため，パターン露光時におけるビット線コンタク
ト部のフィールド領域の境界線の変形による拡散領域幅
の増加，すなわちゲート幅の増加は発生しない。
【００１３】
【実施例】図１は本発明の一実施例によるSRAMセルの配
置を示す平面図である。図において，１，２はトランス
ファTr，３，４はドライバTr，５はトランスファTr１お
よび２の共通ゲートでワード線，６はドライバTr３のゲ
ート，７はドライバTr４のゲート，８はトランスファTr
１のフィールド領域の境界線，９はトランスファTr２の
フィールド領域の境界線，10はドライバTr３および４の
フィールド領域の境界線，11は図示されないが上層に形
成されたビット線とトランスファTrを接続するビット線
コンタクトである。
置を示す平面図である。図において，１，２はトランス
ファTr，３，４はドライバTr，５はトランスファTr１お
よび２の共通ゲートでワード線，６はドライバTr３のゲ
ート，７はドライバTr４のゲート，８はトランスファTr
１のフィールド領域の境界線，９はトランスファTr２の
フィールド領域の境界線，10はドライバTr３および４の
フィールド領域の境界線，11は図示されないが上層に形
成されたビット線とトランスファTrを接続するビット線
コンタクトである。
【００１４】実施例では，フィールド領域の境界線８，
９はゲート５間で直線状に形成されている。また, ビッ
ト線コンタクト11の幅はフィールド領域の境界線８，９
に自己整合して形成されている。
９はゲート５間で直線状に形成されている。また, ビッ
ト線コンタクト11の幅はフィールド領域の境界線８，９
に自己整合して形成されている。
【００１５】実施例において，フィールド領域で挟まれ
た拡散領域の幅（トランスファTrのゲート幅）とビット
線コンタクトの寸法の具体例を以下に示す。例えば，4M
ビットのSRAM (0.5 μｍルール) の場合は拡散層の幅は
〜0.3 μｍであり，コンタクトの寸法は〜0.3 μｍ×0.
6 μｍである。
た拡散領域の幅（トランスファTrのゲート幅）とビット
線コンタクトの寸法の具体例を以下に示す。例えば，4M
ビットのSRAM (0.5 μｍルール) の場合は拡散層の幅は
〜0.3 μｍであり，コンタクトの寸法は〜0.3 μｍ×0.
6 μｍである。
【００１６】また，従来例では，素子を微細化したとき
に十分なコンタクトをとるためにビット線コンタクトの
幅を拡げていたが，本発明によりその幅が狭くなっても
支障をきたさない理由は以下のように考えられる。
に十分なコンタクトをとるためにビット線コンタクトの
幅を拡げていたが，本発明によりその幅が狭くなっても
支障をきたさない理由は以下のように考えられる。
【００１７】すなわち, コンタクト幅が狭くなることに
より, 寄生抵抗 (コンタクト抵抗)が大きくなってくる
と考えられるが，上記の4MビットのSRAMの場合でもコン
タクト抵抗は 100Ω／個以下であり，電流が 100μA 流
れるとするとコンタクトでの電圧降下は 10 mV以下であ
り，現状の素子では問題とならない。
より, 寄生抵抗 (コンタクト抵抗)が大きくなってくる
と考えられるが，上記の4MビットのSRAMの場合でもコン
タクト抵抗は 100Ω／個以下であり，電流が 100μA 流
れるとするとコンタクトでの電圧降下は 10 mV以下であ
り，現状の素子では問題とならない。
【００１８】また，素子の微細化がさらに進んだ場合,
十分なコンタクトをとるためのビット線コンタクトの幅
の最小限度の決定は実験結果を俟たなければならない
が，上記の結果より0.3 μｍ程度なら十分に実用性があ
る。
十分なコンタクトをとるためのビット線コンタクトの幅
の最小限度の決定は実験結果を俟たなければならない
が，上記の結果より0.3 μｍ程度なら十分に実用性があ
る。
【００１９】
【発明の効果】本発明によれば，，SRAMセルにおいて，
トランスファTrのゲート幅の増大化を防止し，ドライバ
TrとトランスファTrの性能比を大きくしてセル動作を安
定化することができた。
トランスファTrのゲート幅の増大化を防止し，ドライバ
TrとトランスファTrの性能比を大きくしてセル動作を安
定化することができた。
【００２０】この結果，集積度を阻害することなく，SR
AMの性能と製造歩留の向上に寄与することができた。
AMの性能と製造歩留の向上に寄与することができた。
【図１】 本発明の一実施例によるSRAMセルのTrの配置
を示す平面図
を示す平面図
【図２】 SRAMセルの回路図
【図３】 従来例によるSRAMセルのTrの配置を示す平面
図
図
【図４】 本発明の改善点と問題点を説明する平面図
１，２ トランスファTr ３，４ ドライバTr ５ トランスファTr１および２の共通ゲートでワード線 ６ ドライバTr３のゲート ７ ドライバTr４のゲート ８ トランスファTr１のフィールド領域の境界線 ９ トランスファTr２のフィールド領域の境界線 10 ドライバTr３および４のフィールド領域の境界線 11 ビット線コンタクト
Claims (1)
- 【請求項１】 ワード線(5) がトランスファトランジス
タ(1),(2) の共通ゲートで形成され, 該トランスファト
ランジスタのソース, ドレインを構成する拡散領域がフ
ィールド領域の境界線(8),(9) よって画定されたSRAMセ
ルにおいて，隣接する該ワード線間の該フィールド領域
の境界線が該ワード線に略垂直な直線で形成され, 該拡
散領域とビット線を接続するビット線コンタクト(11)が
該フィールド領域の境界線により画定されて形成されて
いることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147269A JPH0722590A (ja) | 1993-06-18 | 1993-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147269A JPH0722590A (ja) | 1993-06-18 | 1993-06-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722590A true JPH0722590A (ja) | 1995-01-24 |
Family
ID=15426401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147269A Withdrawn JPH0722590A (ja) | 1993-06-18 | 1993-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722590A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1619720A2 (en) | 2004-07-23 | 2006-01-25 | Fujitsu Limited | Static random access memory |
| US8159852B2 (en) | 2008-04-23 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1993
- 1993-06-18 JP JP5147269A patent/JPH0722590A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1619720A2 (en) | 2004-07-23 | 2006-01-25 | Fujitsu Limited | Static random access memory |
| US7269053B2 (en) | 2004-07-23 | 2007-09-11 | Fujitsu Limited | Semiconductor memory device and semiconductor device group |
| US7508692B2 (en) | 2004-07-23 | 2009-03-24 | Fujitsu Microelectronics Limited | Semiconductor memory device and semiconductor device group |
| US7755928B2 (en) | 2004-07-23 | 2010-07-13 | Fujitsu Semiconductor Limited | Semiconductor memory device and semiconductor device group |
| US7936579B2 (en) | 2004-07-23 | 2011-05-03 | Fujitsu Semiconductor Limited | Semiconductor memory device and semiconductor device group |
| US8159852B2 (en) | 2008-04-23 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3285438B2 (ja) | 半導体記憶装置 | |
| US6281088B1 (en) | Method of manufacturing SRAM having enhanced cell ratio | |
| US6710412B2 (en) | Static semiconductor memory device | |
| KR100357020B1 (ko) | 스태틱형 반도체 기억 장치 | |
| JPH06216345A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6801449B2 (en) | Semiconductor memory device | |
| KR20020034313A (ko) | 에스램셀의 제조 방법 | |
| JPH0353786B2 (ja) | ||
| US6391725B1 (en) | Semiconductor device and method for fabricating the same | |
| JP2748885B2 (ja) | 半導体集積回路装置 | |
| KR100377082B1 (ko) | 반도체 장치 | |
| JP3539705B2 (ja) | 半導体記憶装置 | |
| US6072714A (en) | Static memory cell with a pair of transfer MOS transistors, a pair of driver MOS transistors and a pair of load elements | |
| JPH0722590A (ja) | 半導体記憶装置 | |
| JPH0799254A (ja) | 半導体装置とその製造方法 | |
| JP2000133725A (ja) | 半導体記憶装置 | |
| US6933578B2 (en) | Semiconductor storage device | |
| KR100312144B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP3396286B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1041410A (ja) | Ｓｒａｍセル及びその製造方法 | |
| JP3089647B2 (ja) | 半導体メモリ | |
| JPH1050865A (ja) | 高抵抗負荷型ｓｒａｍセル及びその製造方法 | |
| JP3002009B2 (ja) | 半導体装置 | |
| US5731618A (en) | Semiconductor device and method of manufacturing thereof | |
| JP2594931B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |