1269426 九、發明說明： I：發明戶斤屬之技術領滅3 本申請案係以2004年7月23日所提申之日本專利申請 案No.2004-216090為基礎，其之整體内容係併於本案以為 5 茶考貢料。 發明領域 本發明大致係有關一種半導體元件，且特別係有關於 一種包括一靜態隨機存取記憶體之半導體記憶體元件。 ίο 發明背景 一靜態隨機存取記憶體（於後稱為SRAM)係為一種高 速半導體記憶體元件，包含一傳導電晶體（由一字元線所 選擇）與一對CMOS反相器（其形成一正反器連接並經此一 傳導電晶體而連接至一位元線）。SRAM係廣泛使用於高速 15 邏輯電路與高速邏輯元件(諸如，CMOS電路）。 第1圖顯示一典型SRAM 10之等效電路圖。 參考第1圖，SRAM 10包括一正反器電路ff，該正反器 電路FF中含有一第一CMOS反相器II(其中一第一負載電晶 體LT1與一第一驅動器電晶體DT1係以串聯方式連接）與一 20第二CMOS反相器12(其中一第二負載電晶體LT2與一第二 驅動器電晶體LD2係以串聯方式連接），其中必須注意的 是，一將第一負載電晶體LT1與第一驅動器電晶體DT1彼此 連接之連接節點N1係經一第一傳導電晶體TF1(由一字元線 WL所控制）而連接至一第一位元線bl。同樣地，一連接第 1269426 二負載電晶體LT2與第二驅動器電晶體LT2之連接節點N2 係經一第二傳導電晶體TF2(由字元線WL所控制）而連接至 第二位元線/BL。 於此一結構之SRAM中，該用以驅動該驅動器電晶體 5 DT1與DT2之負載電晶體LT1與LT2之電流驅動性能係於 SRAM之高速操作上提供一深厚的影響。 第2A圖顯示此一 SRAM 10的佈局，而第2B圖顯示一相 當於第1圖之SRAM 10之記憶體晶胞的佈局。 參考第2A圖，於矽基板表面上，形成有呈橫列與縱行 10形式之元件區域l〇A與元件區域10B，其係處於由一元件隔 離結構101所圍繞之狀態下，其中該具有如第i圖所示之電 路構造的記憶體晶胞係由如第2B圖所示之元件區域1〇A的 一部份與元件區域10B的一部份所形成。 參照第2B圖，將注意的是，傳導電晶體τπ與τρ2係共 15享一閘極G1，而負載電晶體LT1與驅動器電晶體]〇71係共享 一閘極G2。再者，負載電晶體LT2與驅動器電晶體1)丁2係共 享一閘極G3。 弟1圖之郎點N1係错一擴散區域（由傳導電晶㊅tf 1鱼 驅動器電晶體DT1所共享）而提供，其中該擴散區域m係藉 2〇 -未敘述之互連模式，而連接至減之負载電晶體⑺的擴 散區域N1，。同樣地，f 1SJ之節點圈系藉一擴散區域（由傳 導電晶體TF2與驅動器電晶體〇丁2所共享）而提供，其中該 擴散區域N2係藉一未敘述之互連模式，而連接至相對之負 載電晶體LT2的擴散區域N2,。 1269426 再者，閘極G2係藉一未敘述之互連模式，而連接至節 點N2，且閘極G2係藉一未敘述之互連模式，而連接至節點 N1 〇 (專利參考資料1)曰本早期公開專利申請案7_ 22590 5 政府公告 (專利參考資料2)曰本專利第3,208,591號 C考务明内容】 發明概要 隨著近年之高速半導體積體電路元件，其衍生一與所 10 謂之S〇C(單晶片系統，silicon-on-chip)技術相關之具有_ 高速邏輯元件（其具有此SRAM)之整合DRAM(動態隨機存 取記憶體）或快閃記憶體的需求，以達成更進一步的功能 擴展或進一步的功效增強性。 另一方面，於一欲進行將一具有一高速邏輯元件之快 15閃記憶體整合於一一般之半導體基板的例子中，於任何快 閃記憶體為NOR元件（其藉通道熱電子(CHE)而達成資訊寫 入且藉富勒一諾得漢（Fowler-Nordheim (FN))穿隨電流）而 達成刪除）的例子中或快閃記憶體為一NAND元件（其中，寫 入與刪除係藉FN穿隧電流而達成）的例子中，其衍生一與快 20閃記憶體元件需要一高操作電壓之事實有關的各種問題。 於本發明第一態樣中，其提供一種半導體元件，包含： 一第一CMOS反相器，包括以串聯方式連接於一第一 節點處之一第一η-通道M0S電晶體與一第一p-通道M0S電 晶體； 1269426 一第二CMOS反相器，包括以串聯方式連接於一第二 節點處之一第二η-通道MOS電晶體與一第二p-通道MOS電 晶體，該第二CMOS反相器係與該第一CMOS反相器形成一 正反器電路； 5 一第一傳導電晶體，其提供於一第一位元線與該第一 節點之間，該第一傳導電晶體具有一連接至一字元線之第 一閘極，該第一傳導電晶體係藉該字元線上之一選擇訊號 而起動；以及 一第二傳導電晶體，其提供於一第二位元線與該第二 10 節點之間，該第二傳導電晶體具有一連接至該字元線之第 二閘極，該第二傳導電晶體係藉該字元線上之一選擇訊號 而起動， 該第一傳導電晶體與該第二傳導電晶體係分別形成於 藉一元件隔離區域而界定於一半導體元件上之第一與第二 15 元件區域中，而以彼此平行之方式延伸， 該第一傳導電晶體係在該第一元件區域之一第一位元 接觸區域處，與該第一位元線接觸， 該第二傳導電晶體係在該第二元件區域之一第二位元 接觸區域處，與該第二位元線接觸， 20 其中，該第一位元接觸區域係形成於該第一元件區域 中，以使得該第一位元接觸區域之一中心係朝該第二元件 區域錯置，且 其中，該第二位元接觸區域係形成於該第二元件區域 中，以使得該第二位元接觸區域之一中心係朝該第一元件 1269426 區域錯置。 依據本發明之第二態樣，其提供一種半導體元件，包 含： 一第一CMOS反相器，包括於一第一節點處串聯連接 5 之一第一 η-通道MOS電晶體與一第一 p-通道MOS電晶體； 一第二CMOS反相器，包括於一第二節點處串聯連接 之一第二η-通道MOS電晶體與一第二p-通道MOS電晶體， 該第二CMOS反相器係與該第一CMOS反相器形成一正反 器電路； 10 一第一傳導電晶體，其提供於一第一位元線與該第一 節點之間，該第一傳導電晶體具有一連接至一字元線之第 一閘極，該第一傳導電晶體係藉該字元線上之一選擇訊號 而起動；以及 一第二傳導電晶體，其提供於一第二位元線與該第二 15 節點之間，該第二傳導電晶體具有一連接至該字元線之第 二閘極，該第二傳導電晶體係藉該字元線上之一選擇訊號 而起動， 該第一傳導電晶體與該第二傳導電晶體係分別形成於 藉一元件隔離區域而界定於一半導體元件上之第一與第二 20 元件區域中，而以彼此平行之方式延伸， 該第一傳導電晶體係在該第一元件區域之一第一位元 接觸區域處，與該第一位元線接觸， 該第二傳導電晶體係在該第二元件區域之一第二位元 接觸區域處，與該第二位元線接觸， 1269426 其中，違弟一位元接觸區域係形成於該第一元件區域 中，以使得該第一位元接觸區域之一中心係朝該第二元件 區域錯置，且 其中，該第二位元接觸區域係被形成，以使得該第二 5位元接觸區域之一中心係朝該第一元件區域錯置， 該第一傳導電晶體於該第一元件區域上之相對於該第 一閘極之一第一側處，具有該第一接觸區域，以及於該元 件區域上之相對於該閘極之相反側處具有一形成該第一節 點之第一接觸區域， 10 該第二傳導電晶體於該第二元件區域上之相對於該第 一閘極之一第一側處，具有該第二接觸區域，以及於該第 二元件區域之相對於該第二閘極之相反側處具有一形成該 第二節點之第二接觸區域， 該第一元件區域於該形成第一位元接觸區域之部位中 15具有一第一寬度，該第一寬度係大於該第一元件區域中之 形成有第一接觸區域之部位的寬度， 該第二元件區域於該形成第二位元接觸區域之部位中 具有-第二寬度，該第二寬度係大於該第二元件區域中之 形成有第二接觸區域之部位的寬度。 20 財發明之另一態樣中，其係提供—種半導體元件組 群，包含-第-半導體元件，其中—非揮發性記憶體元件、 一邏輯兀件與—靜態隨機存取記憶體树係整合於一基板 上；與一第二半導體元件，i 一 ，、中建輯凡件與一靜態隨機 存取記憶體元件係整合於另_美板上， 10 1269426 其中，一構成該第一半導體元件之靜態隨機存取記憶 體元件的第一傳導電晶體係具有一通道寬度，該通道寬度 大於一形成該第二半導體元件之靜態隨機存取記憶體之第 二傳導電晶體的通道寬度，且 5 其中，該第一與第二傳導電晶體於各自之通道寬度方 向上具有一相同的位元線間距。 依據本發明，其可能於一半導體記憶體元件(諸如，所 稱之SRAM，其中二CMOS反相器係形成一正反器連接） 中，藉由擴大彼此相對方向上之各別傳導電晶體的元件區 10 域，而增加ON電流，但不改變該構成SRam之電晶體的晶 胞尺寸。藉此，其可能彌補傳導電晶體之ON電流的降低(此 係發生於非揮發性記憶體(諸如，一快閃記憶體)形成於相同 基板上之例子中之SRAM中）。由於此，即使於與一快閃記 憶體整合之SRAM中，其可能保證一足夠之操作電壓極限。 15 再者，依據本發明，此一ON電流的彌補係在不改變該 構成SRAM之電晶體（包括傳導電晶體）的位元線間距下達 成。藉此，其可能藉使用相同的知識，而設計一於一基板 上包括一邏輯元件、一 SRAM與一非揮發性記憶體之半導體 元件以及一於一基板上包括一邏輯元件與^一 SRAM但無一 20非揮發性記憶體之半導體元件。藉此，促進不同型式之半 導體元件的生產。 本發明之其他目的與進一步之優點將藉以下之詳細說 明並參照附隨之圖式而變得清楚。 圖式簡單說明 1269426 第1圖係為顯示傳統SRAM之結構的電路圖； 第2A與2B圖係為顯示對應於第1圖之SRAM之佈局的 圖式； 第3圖係為一解釋說明一 STI元件隔離結構的圖式； 5 第4A-4E圖係為顯示於一快閃記憶體中形成一 STI元件 隔離結構與一元件結構之製程的圖式； 第5圖係為一顯示與一快閃記憶體整合2SRAM之操 作極限的圖式，其與一不與一快閃記憶體整合之SRAM相比 較； 弟6圖係為一顯不該構成一與一快閃記憶體整合之 SRAM之電晶體之ON電流的圖式，其係與一不與一快閃記 憶體整合之SRAM相比較； 弟7圖係為顯示依據本發明第一具體實施例之sram 佈局的圖式， 15 第8圖係為一顯示第7圖之部份佈局的圖式； 第9A與9B圖係為顯示依據本發明第二具體實施例之 與一 SRAM整合之快閃記憶體之佈局與等效電路的圖式； 第10A-10D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的圖式，其中第8圖之SRAM與第9八與96 20 圖之快閃記憶體整合； 第11A-11D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的進一步圖式，其中第8圖之SRam與第9A 與9B圖之快閃記憶體整合； 第12A-12D圖係為顯示依據第二具體實施例之半導體 12 1269426 疋件之製造方法的再一圖式，其中第8圖之SRAM與第9八與 9B圖之快閃記憶體整合； 第13A-13D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的又一圖式，其中第8圖之SRAM與第9八與 5 9B圖之快閃記憶體整合； 第14A-14D圖係為顯示依據第二具體實施例之半導體 凡件之製造方法的再一圖式，其中第8圖之SRAM與第9八與 9B圖之快閃記憶體整合；
第15A-15D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的進一步圖式，其中第8圖之SRAM與第9a 與9B圖之快閃記憶體整合。 【實施方式】 較佳實施例之詳細說明 於現今之雨速半導體積體電路中，該顯示於第3圖中之 15所謂的S T1元件隔離結構係用於電氣絕緣各別之作動元件 (其構成積體電路）。
參照第3圖’其於一矽基板20上形成一元件隔離溝渠 20Α，以圍繞一元件區域2〇β，且一作動元件21係形成於元 件隔離區域20Β中，以使得作動元件21包括一閘極絕緣膜22 20 與一形成以符合一通道區域之閘極23。再者，於元件區域 20Β中，於閘極23之二側邊處形成LDD區域2〇ld與201d，且 源極與汲極擴散區域20S與20D係形成於元件區域20B中之 LDD區域201d與2〇ld的外部處。 於元件隔離溝渠20 A之表面上形成有一薄熱氧化膜 13 1269426 20a，其典型上具有約i〇nm的厚度。再者，於該熱氧化膜2〇a 上，形成有一CVD氧化物膜20b，以填充該元件隔離溝渠 20A，而作為元件隔離絕緣膜。 因為一快閃記憶體於寫入或刪除時係使用約10V之高 5電壓，故與近年之高速半導體積體電路（其在約2.5-3.3V電 壓下操作）相反，當使用一最適於此一低供應電壓之STI結 構時，其於STI結構中之元件區域20B與元件隔離溝渠20A 之間（特別是在其等之角落處)造成一電場的集中。藉此，造 成耐電壓降低或閘極絕緣膜可信度降低之問題。 10 有鑑於此問題，已知於傳統快閃記憶體元件中，施用 一形成快閃記憶體之元件區域的製程，該區域係大於高速 邏輯元件之區域，以及藉第4A-4E圖所示之製程而施用一圓 滑化角落部位的製程，以使得減輕此一角落部位處之電場 的集中。 15 芩照第4A圖，一具有約10nm厚度之熱氧化膜21A係形 成於一石夕基板21上，且一約120nm厚度之SiN膜21B係藉一 低壓CVD製程而形成於其上。於第3A圖之狀態下，siN膜 21B係藉一微影製程而圖案化，且該元件隔離溝渠係藉 施用一乾蝕刻製程至該具有約3 00nm厚度之矽基板2〇，同時 20使用所形成之SiN圖案21B作為一罩幕而形成。 接下來，於第4B圖之步驟中，第3A圖之氧化石夕膜21A 係藉使用HF水溶液之濕式|虫刻製程與使用；giN圖案21B作 為罩幕而移除，因此，其於石夕基板20表面與siN膜21B之 間形成一4〇nm深度之凹壁。 14 1269426 接下來，於第4C圖之步驟中，第2B圖之結構係進行一 熱氧化製程，且約4〇nm厚度之前述的熱氧化膜2如係形成於 该暴露之矽表面上，以使得熱氧化膜20a填充前述之凹壁。 接下來，於第4D圖中，一氧化矽膜20b係藉一CVD製 5私（其使用高密度電漿）而沈積於第4C圖之結構上，以使得 氧化矽膜20b填充元件隔離溝渠20A，而後藉一CMp製程進 行氧化矽膜表面之平坦化製程，並使用SiN膜21B作為一阻 塞物。由於此，故經熱氧化膜2〇a而獲得如第4D圖所示之結 構其中元件隔離溝渠20A係由氧化石夕膜（即，元件隔離絕 10 緣膜20b)所填充。 再者，於第4E圖之步驟中，SiN圖案21B係藉焦磷酸之 處理而移除，且熱氧化膜21A係藉一使用HF水溶液之濕式 蝕刻製程，而與圍繞之熱氧化膜2〇a —起移除。藉此，圓滑 化一元件區域20B之角落部位處的結構。 15 因為元件區域20B具有第4E圖結構中之此一圓滑角 落，故即使當於元件區域20B中形成一高壓元件（諸如，一 快閃記憶體）時，該由此角落部位中之電場集中所造成之漏 電流的產生亦可被抑制。另一方面，由於此圓化製程，該 可使用於元件形成之平坦矽基板表面20C的面積係不可避 20 免地被降低。因為此一原因，於傳統快閃記憶體元件中， 係為元件區域20B保留一大面積。 同時，當此一快閃記憶體與一高速邏輯元件（諸如， CMOS)或SRAM同時形成於一半導體基板上時，必須注意 該第4C圖之圓化製程（其藉熱氧化製程而圓化元件區域的 15 1269426 角落部位）亦於此高速邏輯元件4SRAM的元件區域中造成 圓滑化，故元件區域之有效面積係不可避免地被降低。因 為於高速下操作之高速邏輯元件或SRA]V^^、在開始時即被 設計以具有一小的元件區域，故此一使用於快閃記憶體之 5製造時以圓化元件區域的熱氧化製程係造成過度之有效元 件面積的降低，且其於半導體元件之操作特性上造成一非 輕微的效果。 因此，於構成本發明之基礎的研究中，本發明之發明 人已研究該與元件區域之角落部位之圓化製程（其係施用 10第4A_4E圖之製程至該具有適用於高速邏輯元件或SRam 之STI結構的石夕基板)有關的問題。 第5圖顯示於改變操作電壓Vcc時，實施於一與快閃記 憶體整合之SRAM(位於共同矽基板上）中之寫入/讀出操作 之證明結果’其巾’SRAM係為具有正常之〇8v操作電麼的 15兀件。於第5圖中，△顯*SRAM與快閃記憶體整合之例子， 而◊顯示僅SRAM形成於基板上之例子。 參照第5圖，於僅CMOS元件與SRAM形成於基板上而 無快閃記憶體元件之例子中，將發現，於操作電壓Μ降至 ’之情況中’亦證實有正常之讀出/寫人操作，其指出所 2〇形成之SRAM具有足夠的操作電壓極限。另—方面，於快閃 記憶體與CMOS元件及SRAM整合於同—基板上的例子 中，於操作電壓已降低至低於咖時，其開始出現_sram 元件衰退，以顯示正常之讀出/寫入操作。特別是，當操作 電壓低至0.7V時，將發現大部份的SRAM不再進行正^讀出 1269426 /寫入操作。 第6圖顯示該構成SRAM之傳導電晶體之閥電壓與該 包括於第7圖之實例中之ON電流的結果。 參照第6圖，當與不形成快閃記憶體之例子相較時，於 5 形成有快閃記憶體之例子中，其造成10%或更多之on電流 的降低，其指出，由於元件區域20C之寬度的實質降低(參 照第4E圖而說明），故造成沒極電流的降低。當於sraM之 傳導電晶體中發生此一汲極電流之降低時，其造成一嚴重 的問題’諸如’於供應電流中造成微細波動時之SRAM讀出 10 /寫入操作的失敗。 假若SRAM之元件面積增加，則可解決此問題。然而， 此SRAM之元件面積的增加係引起晶片面積的增加，而造成 半導體元件製造成本的增加。此外，其必須重新設計 SRAM(巨化的再設計），同時此係造成發展成本的增加以及 15 發展製程步驟的增加。 [第一具體實施例] 第7圖係為顯示本發明第一具體實施例2SRAM 4〇之 佈局的平面圖，而第8圖係為顯示第7圖之記憶體晶胞陣列 之一記憶體晶胞之佈局的平面圖。 2〇 參照第7與8圖，SRAM 40具有一與第i圖之SRAM 1〇 相同之等效電路圖，且其包括一正反器電路FF，該正反器 電路FF係由第一CMOS反相器11(其中，一p_通道M〇s電晶 月且之第〜負載電晶體LT1係與一η-通道MOS電晶體之第一 驅動器電晶體DT2串聯連接）以及一第二CM〇s反相器12(其 17 1269426 中，一P-通道MOS電晶體之第二負載電晶體LT2係與&通道 M〇S電晶體之第二驅動器電晶體LD2串聯連接)所形成，其 中，该連接第一負載電晶體LT1與第一驅動器電晶體£)丁1之 連接節點N1係經一第一傳導電晶體TF1(由一通道電
5晶體所形成）而連接至一第一位元線BL，且由該字元線WL 與又一第一位元接觸區域BC1所控制。同樣地，該連接第 一負載電晶體LT2與第二驅動器電晶體DT2之連接節點n2 係經一η-通道MOS電晶體之第二傳導電晶體TF2而連接至 第二位元線/BL，且由字元線WL與第二位元接觸區域BC2 10 所控制。 於此一結構之SRAM中，非常重要的是，該驅動驅動 器電晶體DT1與DT2之負載電晶體1^1與1^2具有足夠之用 於SRAM高速操作之電流驅動性能。 、參照第7圖，其於矽基板之表面上形成呈橫列與縱行形 15式之元件區域4〇A與元件區域備，其等處於被STi元件隔 離結構401所圍繞之狀態，其中部份之元件區域40A與部份 之元件區域40B係構成具有第！圖之電路構造的記憶體晶 胞，如第8圖所示。 參照第8圖，傳導電晶體TF1與TF2共享一閘極^，而 2〇負载電晶體1^1與負載電晶體DT1共享一閘極G2。再者，負 載電晶體LT2與驅動器電晶體〇丁2共享一閘極G3。 再者，第1圖之節點N1係由該由傳導電晶體TF1與驅動 口口笔日日體DT1所共旱之擴散區域所提供，其中節點见係經 一未述及之互連模式，而連接至一相對之負載電晶體lti 18 1269426 的擴散區域ΝΓ。同樣地，第1圖之節點N2係藉由傳導電晶 體TF2與驅動器電晶體dT2所共享之擴散區域而提供，而節 點N2係藉一未述及之互連模式，而連接至一相對之負載電 晶體LT2的擴散區域N1，。 5 再者，閘極G2係藉一未述及之互連模式，而連接至該 節點N2，同樣地，閘極G3係藉一未述及之互連模式，而連 接至該節點N1。 於本具體實施例中，必須注意的是，傳導電晶體TF1 與TF2係形成於各別之彼此相鄰的元件區域4〇]81與4〇62中 10 (其相當於彼此相鄰之橫越STI結構401的平行延伸部位 40b)，其中必須注意的是，其上形成有傳導電晶體TF丨或TF2 之部位40b係具有增加的寬度w，以使得電晶體TF1與TF2 之閘極寬度增加。 由於此，於在同一基板上亦形成一在高壓下操作之非 15揮發性半導體元件(諸如，一快閃記憶體）的例子中，該傳導 電晶體之閘極寬度的降低與相關之ON電流的降低（由諸如 第4圖所述之熱氧化製程所進行之元件區域的圓化製程所 造成)係有效地被彌補。 藉此，必須注意的是，元件區域4061與4062之元件區 20 域部位40b的擴大係在與元件區域4(^1與4(^2之彼此相反 的方向上進行。藉此，其不會造成下列問題，即，該形成 於元件區域4061與4(^2間之依據設計原則而具有預定寬度 之STI結構40的寬度係被降低。因此，第8圖之結構具有下 列特徵，即，元件區域4(^1與4062之彼此相對的邊緣係界 19 1269426 定呈直線邊緣線。 再者’必須注意的是’因為元件區域的擴大係在元件 區域4031與4(^2之彼此相對的方向上進行，故該形成於元 件區域40B!中之位元線接觸點BCi係朝元件區域4〇b2而與 5元件區域40Bl相對錯置。再者，該形成於元件區域40B2中 之位元線接觸點BC2係朝元件區域4〇Βι而與元件區域4〇b2 相對錯置。因為位元線接觸點BCi與Bc2係依一預定之設計 原則而以一預定之間距而形成，故，如第8圖所示之元件區 域的擴大係不造成位元線接觸點BCi與Bc2之實質位移錯 10 置。 於第8圖之佈局中，必須注意的是，於超出接點N1* N2之元件區域4〇31與4032的部位中，並無元件區域寬度w 的擴大。由於此，該形成於超出接點N1*N2之元件區域 4(^1與4062之U-形部位中的驅動器電晶體1)丁1或1：)72的特 15 性變化係成功地被避免。 洋吕之，當前述之擴大部位形成至靠近接點N1或N2之 部位時，因為該發生於元件區域暴露時之鄰近效應，故亦 於鈾述之元件區域4(^1與4〇丑2之U-形部位中造成一圓滑部 位且產生驅動裔電晶體DT1或DT2之閘極越過此圓滑部位 20中之元件區域的現象。於此結構中，當於閘極位置中造成 一微細移位時，驅動器電晶體D T1或D T 2的閘極寬度係明顯 地改變，且難以達成理想SRAM操作。必須注意的是，第8 圖之佈局可避免此一問題。 [弟_具體實施例] 20 1269426 第9A圖係為一顯示N0R型4快閃記憶體60之佈局的 圖式4N0R型式快閃記憶體6〇具有一第9圖之等效電路 圖，且與第7與8圖之SRAM整合於一共有之石夕基板上。 參照第11A圖，於相同之絲板(其上已形成有彼此平 5行之SRAM 40)上形成有快閃記憶體6〇之作動區域&，其 中，其經一隧道絕緣膜62(未述及於第9A圖中），而延伸一 浮閘圖案63於該；^基板上，以穿越該作動區域61。 再者，於該浮閘圖案63上，其經一 ΟΝΟ電容耦合膜 64(未述及於第9Α圖中），而形成有一控制電極圖案65，其 10方式係使得控制電極圖案65穿過作動區域61並形成一字元 線。 再者’於該作動區域61中，於該控制電極圖案65之二 側邊處形成一位元線68與一源極線67。 於後’將參照第 10A-10D、11A-11D、12A-12D、 15 13A-13D、14A-14D與15A-15D圖說明一半導體積體電路元 件之製造方法’该半導體積體電路元件包括位於一共有半 導體基板上之第9Α圖的NOR型式之快閃記憶體60與第8圖 的SRAM 40，其中快閃記憶體60之說明將與第9A圖中所示 之A-A’與B-B’橫截面來進行，而SRAM 40的說明將與第8 2〇 圖中所示之C-C’與D-D’橫截面來進行。於此，必須注意的 是，第10A-15A圖係顯示快閃記憶體60之A-A’橫截面，而第 10B-15B圖係顯示快閃記憶體60之B-B’橫截面。再者，第 10C-15C圖係顯示SRAM40之C-C’橫截面，而第10D-15D圖 係顯示DRAM40的橫截面。 21 1269426 首先，參照第10A-10D圖，將發現STI元件隔離結構4〇I 係已形成於一石夕基板40S上，且已於石夕基板40S之表面上形 成各種井、通道阻擋擴散區域、通道摻雜擴散區域等，其 等相當於如第10A-10D圖所示之各別的元件區域中。有關於 5 此等元件區域的形成，SRAM 40之元件區域4061與4032以 及快閃記憶體之元件區域61係施用第4B圖所述之熱氧化製 程，因此，於此等元件區域中之角落部位係被圓化。 再者，於第10A-10D圖之步驟中，於矽基板4〇S上形成 約10nm厚度之熱氧化膜（相當於各別元件區域），以作為快 1〇 閃記憶體60之隧道絕緣膜62。再者，一與p(磷)摻雜成n+_ 型之非晶系矽膜係藉一低壓CVD製程而形成於該隧道絕緣 膜62上，其具有80-120nm厚度且相當於浮閘圖案63。於第 10A-10D圖之步驟中，非晶系矽膜63係圖案化成帶形，以相 對於快閃記憶體60之元件區域61，可如第10B圖之B-B，橫截 15面所示，其中非晶系矽膜63之表面係以一ΟΝΟ膜64覆蓋。 接下來’於第11A-11D圖之步驟中，隨道絕緣膜62、非 晶系矽膜63與ΟΝΟ膜64係自欲形成SRAM 40之區域處移 除，且於第12A-12D之步驟中，進行一熱氧化製程至第 11A-11D圖之結構。藉此，具有約2nm厚度之熱氧化膜4〇# 20係形成於元件區域40Βι與4〇B2之暴露表面上，以作為傳導 電晶體TF1與TF2及其他MOS電晶體(構成前述之SRAM 4〇) 之閘極絕緣膜。於第12A-12D圖之步驟中，其更於矽基板上 形成一具有約200nm厚度之多晶矽膜65，以作為快閃記憶體 40之控制電極圖案以及該構成sram 40之各別電晶體之閘 22 1269426 再者，於第13A-13D圖之步驟中，多晶矽膜65、位於 多晶矽膜65下方之ΟΝΟ膜64與非晶系矽膜63、位於非晶系 矽膜63下方之隧道絕緣膜62係於欲形成快閃記憶體60之區 5 域中被圖案化，其中該被圖案化之非晶系矽膜63係形成快 閃記憶體60之浮閘圖案，而該圖案化之多晶矽膜65係形成 快閃記憶體60之控制電極圖案。藉此，浮閘63、ΟΝΟ膜64 與控制電極圖案65係形成一快閃記憶體60之堆疊閘極結構 60SG。
10 同時，多晶矽膜65與下層之熱氧化膜40gi係於SRAM 40之區域中被圖案化，且閘極圖案與相對之閘極絕緣膜圖 案係形成，以符合於該構成SRAM 40之MOS電晶體。於第 13C圖之橫截面中，必須注意的是，該所形成之多晶石夕圖案 係構成閘極G1。 15 再者，於第13A-13D圖之步驟中，進行η-型雜質元素的 離子植入，並使用所形成之多晶矽圖案65作為一罩幕，且 於快閃記憶體60之元件區域中之閘極結構60SG的二側邊處 形成η-型擴散區域61LD，以作為快閃記憶體60之LDD區 域。再者，由於此離子植入製程，擴散區域40ex係形成於 20 閘極圖案G1之二側邊處之SRAM 40的元件區域4081與4062 中（如弟13D圖所不）’以作為MOS電晶體之源極與汲極延伸 區域。 再者，於第14A-14D圖的步驟中，側壁絕緣膜60SW係 形成於堆疊閘極結構60SG之二側壁表面上。再者，雖然未 23 1269426 說明，但相似的側壁絕緣膜亦形成於閘極Gi之二側壁表面 上。再者，進行一雜質元素之離子植入製程至該矽基板 40S ’同時使用侧壁絕緣膜作為一罩幕，且於ldd區域61LD 之外側處之快閃記憶體60的元件區域中形成擴散區域6 i s 5與61D，其等呈部份重疊關係，以作為快閃記憶體60之源極 與汲極區域。再者，於SRAM 40之元件區域中，於源極與 沒極延伸區域40ex之外侧處，以彼此呈部份重疊關係之方 式，形成該構成SRAM 40之MOS電晶體(諸如，傳導電晶體 TF1與TF2)的源極與汲極擴散區域40SD。 10 再者，於第14A-14D圖的步驟中，藉一金屬矽化物製 程，於快閃記憶體60之堆疊閘極結構60SG與源極與汲極區 域61S與61D上形成石夕化始層60sil。同時，藉一金屬石夕化物 製程，亦於SRAM 40中之閘極G1與源極與汲極區域4〇SD上 形成石夕化始層40sil。 15 接下來，於第i5A-15D圖之步驟中，第14A-14D圖之結 構係以一具有約50nm厚度之SiN保護膜60SN所覆蓋，且一 氧化矽膜之界層絕緣膜60IL係藉一高密度電漿CVD製程而 形成於其上。 再者，於相對於元件區域61之界層絕緣膜60IL中形成 20 W(鎢）之接觸栓60w，以製造與擴散區域61S與61D之接觸 性’且一 A1互連圖案60AL係提供於界層絕緣膜60IL上，其 中，該接觸栓60W係形成以產生與Ai互連圖案6〇八1的接觸 性，其係依一預定設計原則而形成。 相似地，於相對於元件區域4(^1與4(^2(其與源極與汲 24 1269426 極擴散區域40SD接觸）之界層絕緣膜6〇IL中形成接觸拴 4〇W，且一A1互連圖案40AL係形成於界層絕緣膜上，其中， 該接觸栓響係形成以產生與A1互連w_al的接觸性， 其係依一預定設計原則而形成。 5 依據本發明，其可能排除該發生於一SRAM元件（其與 在高速操作下之一高壓元件整合）中，因SRAM之傳導電晶 體中之閘極寬度降低(特別是發生於藉一熱氧化製程以於 半V體基板上進行元件區域之圓滑化製程以用於高壓元 件(諸如，快閃記憶體)之高壓操作的時候）所造成之〇N電流 10降低的問題，且不改變電晶體的晶胞尺寸。由於此，本發 明可能將該用於SRAM之相同的晶胞尺寸使用於—邏輯元 件與該SRAM整合於一共有之基板上的任何半導體元件中 u及除了邏輯元件與SRAM外亦整合有—非揮發性記憶體 15元件(諸如’ 一快閃記憶體)於一共有之基板上的半導體元件 中。藉此，本發明係有利於半導體元件之設計與製造。 再者，於本發明中，必須注意的是，快閃記憶體並不 限於第11圖所示之NOR型式，而可使用NAND型式之元件。 再者，本發明並不限於前述之具體實施例，可在不偏 離本發明之範疇下進行不同的變化及改良。 20 r ^ 【圖式^簡單^ 明】 第1圖係為顯示傳統SRAM之結構的電路圖； 第2A與2B圖係為顯示對應於第1圖之SRAM之佈局的 圖式； 第3圖係為一解釋說明一 STI元件隔離結構的圖式； 25 1269426 第4A-4E圖係為顯示於一快閃記憶體中形成一 STI元件 隔離結構與一元件結構之製程的圖式； 第5圖係為一顯示與一快閃記憶體整合之SRAM之操 作極限的圖式，其與一不與一快閃記憶體整合之S RAM相比 5 較； 第6圖係為一顯示該構成一與一快閃記憶體整合之 SRAM之電晶體之ON電流的圖式，其係與一不與一快閃記 憶體整合之SRAM相比較； 第7圖係為顯示依據本發明第一具體實施例之SRAM 10 佈局的圖式； 第8圖係為一顯示第7圖之部份佈局的圖式； 第9A與9B圖係為顯示依據本發明第二具體實施例之 與一SRAM整合之快閃記憶體之佈局與等效電路的圖式； 第10A-10D圖係為顯示依據第二具體實施例之半導體 15 元件之製造方法的圖式，其中第8圖之SRAM與第9A與9B 圖之快閃記憶體整合； 第11A-11D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的進一步圖式，其中第8圖之SRAM與第9A 與9B圖之快閃記憶體整合； 20 第12A-12D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的再一圖式，其中第8圖之SRAM與第9A與 9B圖之快閃記憶體整合； 第13A-13D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的又一圖式，其中第8圖之SRAM與第9A與 26 1269426 9B圖之快閃記憶體整合； 第14A-14D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的再一圖式，其中第8圖之SRAM與第9八與 9B圖之快閃記憶體整合； 第15A-15D圖係為顯示依據第二具體實施例之半導體 元件之製造方法的進一步圖式，其中第8圖之SRAM與第9A 與9B圖之快閃記憶體整合。 【主要元件符號說明】 10、40 SRAM # 10A、10B、 20B、40A、40B 、40B!、 40B2 、61元件區域 101、401 元件隔離結構 20、40S 碎基板 20A 元件隔離溝渠 20a 薄熱氧化膜 20b CVD氧化物膜 20C 平坦砍基板表面 20D、20S 源極與汲極擴散區域 21 作動元件 21A、 40gi 熱氧化膜 21B SiN膜 22 閘極絕緣膜 23 閘極 40AL 、60AL A1互連圖案 40b 元件區域部位 40ex、 61D ' 61S 擴散區域 40SD 源極與汲極擴散區域 40sil、( 50sil 矽化鈷層 40W、60W 接觸拴 60 快閃記憶體 60IL、61IL 界層絕緣膜 60SG 堆豐閘極結構 60SN SiN保護膜 60SW 側壁絕緣膜 61LD n-型擴散區域 62 隧道絕緣膜 63 浮閘 64 ΟΝΟ膜 27 1269426 65 控制電極圖案 67 源極線 68 位元線 201d LDD區域 BQ 、BC2位元線接觸點 BL 第一位元線 /BL 第二位元線 DT1 第一驅動器電晶體 DT2 第二驅動器電晶體FF 正反器電路 G卜 G2、G3 閘極 11 第一 CMOS反相器 12 第二CMOS反相器 LT1 第一負載電晶體 LT2 第二負載電晶體 m、N2 連接節點 Nl， 、N2’ 擴散區域 TF1 第一傳導電晶體 TF2 第二傳導電晶體 w 寬度 WL字元線 28