JP2006005216A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Mに複数のアシストゲート電極部21が互いに間隔を隔てて形成される。周辺回路領域Pでは平坦な半導体基板1の表面が露出する。次に、所定の条件のもとで、露出している半導体基板1の表面に酸化処理が施される。平坦な周辺回路領域Pに露出する半導体基板1の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Mでは、アシストゲート電極部21によって挟まれていることで、露出している半導体基板1の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Mに形成されるフローティングゲート酸化膜8aの膜厚は、周辺回路領域Pに形成されるゲート酸化膜10の膜厚よりも薄くなる。
【選択図】 図6
【解決手段】 メモリセル領域Mに複数のアシストゲート電極部21が互いに間隔を隔てて形成される。周辺回路領域Pでは平坦な半導体基板1の表面が露出する。次に、所定の条件のもとで、露出している半導体基板1の表面に酸化処理が施される。平坦な周辺回路領域Pに露出する半導体基板1の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Mでは、アシストゲート電極部21によって挟まれていることで、露出している半導体基板1の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Mに形成されるフローティングゲート酸化膜8aの膜厚は、周辺回路領域Pに形成されるゲート酸化膜10の膜厚よりも薄くなる。
【選択図】 図6
Description
本発明は半導体装置の製造方法に関し、特に、不揮発性メモリを備えた半導体装置の製造方法に関するものである。
従来、不揮発性メモリを備えた半導体装置にフラッシュメモリがある。フラッシュメモリでは、高集積化、高速化に対応するためにMOSトランジスタのゲート絶縁膜の薄膜化が進められている。一方で、フラッシュメモリには動作電圧の低電圧化と低消費電力化が進められている。そのため、MOSトランジスタには、複数の異なるゲート絶縁膜が使用されることとなった。たとえば、メモリセルを構成するMOSトランジスタでは、ゲート絶縁膜は比較的薄く形成される。これに対して、周辺回路を構成するMOSトランジスタでは、ゲート絶縁膜は比較的厚く形成される。
特許文献1では、このようにゲート絶縁膜の膜厚の異なる複数のMOSトランジスタを備えた半導体装置の製造方法が開示されている。その半導体装置の製造方法について簡単に説明する。まず、半導体基板の全面に第1のゲート絶縁膜となる第1絶縁膜が形成される。次に、写真製版およびエッチングを施すことにより、所定の領域に位置する第1絶縁膜を残して他の領域に位置する第1絶縁膜が除去される。次に、第1絶縁膜が除去された他の領域に、第2のゲート絶縁膜となって第1絶縁膜とは膜厚の異なる第2の絶縁膜が形成される。このようにして、1つの半導体基板上において、MOSトランジスタの膜厚の異なるゲート絶縁膜が形成される。
特開2001−7217号公報
しかしながら、上述した半導体装置の製造方法では次のような問題点があった。膜厚の異なるゲート絶縁膜を形成しようとすれば、特定の領域に位置するゲート絶縁膜となる絶縁膜を覆うマスク材が必要になる。そのためマスク材をパターニングするためのマスク(レチクル)が必要になり、製造コストが上昇する問題があった。
また、一般にマスク材としてフォトレジストが使用されるが、フォトレジストはゲート絶縁膜となる絶縁膜上に形成される。そのため、その絶縁膜がフォトレジストによって汚染されてMOSトランジスタの信頼性が損なわれるおそれがあった。
本発明は、上記問題点を解決するためになされたものであり、その目的はマスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供することである。
本発明に係る半導体装置の製造方法は、不揮発性メモリを備えた半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面にメモリセルを形成するためのメモリセル領域と、周辺回路を形成するための周辺回路領域とを形成する。メモリセル領域に互いに間隔を隔てて所定の高さを有する複数の電極部を形成する。酸化処理を施すことにより、メモリセル領域において電極部によって挟まれた領域に位置する半導体基板の表面部分に第1絶縁膜を形成するとともに、周辺回路領域に位置する半導体基板の表面部分に第2絶縁膜を形成する。その第1絶縁膜および第2絶縁膜を形成する工程では、メモリセル領域において電極部によって挟まれた領域に露出した半導体基板の表面部分に供給する酸化のための酸化種を、周辺回路領域において露出した半導体基板の表面に供給する酸化種よりも少なくすることで、互いに膜厚の異なる第1絶縁膜および第2絶縁膜が同時に形成される。
この方法によれば、メモリセル領域に形成される電極部の構造を利用して、酸化種の供給量を周辺回路領域に供給される酸化種の量より少なくして、互いに膜厚の異なる第1絶縁膜および第2絶縁膜を同時に形成することができる。
本発明の実施の形態に係る半導体装置の製造方法は、アシストゲート型のフラッシュメモリの製造方法である。まず、はじめにアシストゲート型のフラッシュメモリの構造について説明する。図1に示すように、半導体基板1の主表面に素子分離絶縁膜2を形成することによって、メモリセル領域Mと周辺回路領域Pとが形成されている。
メモリセル領域Mには、所定の導電型のウェル領域3aが形成されている。そのウェル領域3aの表面上には、一方向に沿って互いに間隔を隔てて所定の高さを有する複数の電極部としてのアシストゲート電極部21がそれぞれ形成されている。
アシストゲート電極部21は、半導体基板1の表面上に形成されたアシストゲート酸化膜4aおよびアシストゲート電極5aと、そのアシストゲート電極5a上に形成されたシリコン酸化膜6aの部分とを有して構成される。アシストゲート電極部21の側面上にはサイドウォール酸化膜7が形成されている。
その隣り合うアシストゲート電極部21の間に位置する半導体基板1の表面部分には、フローティングゲート酸化膜8aを介在させてフローティングゲート電極9が形成されている。そのフローティングゲート電極9上にシリコン酸窒化膜などの所定の絶縁膜13が形成されている。
その絶縁膜13上に、アシストゲート電極部21が延在する方向(紙面に垂直)と直交する方向(紙面と平行)に、コントロールゲート電極14が形成されている。コントロールゲート電極14はワード線となる。
コントロールゲート電極14は、アシストゲート電極部21およびフローティングゲート電極9と電気的に絶縁されている。なお、フローティングゲート電極9は、隣り合うアシストゲート電極部21の間の部分とコントロールゲート電極14とが交差する部分に形成されている。
一方、周辺回路領域Pには所定の導電型のウェル3bが形成されている。ウェル領域3bの表面上にゲート酸化膜10を介在させて、ゲート電極11が形成されている。そのゲート電極11の両側面上にはサイドウォール酸化膜12がそれぞれ形成されている。ゲート電極11を挟んで位置する半導体基板の一方の領域にはソース領域15aが形成され、他方の領域にはドレイン領域15bが形成されている。アシストゲート型のフラッシュメモリの主要部は上記のように構成される。
なお、アシストゲート型のフラッシュメモリでは、隣接するアシストゲート電極部21によって挟まれた領域にフローティングゲート電極9が柱状に形成されていることから、このメモリ構造はモノリス(Monolith)型のメモリ構造とも称される。
上述したアシストゲート型のフラッシュメモリでは、アシストゲート電極部21のアシストゲート5aに所定の電圧を印加することによって、そのアシストゲート電極5aの直下に位置する半導体基板1の領域(ウェル領域3a)にウェル領域3aの導電型とは反対の導電型の反転層が形成される。この反転層はメモリセルのソースおよびドレインを含むビット線を形成する部分となる。これにより、メモリセル領域Mにビット線を形成するための不純物領域を形成する必要がない。
また、アシストゲート電極5aはビット線を形成する機能を有する他に、隣り合うメモリセル間を電気的に分離する機能も有する。すなわち、アシストゲート電極5aには電圧を印加しなければウェル領域3aには反転層は形成されず、隣り合うメモリセルを電気的に分離することができる。これにより、隣り合うメモリセルを電気的に分離するための分離領域を設ける必要もない。
このようにして、アシストゲート型のフラッシュメモリでは、ビット線を形成するための不純物領域と隣り合うメモリセルを電気的に分離するための分離領域とを設ける必要がないので、メモリセル領域Mの占有面積の大幅な縮小を図ることができる。
そのようなアシストゲート型のフラッシュメモリにおいて、メモリセル領域Mに位置するフローティングゲート9の直下形成されるフローティングゲート酸化膜8aの膜厚T1は、周辺回路領域Pに位置するゲート電極11の直下に形成されるゲート酸化膜10の膜厚T2よりも薄く設定されている。
なお、アシストゲート型のフラッシュメモリの動作については、たとえば文献(Y.Sasago,et.al.,:”90-nm-node multi-level AG-AND type flash memory with cell size of true 2 F2/bit and programming throughput of 10 MB/s“,IEDM Tech.Dig.,(2003)p.823.)に詳しい説明があるので、ここではその説明を省略する。
次に、上述したアシストゲート型のフラッシュメモリの製造方法について説明する。まず、図2に示すように、半導体基板1の主表面の所定の領域に溝型の素子分離絶縁膜2を形成することで、メモリセル領域Mと周辺回路領域Pとが形成される。そのメモリセル領域Mと周辺回路領域Pに所定の導電型の不純物イオンを導入することにより、メモリセル領域Mにはウェル3aが形成され、周辺回路領域Pにはウェル3bが形成される。
次に、たとえば温度約800℃、水蒸気雰囲気のもとで、半導体基板1の表面(ウェル領域3a,3bの表面)に酸化処理を施すことで、図3に示すように、膜厚約8nmのアシストゲート絶縁膜となるシリコン酸化膜4が形成される。そのシリコン酸化膜4上に、たとえばCVD(Chemical Vapor Deposition)法により、アシストゲート電極となる多結晶シリコン膜5が形成される。その多結晶シリコン膜5上に、たとえばCVD法により膜厚約300nmのシリコン酸化膜6が形成される。
そのシリコン酸化膜6上に、図4に示すように、メモリセル領域Mにアシストゲート電極部をパターニングするためのレジストパターン16が形成される。そのレジストパターン16をマスクとして、シリコン酸化膜6、多結晶シリコン膜5、シリコン酸化膜4に異方性エッチングを施して半導体基板の表面を露出することにより、シリコン酸化膜4からなるアシストゲート酸化膜4a、多結晶シリコン膜5からなるアシストゲート電極5aおよびシリコン酸化膜6の部分をそれぞれ有する複数のアシストゲート電極部21が互いに間隔を隔てて形成される。
一方、周辺回路領域Pでは、シリコン酸化膜6、多結晶シリコン膜5およびシリコン酸化膜4が除去されて、半導体基板1の表面が露出する。その後、レジストパターン16が除去される。次に、アシストゲート電極部21を覆うように半導体基板1上に、たとえばシリコン酸化膜(図示せず)が形成される。そのシリコン酸化膜の全面に異方性エッチングを施すことにより、図5に示すように、アシストゲート電極部21の両側面上にサイドウォール酸化膜7がそれぞれ形成される。
次に、たとえば温度約800℃、水蒸気雰囲気のもとで、露出している半導体基板1の表面(ウェル領域3a,3bの表面)に酸化処理が施される。このとき、メモリセル領域Mにおいて露出している半導体基板1の表面は、アシストゲート電極部21によって挟まれた領域(空間)の底に位置する。つまり、半導体基板1の表面は開口部の底に露出している状態にある。
一方、周辺回路領域Pではシリコン酸化膜6、多結晶シリコン膜5およびシリコン酸化膜4が除去されて、平坦な領域に半導体基板1の表面が露出している状態にある。
そのため、平坦な周辺回路領域Pに露出する半導体基板1の表面に供給される酸化種としての酸素ラジカルの量と比べると、メモリセル領域Mでは、アシストゲート電極部21によって挟まれていることで、その挟まれた領域の底に露出している半導体基板1の表面にまで供給される酸素ラジカルの量は少なくなる。
その結果、図6に示すように、酸化処理を施すことによってメモリセル領域Mに形成される第1絶縁膜としてのフローティングゲート酸化膜8aの膜厚は、周辺回路領域Pに形成される第2絶縁膜としてのゲート酸化膜10の膜厚よりも薄くなる。たとえば、フローティングゲート酸化膜8aの膜厚を約8nmとすると、ゲート酸化膜10の膜厚は約15nmとなる。しかも、フローティングゲート酸化膜8aはアシストゲート電極部21によって挟まれた領域に位置する半導体基板1の表面に自己整合的に形成されることになる。
その後、アシストゲート電極部21を覆うように、たとえば膜厚約150nmの多結晶シリコン膜(図示せず)が形成される。その多結晶シリコン膜の全面に異方性エッチングを施すことにより、図7に示すように、メモリセル領域Mにおいて、アシストゲート電極部21によって挟まれた領域にフローティングゲート電極9が自己整合的に形成される。
一方、周辺回路領域では、ゲート電極11が形成される。なお、このゲート電極11はフローティングゲート電極9を形成する工程と同時に形成してもよい。
その後、図8に示すように、メモリセル領域Mでは、フローティングゲート電極9上に、たとえばシリコン酸窒化膜などの絶縁膜13が形成される。その絶縁膜13上にコントロールゲート電極14が形成される。
また、周辺回路領域Pでは、ゲート電極11を挟んで位置する半導体基板1の一方の領域にはソース領域15aが形成され、他方の領域にはドレイン領域15bが形成される。そのゲート電極11の両側面上に、たとえばシリコン酸化膜などのサイドウォール酸化膜12がそれぞれ形成される。このようにして、図1に示すフラッシュメモリの主要部分が完成する。
なお、実際のフラッシュメモリでは、メモリセル領域Mおよび周辺回路領域Pを覆うように層間絶縁膜が形成され、その層間絶縁膜に所定のコンタクトホールおよびそのコンタクトホールを埋めるプラグ材等が形成される。そのプラグ材に電気的に接続されるように層間絶縁膜上に所定の配線(いずれも図示せず)等が形成される。
上述した半導体装置の製造方法では、膜厚の異なるフローティングゲート酸化膜8aとゲート酸化膜10とを同時に形成することができる。このことについて、比較例を交えて説明する。
まず、比較例に係る製造方法では、図9に示すように、半導体基板101の主表面に溝型の素子分離絶縁膜102を形成することにより、メモリセル領域Mと周辺回路領域Pが形成される。その半導体基板101の表面に酸化処理を施すことにより、第1ゲート酸化膜となる所定の膜厚のシリコン酸化膜103が形成される。
次に、図10に示すように、そのシリコン酸化膜103上にメモリセル領域Mを覆うレジストパターン104が形成される。そのレジストパターン104をマスクとしてシリコン酸化膜103に異方性エッチングを施すことにより、周辺回路領域Pに位置するシリコン酸化膜103の部分が除去されて半導体基板1の表面が露出する。一方、メモリセル領域Mではシリコン酸化膜103aが残される。
その後、図11に示すように、酸化処理を施すことにより、シリコン酸化膜103の膜厚とは膜厚が異なり、第2ゲート酸化膜となるシリコン酸化膜105が形成される。このようにして、比較例に係る製造方法では、膜厚の異なるゲート酸化膜ごとに対応するシリコン酸化膜が形成される。そのために、対応するレジストパターンなどのマスク材を形成するためのマスクが必要とされる。
これに対して、上述した半導体装置の製造方法では、図12に示すように、メモリセル領域Mにおいて露出している半導体基板1の表面はアシストゲート電極部21によって挟まれているために、その表面にまで酸化種としての酸素ラジカルが到達しにくい。そのため、メモリセル領域Mでは、露出した半導体基板の表面に供給される酸素ラジカルの量は、平坦な周辺回路領域Pに露出する半導体基板1の表面に供給される酸素ラジカルの量と比べて少なくなる。
これにより、メモリセル領域Mに形成されるフローティングゲート酸化膜8aの膜厚を、周辺回路領域Pに形成されるゲート酸化膜10の膜厚よりも薄くすることができる。その結果、マスクの枚数を増やすことなく、しかも、レジストによって汚染されることなく、膜厚の異なるフローティングゲート酸化膜8aとゲート酸化膜10とを、露出した半導体基板1の表面に自己整合的に同時に形成することができる。
さらに、上述した半導体装置の製造方法では、アシストゲート電極5aとなる多結晶シリコン膜5上に形成されるシリコン酸化膜6の膜厚を変えることによって、メモリセル領域Mに形成されるフローティングゲート酸化膜8aの膜厚とゲート酸化膜10の膜厚との膜厚比を要求に応じて容易に変化させることができる。
すなわち、アシストゲート電極21によって挟まれた領域(空間)のアスペクト比と、酸化条件の組合わせによって、メモリセル領域Mに形成されるフローティングゲート酸化膜8aの膜厚と、周辺回路領域Pに形成されるゲート酸化膜10の膜厚とを最適な膜厚の関係に設定することができる。
ここで、実験によって得られた周辺回路領域Pに形成されるゲート酸化膜10の膜厚T2に対するメモリセル領域Mに形成されるフローティングゲート酸化膜8aの膜厚T1との膜厚比の、アスペクト比の依存性のグラフを図13に示す。アスペクト比は、アシストゲート電極部21によって挟まれた領域(空間)における半導体基板1の表面が露出している部分の長さAに対するアシストゲート電極21の高さBの比として定義される。
図13に示すように、アスペクト比が大きくなるにしたがって膜厚比は減少しており、長さAが同じであればアシストゲート電極部21の高さをより高くすることによって、周辺回路領域に形成されるゲート酸化膜の膜厚に比べて、メモリセル領域Mに形成されるフローティングゲート酸化膜の膜厚をより薄くすることができる。
このように、上述したアシストゲート型のフラッシュメモリの製造方法によれば、メモリセル領域Mでは柱状に形成されたアシストゲート電極部21の構造を利用して、酸素ラジカルの供給量を、そのようなアシストゲート電極部が形成されない周辺回路領域Pに供給される酸素ラジカルの量より少なくすることができる。
その結果、膜厚の異なるフローティングゲート酸化膜8aとゲート酸化膜10とを、それぞれメモリセル領域Mと周辺回路領域Pとに同時に形成することができる。しかも、アシストゲート電極部21の高さ(アスペクト比)を変えることによって、フローティングゲート酸化膜8aとゲート酸化膜10との膜厚の関係を容易に変えることができる。アシストゲート電極部21の高さは、シリコン酸化膜6の膜厚を変えることで容易に変えることができる。
なお、上述した製造方法では、メモリセル領域Mに形成されるフローティングゲート酸化膜を水蒸気雰囲気のもとで形成する場合を例に挙げて説明した。その水蒸気雰囲気のもとで酸化処理を施した後に、たとえば、温度約1100℃、濃度5%のNO(一酸化窒素)雰囲気のもとで約10分のアニール処理を施してもよい。こうすることで、フローティングゲート酸化膜8a中に窒素が導入されて、フローティングゲート酸化膜8aとして電荷のリークをより低減することができる。
また、各ゲート酸化膜を形成する手法として、水蒸気雰囲気による酸化を例に挙げたが、この他に、ランプ酸化やドライ酸化等による処理を施してもよい。たとえばランプ酸化では、温度約1000℃以上のもとで高速酸化することでゲート酸化膜を形成することができる。
さらに、アシストゲート酸化膜となるシリコン酸化膜4を形成する前にウェル領域3a,3bを形成したが、シリコン酸化膜4およびアシストゲート電極5aとなる多結晶シリコン膜5を形成した後に、イオン注入法によってウェル領域3a,3bを形成するようにしてもよい。
この場合には、シリコン酸化膜4の形成後に不純物イオンが注入されることで、シリコン酸化膜4の形成前に不純物イオンが注入される場合と比較すると、シリコン酸化膜4の形成の際に注入された不純物イオンがシリコン酸化膜4中に拡散することがなくなる。これにより、不純物プロファイルの再分布が抑制されて、フラッシュメモリの動作の安定性を確保することができる。なお、この場合には、イオン注入時のチャネリングを防止する観点から、アシストゲート電極5aとなるシリコン膜としてはアモルファス状態で形成することが望ましい。
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
1 半導体基板、2 素子分離絶縁膜、3a,3b ウェル領域、4 シリコン酸化膜、4a アシストゲート酸化膜、5 多結晶シリコン膜、5a アシストゲート電極、6,6a シリコン酸化膜、7,12 サイドウォール酸化膜、8a フローティングゲート酸化膜、9 フローティングゲート電極、10 ゲート酸化膜、11 ゲート電極、13 絶縁膜、14 コントロールゲート電極、15a ソース領域、15b ドレイン領域、21 アシストゲート電極部。
Claims (5)
- 不揮発性メモリを備えた半導体装置の製造方法であって、
半導体基板の主表面にメモリセルを形成するためのメモリセル領域と、周辺回路を形成するための周辺回路領域とを形成する工程と、
前記メモリセル領域に互いに間隔を隔てて所定の高さを有する複数の電極部を形成する工程と、
酸化処理を施すことにより、前記メモリセル領域において前記電極部によって挟まれた領域に位置する前記半導体基板の表面部分に第1絶縁膜を形成するとともに、前記周辺回路領域に位置する前記半導体基板の表面部分に第2絶縁膜を形成する工程と
を備え、
前記第1絶縁膜および前記第2絶縁膜を形成する工程では、前記メモリセル領域において前記電極部によって挟まれた領域に露出した前記半導体基板の表面部分に供給する酸化のための酸化種を、前記周辺回路領域において露出した前記半導体基板の表面に供給する酸化種よりも少なくすることで、互いに膜厚の異なる前記第1絶縁膜および前記第2絶縁膜が同時に形成される、半導体装置の製造方法。 - 前記第1絶縁膜および前記第2絶縁膜を形成する工程では、前記第1絶縁膜および前記第2絶縁膜は、前記メモリセル領域および前記周辺回路領域にそれぞれ露出した前記半導体基板の表面に自己整合的に形成される、請求項1記載の半導体装置の製造方法。
- 前記第1絶縁膜および前記第2絶縁膜を形成する工程では、前記電極部の高さを変えることによって、前記第1絶縁膜と前記第2絶縁膜との膜厚比が変えられる、請求項1または2に記載の半導体装置の製造方法。
- 前記電極部を形成する工程は、
電極本体となる導電膜を形成する工程と、
前記導電膜上に所定の厚さの第3絶縁膜を形成する工程と
を含み、
前記電極部の高さは前記第3絶縁膜の膜厚によって変えられる、請求項3記載の半導体装置の製造方法。 - 前記第1絶縁膜および前記第2絶縁膜を形成する工程は、酸化処理を施した後に、一酸化窒素(NO)雰囲気のもとでアニール処理を施す工程を含む、請求項1〜4のいずれかに記載の半導体装置の製造方法。
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