JP2004192698A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2004192698A JP2004192698A JP2002357863A JP2002357863A JP2004192698A JP 2004192698 A JP2004192698 A JP 2004192698A JP 2002357863 A JP2002357863 A JP 2002357863A JP 2002357863 A JP2002357863 A JP 2002357863A JP 2004192698 A JP2004192698 A JP 2004192698A
- Authority
- JP
- Japan
- Prior art keywords
- word
- select
- unit
- gate
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 27
- 230000000052 comparative effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000009191 jumping Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
【課題】レイアウトサイズの小さな不揮発性半導体記憶装置を提供すること。
【解決手段】行方向及び列方向に複数のメモリセル４１０が配設されて構成されたメモリセルアレイ４０００を有し、前記複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と対向して配置されたセレクトゲート４１１及びワードゲート４１２と、前記ワードゲート４１２と前記チャネル領域との間に形成された不揮発性メモリ素子４１３とを有し、ワードライン駆動部３００は、複数の単位ワードライン駆動部３１０を有し、複数の単位ワードライン駆動部３１０の各々は、前記列方向に隣接する２つの前記ワードゲート４１２にそれぞれ接続されている２本の前記ワードライン５０を駆動する。
【選択図】 図２
【解決手段】行方向及び列方向に複数のメモリセル４１０が配設されて構成されたメモリセルアレイ４０００を有し、前記複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と対向して配置されたセレクトゲート４１１及びワードゲート４１２と、前記ワードゲート４１２と前記チャネル領域との間に形成された不揮発性メモリ素子４１３とを有し、ワードライン駆動部３００は、複数の単位ワードライン駆動部３１０を有し、複数の単位ワードライン駆動部３１０の各々は、前記列方向に隣接する２つの前記ワードゲート４１２にそれぞれ接続されている２本の前記ワードライン５０を駆動する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−ｓｕｂｓｔｒａｔｅ）型が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたＭＯＮＯＳフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２及び特許文献３参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許５４０８１１５号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記メモリセルアレイは、
前記行方向に沿って配置された各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線と、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域または前記ソース領域のいずれかにそれぞれ共通接続された複数のビット線と、
前記ワード線を駆動するワード線駆動部と、
前記ビット線を駆動するビット線駆動部と、
を有し、
前記ワード線駆動部は、複数の単位ワード線駆動部を有し、
前記複数の単位ワード線駆動部の各々は、前記列方向にて隣接する２つの前記ワードゲートにそれぞれ接続されている２本の前記ワード線を駆動できる。
【０００７】
上記の構成によると、単位ワード線駆動部の数がメモリセルアレイ内の全ワード線の数よりも半減するので、ワード線駆動部のレイアウト面積を小さくすることができる。
【０００８】
前記複数の単位ワード線駆動部の各々に駆動される前記２本のワード線を、互いに短絡することができる。これにより、単位ワード線駆動部は、前記２本のワード線を同時駆動できる。
【０００９】
前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができる。前記セレクトゲートを前記第１の領域の上に配置することができ、前記ワードゲートを前記第２の領域上に前記不揮発性メモリを介して配置することができる。
【００１０】
前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができる。前記ワードゲートを前記第１の領域上に前記不揮発性メモリを介して配置することができ、前記セレクトゲートを前記第２の領域の上に配置することができる。
【００１１】
前記メモリセルアレイは、前記行方向に沿って配置された各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線と、前記複数のセレクト線を駆動するセレクト線駆動部とを有することができる。前記セレクト線駆動部は、複数の単位セレクト線駆動部を有することができる。前記複数の単位セレクト線駆動部の少なくとも一つは、前記列方向にて隣接する２つの前記セレクトゲートにそれぞれ接続されている２本の前記セレクト線を駆動することができる。
【００１２】
上記の構成によると、単位セレクト線駆動部の数を全セレクト線よりも少なくすることができるので、セレクト線駆動部のレイアウト面積を小さくすることができる。これは製造コスト削減の効果を奏する。
【００１３】
前記複数の単位セレクト線駆動部の少なくとも一つは、前記列方向に隣接する２つの前記セレクトゲートにそれぞれ接続されている２本の前記セレクト線を互いに短絡させて駆動することができる。これにより、単位セレクト線駆動部の数は、全セレクト線の半分にすることができ、製造コスト削減の効果を奏する。
【００１４】
前記不揮発性メモリ素子を、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成することができる。
【００１５】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１６】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、複数のメモリブロック４００を備える。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、ビットライン駆動部（図示せず）を備える。
【００１７】
図２は、メモリブロック４００を詳細に示した回路図である。メモリブロック４００は複数のメモリセル４１０を備える。また、メモリブロック４００は、ワードライン駆動部３００、セレクトライン駆動部５００及びソースライン駆動部７００を備える。
【００１８】
ワードライン駆動部３００は、複数の単位ワードライン駆動部３１０から構成されている。ワードライン駆動部３００の内部の単位ワードライン駆動部３１０の各々が、単位ワードライン駆動部３１０に接続されたワードライン５０それぞれを駆動する。
【００１９】
同様に、セレクトライン駆動部５００は、複数の単位セレクト駆動部５１０から構成され、単位セレクト駆動部５１０に接続されたセレクトライン７０を、単位セレクトライン駆動部５１０が駆動する。ソースライン駆動部７００は、複数のソースライン８０を駆動する。
【００２０】
図２中の点線で丸く囲まれた部分が、一つのメモリセル４１０である。メモリセル４１０は、セレクトゲート４１１、ワードゲート４１２及びＯＮＯ膜４１３を有する。符号４１７は、ＯＮＯ膜を構成する窒化膜を表す。メモリセル４１０の構造については、後に詳細を述べる。
【００２１】
各ワードライン５０は行方向Ａに沿って設けられ、複数のメモリセル４１０のそれぞれのワードゲート４１２を共通接続する。また、各セレクトライン７０は行方向Ａに沿って設けられ、複数のメモリセル４１０のそれぞれのセレクトゲート４１１を共通接続する。
【００２２】
各ビットライン６０は列方向Ｂに沿って設けられ、複数のメモリセル４１０のそれぞれのビットライン拡散層ＢＬＤ（後に図示する）を共通接続する。また、各ソースライン８０は行方向Ａに沿って設けられ、複数のメモリセル４１０のそれぞれのソースライン拡散層ＳＬＤ（後に図示する）を共通接続する。
【００２３】
図２によると、複数のワードライン５０のうち、隣り合う２本のワードライン５０の例えば両端が短絡され、一つの単位ワードライン駆動部３１０に接続されている。こうすることで、２本のワードライン５０を一つの単位ワードライン駆動部３１０で駆動できる。これにより、単位ワードライン駆動部３１０の数を半分にすることができるので、ワードライン駆動部３００のレイアウト面積を縮小できる。上述の内容について、セレクトライン駆動部５００においても同様のことが言える。つまり、単位セレクトライン駆動部５１０のそれぞれが、２本のセレクトライン７０を駆動している。これにより、単位セレクトライン駆動部５１０の数も半分にすることができ、セレクトライン駆動部５００のサイズを小さくでる。これらは、製造コスト削減の効果がある。
【００２４】
さらに、隣り合う２本のワードライン５０の両端、または隣り合う２本のセレクトライン７０の両端を短絡することによって、各メモリセル４１０に電圧が印加されたときのチャージアップ時間のばらつきが緩和される。
【００２５】
図３は、メモリセル４１０の断面図である。符号４１４は基板を表す。ソース・ドレイン領域（図３中のＮ＋で示された拡散層）に挟まれたチャネル領域上にセレクトゲート４１１及びワードゲート４１２が絶縁体膜（例えばＳｉＯ２）４１６を介して配置されている。前記絶縁体膜４１６は、窒化酸化膜でも形成することができる。また、ワードゲート４１２とチャネル領域との間にＬ字状にＯＮＯ膜４１３が形成されている。Ｌ字状でなく、単にワードゲート４１２とチャネル領域との間に積層して形成することも可能である。セレクトゲート４１１及びワードゲート４１２はポリシリコンで形成することができる。ＯＮＯ膜４１３は、窒化膜４１７（例えばＳｉＮ）を酸化膜４１６（例えばＳｉＯ２）で挟むようにして形成することができる。また、セレクトゲート４１１及びワードゲート４１２の表面には、シリサイド４１５を形成することができる。シリサイド４１５として、例えばＣｏシリサイドまたはＴｉシリサイドを使用することができる。これによりセレクトゲート４１１及びワードゲート４１２の負荷抵抗値を下げることができる。
【００２６】
図４は、本実施形態のメモリブロック４００の一部を示した断面図である。図４によると、Ｂ方向で隣り合う２つのメモリセル４１０は、各々のセレクトゲート４１１に挟まれたビットライン拡散層ＢＬＤを共用する。また、Ｂ方向で隣り合う２つのメモリセル４１０は、各々のワードゲート４１２に挟まれたソースライン拡散層ＳＬＤを共用する。図４の断面では、それぞれのビットライン拡散層ＢＬＤはビットライン６０に共通接続される。上記の構造とは別に、ビットライン拡散層ＢＬＤとソースライン拡散層ＳＬＤとは互いに入れ替えて構成することもできる。その場合は、ビットライン駆動部（図示せず）の出力電圧とソースライン駆動部７００の出力電圧を互いに入れ替えればよい。
【００２７】
図５は、図４を立体的に表した概略斜視図である。図５によると、素子分離部例えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）によって、Ａ方向にてビットライン拡散層ＢＬＤが素子分離されている。これにより、各々のビットライン６０を、行方向Ａに沿って配列された複数のメモリセル４１０毎に、電気的に分離することができる。ワードゲート４１２は列方向Ａに素子が連続して形成されているので、これをもってワードライン５０と兼用できるが、ワードゲート４１２に沿って金属配線を裏打ちし、その金属配線をワードライン５０としても良い。
【００２８】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、さらにメモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００２９】
複数のワードライン５０のうち、選択されたワードライン５０を選択ワードライン、それ以外のワードライン５０を非選択ワードラインと呼ぶ。複数のビットライン６０のうち、選択されたビットライン６０を選択ビットライン、それ以外のビットライン６０を非選択ビットラインと呼ぶ。
【００３０】
複数のセレクトライン７０のうち、選択されたセレクトライン７０を選択セレクトライン、それ以外のセレクトライン７０を非選択セレクトラインと呼ぶ。複数のソースライン８０のうち、選択されたソースライン８０を選択ソースライン、それ以外のソースライン８０を非選択ソースラインと呼ぶ。
【００３１】
また、非選択メモリブロック中のワードライン５０、ビットライン６０、セレクトライン７０及びソースライン８０は、すべての動作において、すべて非選択電圧としての０Ｖに設定されている。
【００３２】
以下、イレーズ、プログラム、リードの各動作について図を参照しながら説明する。
【００３３】
（イレーズ）
図６は、図２のメモリブロック４００に、イレーズ時の電圧印加状態をあわせて表した図である。説明のために、図６には選択メモリブロックの一部のみが図示されている。以下の図７、８、１０及び１１も、同様の理由から選択メモリブロックの一部のみが図示されている。符号ＷＬ１〜４はそれぞれ、ワードライン５０を表す。符号ＢＬはビットライン６０を表す。符号ＳＧ１〜３はそれぞれ、セレクトライン７０を表す。符号ＳＬ１〜４はそれぞれ、ソースライン８０を表す。以下の図において、図６と同符号のものは、図６の同符号のものが表す意味と同様の意味を表す。
【００３４】
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなり、イレーズはブロック単位で行われる。選択メモリブロック内のすべてのワードライン５０（ワードラインＷＬ１〜４を含む）はすべて消去用ワード電圧（−３Ｖ）にチャージアップされている。また、メモリブロック内のすべてのソースライン８０（ソースラインＳＬ１〜４を含む）はすべて消去用ソース電圧（５Ｖ）にチャージアップされている。さらに、メモリブロック内のすべてのビットライン６０及びセレクトライン７０（セレクトラインＳＧ１〜３を含む）は消去用ビット電圧及びセレクト電圧（０Ｖ）に設定される。
【００３５】
前述のような電圧印加状態になると、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とソースライン拡散層ＳＬＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００３６】
本実施形態では、ホットホールによってデータ消去を行ったが、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｈｅｉｍ）消去という手法を用いることもできる。これは、ＦＮトネリングを用いたもので、ＯＮＯ膜４１３に所定の電界（例えば電圧差１５Ｖ）をかけると、ＯＮＯ膜内の電荷（電子）はトンネル効果によってＯＮＯ膜４１３の外部へ放出されるという原理である。
【００３７】
（プログラム）
図７は、図２のメモリブロック４００に、プログラム時の電圧印加状態をあわせて表した図である。点線で丸く囲まれたメモリセル４２０が選択メモリセルである。
【００３８】
図７によると、セレクトラインＳＧ２（選択セレクトライン）はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされ、ワードラインＷＬ２（選択ワードライン）はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされている。ソースラインＳＬ２（選択ソースライン）はプログラム用選択ソース電圧（５Ｖ）にチャージアップされ、ソースラインＳＬ１、ＳＬ３及びＳＬ４を含む非選択ソースラインはすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、ビットラインＢＬを含む選択ビットラインはすべてプログラム用選択ビット電圧（０Ｖ）に設定され、その他のビットライン６０つまり選択メモリブロック中の非選択ビットラインはすべてプログラム用非選択ビット電圧（Ｖｃｃ）に設定されている。ワードラインＷＬ１、ＷＬ３及びＷＬ４を含む非選択ワードラインはすべてプログラム用非選択ワード電圧（０Ｖ）に設定されている。セレクトラインＳＧ１、ＳＧ３を含む非選択セレクトラインはすべてプログラム用非選択セレクト電圧（０Ｖ）に設定されている。
【００３９】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのセレクトゲート４１１はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに選択メモリセルのワードゲート４１２はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされているので、ホットエレクトロンはワードゲート４１２側に引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。
【００４０】
以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。ところが、本実施形態では、１つのワードライン５０から２つのメモリセル４１０のそれぞれのワードゲート４１２へ同時に電圧印加を行っている。同様に、１つのセレクトライン７０から２つのメモリセル４１０のそれぞれのセレクトゲート４１１へ同時に電圧印加を行っている。これらが可能である理由を以下に説明する。
【００４１】
図７のワードラインＷＬ２は、選択メモリセルのワードゲート４１２の他に、選択メモリセルと隣り合う非選択メモリセル（図７の点線で四角く囲まれた選択ワードゲートメモリセル４３０）のワードゲート４１２にもプログラム用選択ワード電圧（５．５Ｖ）を印加している。また、選択ワードゲートメモリセル４３０に隣接するソースライン拡散層ＳＬＤにもソースラインＳＬ２よりプログラム用選択ソース電圧（５Ｖ）が印加されている。
【００４２】
しかしながら，選択ワードゲートメモリセル４３０のセレクトゲート４１１に電圧を印加するセレクトラインＳＧ１はプログラム用非選択セレクト電圧（０Ｖ）のままなので、選択ワードゲートメモリセル４３０のチャネルには、電子が流れない。このため、ビットライン拡散層ＢＬＤ付近ではホットエレクトロンが発生せず、選択ワードゲートメモリセル４３０のＯＮＯ膜内のデータを破壊するような影響を及ぼさない。
【００４３】
図７のセレクトラインＳＧ２は、選択メモリセルのセレクトゲート４１１の他に、選択メモリセルと隣り合う非選択メモセル（図７の点線で四角く囲まれた選択セレクトゲートメモリセル４４０）のセレクトゲート４１１にもプログラム用選択セレクト電圧（１Ｖ）を印加している。
【００４４】
しかしながら、選択セレクトゲートメモリセル４４０に隣接するソースライン拡散層ＳＬＤへ電圧を印加するソースラインＳＬ３はプログラム用非選択ソース電圧（０Ｖ）のままであるので、選択セレクトゲートメモリセル４４０のチャネル領域には、電子が流れないためホットエレクトロンが発生しない。このため、選択セレクトゲートメモリセル４４０のＯＮＯ膜内のデータを破壊するような影響を及ぼさない。
【００４５】
（リード）
図８は、図２のメモリブロック４００に、リード時の電圧印加状態をあわせて表した図である。点線で丸く囲まれたメモリセル４２０が選択メモリセルである。
【００４６】
図８によると、セレクトラインＳＧ２（選択セレクトライン）はリード用選択セレクト電圧（電源電圧Ｖｃｃ）にチャージアップされ、ワードラインＷＬ２（選択ワードライン）はリード用選択ワード電圧（１．５Ｖ）にチャージアップされている。ソースラインＳＬ１〜４を含むすべてのソースライン８０はすべてリード用選択ソース電圧（０Ｖ）に設定されている。また、ビットラインＢＬを含む選択ビットラインはすべてリード用選択ビット電圧（Ｖｓａ、例えば電圧１Ｖ）に設定され、その他のビットライン６０つまり選択メモリブロック中の非選択ビットラインはすべてリード用非選択ビット電圧（０Ｖ）に設定されている。ワードラインＷＬ１、ＷＬ３及びＷＬ４を含む非選択ワードラインはすべてリード用非選択ワード電圧（０Ｖ）に設定されている。セレクトラインＳＧ１、ＳＧ３を含む非選択セレクトラインはすべてリード用非選択セレクト電圧（０Ｖ）に設定されている。
【００４７】
前述のような電圧印加状態になると、選択メモリセルのワードゲート４１２及びセレクトゲート４１１によって選択メモリセルのビットライン拡散層ＢＬＤ及びソースライン拡散層ＳＬＤの間にチャネルが形成される。この時ビット線ＢＬは電圧Ｖｓａにチャージアップされているのでチャネル領域に電流（ＩＤＳ）が流れる。
【００４８】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜、チャネル領域の３層構造は、ＭＯＳトランジスタと見なすことができる。このとき、ＯＮＯ膜に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。図９が前述の電荷の有無と、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとの間に流れる電流についての相関関係を表した図である。
【００４９】
図９によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合は電流ＩＤＳは、たとえば約２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が、電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００５０】
この電流の大小を各ビットライン６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００５１】
以上が選択メモリセルに対してのデータ読み込み（リード）の原理である。ところが、本実施形態では、１つのワードライン５０から２つのメモリセル４１０のそれぞれのワードゲート４１２へ同時に電圧印加を行っている。同様に、１つのセレクトライン７０から２つのメモリセル４１０のそれぞれのセレクトゲート４１１へ同時に電圧印加を行っている。
【００５２】
これらが可能である理由は、前述のプログラム時と同様である。つまり、複数のメモリセル４１０から、選択メモリセルとして一つのメモリセル４１０にアクセスするためには、アクセスしたいメモリセル４１０のセレクトゲート４１１及びワードゲート４１２に所定の電圧を印加する必要がある。セレクトゲート４１１またはワードゲート４１２のいずれか一方にでも所定の電圧が印加されなければ、選択メモリセルにはなり得ないのである。
【００５３】
本実施形態では、同一ビットライン６０に接続されている複数のメモリセル４１０のうち、セレクトゲート４１１及びワードゲート４１２の両方に所定の電圧が印加されるのは、必ず１つのメモリセル４１０（つまり選択メモリセル）のみである。
【００５４】
なお、本実施形態では、リバースリードを行っている。つまり、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとにおいて、プログラム時は、ソースライン拡散層ＳＬＤに高電圧を印加したのに対して、リード時は、ビットライン拡散層ＢＬＤへ高電圧を印加している。リバースリードは、リード時の電流読み出しの精度を上げることができるが、読み出し方法としてフォワードリードを用いることも可能である。その場合、本実施形態でのソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとのそれぞれに印加する電圧値が、お互い入れ替わることになる。
【００５５】
（比較例との対比と、効果）
図１０は、第１比較例におけるメモリブロック４００の回路図である。符号ＷＬ１〜６はそれぞれ、ワードライン５０を表す。符号ＳＧ１〜６はそれぞれ、セレクトライン７０を表す。以下の図において、図１０と同符号のものは、図１０の同符号のものが表す意味と同様の意味を表す。
【００５６】
図１０によると、第１比較例のメモリブロック４００内の複数のメモリセル４１０のそれぞれに、ワードライン５０及びセレクトライン７０が１本ずつ接続されている。ワードライン５０及びセレクトライン７０はそれぞれ単位ワードライン駆動部３１０または単位セレクトライン駆動部５１０によって駆動される。つまり、第１比較例は、単位ワードライン駆動部３１０及び単位セレクトライン駆動部５１０をセレクトライン７０の数だけ、必要とする。さらに、配線ピッチに制限があるので、多数の駆動部を配置するためには、配置方法に工夫が必要となる。これらは、結果的にレイアウト面積の増大につながる。
【００５７】
第１比較例に比べて、本実施形態は、ワードライン５０及びセレクトライン７０の数がそれぞれ半分になっている。このため、単位ワードライン駆動部３１０及び単位セレクトライン駆動部５１０それぞれが必要とされる数も半分になる。
【００５８】
比較的大きなレイアウト面積を必要とする単位ワードライン駆動部３１０及び単位セレクトライン駆動部５１０の数を減らすことで、ワードライン駆動部３００及びセレクトライン駆動部５００のレイアウト面積を大幅に小さく設計することができる。
【００５９】
図１１は、第２比較例におけるメモリブロック４００の回路図である。図１１によると、１本のワードライン５０は、２つのメモリセル４１０それぞれの有するワードゲート４１２の両方に接続されている。これにより、単位ワードライン駆動部３１０の数は、比較例１での単位ワードライン駆動部３１０の数の半分にできるので、ワードライン駆動部３００のレイアウト面積を小さくできる。しかし、セレクトライン７０は一つのセレクトゲート４１１にのみ接続されているので、単位セレクトライン駆動部５１０を同一ビットライン６０に接続されているメモリセル４１０の数だけ必要とする。第２比較例にくらべて、本実施形態は、単位セレクトライン駆動部５１０の必要な数も、同一ビットライン６０に接続されている複数のメモリセル４１０の数より大幅に少なくできるので、セレクトライン駆動部５００のレイアウト面積を小さくできる。
【００６０】
つまり、本実施形態を用いると、ワードライン駆動部３００及びセレクトライン駆動部５００のレイアウト面積を大幅に小さくすることが可能となる。これらは、製造コストの大幅な削減を可能にする。
【００６１】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【００６２】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る全体図である。
【図２】本発明のメモリブロックの構成図である。
【図３】メモリセルの構造を示す断面図である。
【図４】本発明の一実施形態に係るメモリブロックの断面構造図である。
【図５】図４を立体的に示す概略斜視図である。
【図６】本発明の一実施形態に係るイレーズ時の電圧印加状態を示すメモリブロックの部分図である。
【図７】本発明の一実施形態に係るプログラム時の電圧印加状態を示すメモリブロックの部分図である。
【図８】本発明の一実施形態に係るリード時の電圧印加状態を示すメモリブロックの部分図である。
【図９】ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図である。
【図１０】第１比較例に係るメモリブロックの部分図である。
【図１１】第２比較例に係るメモリブロックの部分図である。
【符号の説明】
５０ ワードライン、６０ ビットライン、７０ セレクトライン、８０ ソースライン、３００ ワードライン駆動部、３１０ 単位ワード線駆動部、４００メモリブロック、４１０ メモリセル４１１ セレクトゲート、４１２ ワードゲート、４１３ ＯＮＯ膜、４１７ 窒化膜、５００ セレクトライン駆動部、５１０ 単位セレクトライン駆動部、７００ ソースライン駆動部
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−ｓｕｂｓｔｒａｔｅ）型が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたＭＯＮＯＳフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２及び特許文献３参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許５４０８１１５号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記メモリセルアレイは、
前記行方向に沿って配置された各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線と、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域または前記ソース領域のいずれかにそれぞれ共通接続された複数のビット線と、
前記ワード線を駆動するワード線駆動部と、
前記ビット線を駆動するビット線駆動部と、
を有し、
前記ワード線駆動部は、複数の単位ワード線駆動部を有し、
前記複数の単位ワード線駆動部の各々は、前記列方向にて隣接する２つの前記ワードゲートにそれぞれ接続されている２本の前記ワード線を駆動できる。
【０００７】
上記の構成によると、単位ワード線駆動部の数がメモリセルアレイ内の全ワード線の数よりも半減するので、ワード線駆動部のレイアウト面積を小さくすることができる。
【０００８】
前記複数の単位ワード線駆動部の各々に駆動される前記２本のワード線を、互いに短絡することができる。これにより、単位ワード線駆動部は、前記２本のワード線を同時駆動できる。
【０００９】
前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができる。前記セレクトゲートを前記第１の領域の上に配置することができ、前記ワードゲートを前記第２の領域上に前記不揮発性メモリを介して配置することができる。
【００１０】
前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができる。前記ワードゲートを前記第１の領域上に前記不揮発性メモリを介して配置することができ、前記セレクトゲートを前記第２の領域の上に配置することができる。
【００１１】
前記メモリセルアレイは、前記行方向に沿って配置された各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線と、前記複数のセレクト線を駆動するセレクト線駆動部とを有することができる。前記セレクト線駆動部は、複数の単位セレクト線駆動部を有することができる。前記複数の単位セレクト線駆動部の少なくとも一つは、前記列方向にて隣接する２つの前記セレクトゲートにそれぞれ接続されている２本の前記セレクト線を駆動することができる。
【００１２】
上記の構成によると、単位セレクト線駆動部の数を全セレクト線よりも少なくすることができるので、セレクト線駆動部のレイアウト面積を小さくすることができる。これは製造コスト削減の効果を奏する。
【００１３】
前記複数の単位セレクト線駆動部の少なくとも一つは、前記列方向に隣接する２つの前記セレクトゲートにそれぞれ接続されている２本の前記セレクト線を互いに短絡させて駆動することができる。これにより、単位セレクト線駆動部の数は、全セレクト線の半分にすることができ、製造コスト削減の効果を奏する。
【００１４】
前記不揮発性メモリ素子を、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成することができる。
【００１５】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１６】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、複数のメモリブロック４００を備える。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、ビットライン駆動部（図示せず）を備える。
【００１７】
図２は、メモリブロック４００を詳細に示した回路図である。メモリブロック４００は複数のメモリセル４１０を備える。また、メモリブロック４００は、ワードライン駆動部３００、セレクトライン駆動部５００及びソースライン駆動部７００を備える。
【００１８】
ワードライン駆動部３００は、複数の単位ワードライン駆動部３１０から構成されている。ワードライン駆動部３００の内部の単位ワードライン駆動部３１０の各々が、単位ワードライン駆動部３１０に接続されたワードライン５０それぞれを駆動する。
【００１９】
同様に、セレクトライン駆動部５００は、複数の単位セレクト駆動部５１０から構成され、単位セレクト駆動部５１０に接続されたセレクトライン７０を、単位セレクトライン駆動部５１０が駆動する。ソースライン駆動部７００は、複数のソースライン８０を駆動する。
【００２０】
図２中の点線で丸く囲まれた部分が、一つのメモリセル４１０である。メモリセル４１０は、セレクトゲート４１１、ワードゲート４１２及びＯＮＯ膜４１３を有する。符号４１７は、ＯＮＯ膜を構成する窒化膜を表す。メモリセル４１０の構造については、後に詳細を述べる。
【００２１】
各ワードライン５０は行方向Ａに沿って設けられ、複数のメモリセル４１０のそれぞれのワードゲート４１２を共通接続する。また、各セレクトライン７０は行方向Ａに沿って設けられ、複数のメモリセル４１０のそれぞれのセレクトゲート４１１を共通接続する。
【００２２】
各ビットライン６０は列方向Ｂに沿って設けられ、複数のメモリセル４１０のそれぞれのビットライン拡散層ＢＬＤ（後に図示する）を共通接続する。また、各ソースライン８０は行方向Ａに沿って設けられ、複数のメモリセル４１０のそれぞれのソースライン拡散層ＳＬＤ（後に図示する）を共通接続する。
【００２３】
図２によると、複数のワードライン５０のうち、隣り合う２本のワードライン５０の例えば両端が短絡され、一つの単位ワードライン駆動部３１０に接続されている。こうすることで、２本のワードライン５０を一つの単位ワードライン駆動部３１０で駆動できる。これにより、単位ワードライン駆動部３１０の数を半分にすることができるので、ワードライン駆動部３００のレイアウト面積を縮小できる。上述の内容について、セレクトライン駆動部５００においても同様のことが言える。つまり、単位セレクトライン駆動部５１０のそれぞれが、２本のセレクトライン７０を駆動している。これにより、単位セレクトライン駆動部５１０の数も半分にすることができ、セレクトライン駆動部５００のサイズを小さくでる。これらは、製造コスト削減の効果がある。
【００２４】
さらに、隣り合う２本のワードライン５０の両端、または隣り合う２本のセレクトライン７０の両端を短絡することによって、各メモリセル４１０に電圧が印加されたときのチャージアップ時間のばらつきが緩和される。
【００２５】
図３は、メモリセル４１０の断面図である。符号４１４は基板を表す。ソース・ドレイン領域（図３中のＮ＋で示された拡散層）に挟まれたチャネル領域上にセレクトゲート４１１及びワードゲート４１２が絶縁体膜（例えばＳｉＯ２）４１６を介して配置されている。前記絶縁体膜４１６は、窒化酸化膜でも形成することができる。また、ワードゲート４１２とチャネル領域との間にＬ字状にＯＮＯ膜４１３が形成されている。Ｌ字状でなく、単にワードゲート４１２とチャネル領域との間に積層して形成することも可能である。セレクトゲート４１１及びワードゲート４１２はポリシリコンで形成することができる。ＯＮＯ膜４１３は、窒化膜４１７（例えばＳｉＮ）を酸化膜４１６（例えばＳｉＯ２）で挟むようにして形成することができる。また、セレクトゲート４１１及びワードゲート４１２の表面には、シリサイド４１５を形成することができる。シリサイド４１５として、例えばＣｏシリサイドまたはＴｉシリサイドを使用することができる。これによりセレクトゲート４１１及びワードゲート４１２の負荷抵抗値を下げることができる。
【００２６】
図４は、本実施形態のメモリブロック４００の一部を示した断面図である。図４によると、Ｂ方向で隣り合う２つのメモリセル４１０は、各々のセレクトゲート４１１に挟まれたビットライン拡散層ＢＬＤを共用する。また、Ｂ方向で隣り合う２つのメモリセル４１０は、各々のワードゲート４１２に挟まれたソースライン拡散層ＳＬＤを共用する。図４の断面では、それぞれのビットライン拡散層ＢＬＤはビットライン６０に共通接続される。上記の構造とは別に、ビットライン拡散層ＢＬＤとソースライン拡散層ＳＬＤとは互いに入れ替えて構成することもできる。その場合は、ビットライン駆動部（図示せず）の出力電圧とソースライン駆動部７００の出力電圧を互いに入れ替えればよい。
【００２７】
図５は、図４を立体的に表した概略斜視図である。図５によると、素子分離部例えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）によって、Ａ方向にてビットライン拡散層ＢＬＤが素子分離されている。これにより、各々のビットライン６０を、行方向Ａに沿って配列された複数のメモリセル４１０毎に、電気的に分離することができる。ワードゲート４１２は列方向Ａに素子が連続して形成されているので、これをもってワードライン５０と兼用できるが、ワードゲート４１２に沿って金属配線を裏打ちし、その金属配線をワードライン５０としても良い。
【００２８】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、さらにメモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００２９】
複数のワードライン５０のうち、選択されたワードライン５０を選択ワードライン、それ以外のワードライン５０を非選択ワードラインと呼ぶ。複数のビットライン６０のうち、選択されたビットライン６０を選択ビットライン、それ以外のビットライン６０を非選択ビットラインと呼ぶ。
【００３０】
複数のセレクトライン７０のうち、選択されたセレクトライン７０を選択セレクトライン、それ以外のセレクトライン７０を非選択セレクトラインと呼ぶ。複数のソースライン８０のうち、選択されたソースライン８０を選択ソースライン、それ以外のソースライン８０を非選択ソースラインと呼ぶ。
【００３１】
また、非選択メモリブロック中のワードライン５０、ビットライン６０、セレクトライン７０及びソースライン８０は、すべての動作において、すべて非選択電圧としての０Ｖに設定されている。
【００３２】
以下、イレーズ、プログラム、リードの各動作について図を参照しながら説明する。
【００３３】
（イレーズ）
図６は、図２のメモリブロック４００に、イレーズ時の電圧印加状態をあわせて表した図である。説明のために、図６には選択メモリブロックの一部のみが図示されている。以下の図７、８、１０及び１１も、同様の理由から選択メモリブロックの一部のみが図示されている。符号ＷＬ１〜４はそれぞれ、ワードライン５０を表す。符号ＢＬはビットライン６０を表す。符号ＳＧ１〜３はそれぞれ、セレクトライン７０を表す。符号ＳＬ１〜４はそれぞれ、ソースライン８０を表す。以下の図において、図６と同符号のものは、図６の同符号のものが表す意味と同様の意味を表す。
【００３４】
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなり、イレーズはブロック単位で行われる。選択メモリブロック内のすべてのワードライン５０（ワードラインＷＬ１〜４を含む）はすべて消去用ワード電圧（−３Ｖ）にチャージアップされている。また、メモリブロック内のすべてのソースライン８０（ソースラインＳＬ１〜４を含む）はすべて消去用ソース電圧（５Ｖ）にチャージアップされている。さらに、メモリブロック内のすべてのビットライン６０及びセレクトライン７０（セレクトラインＳＧ１〜３を含む）は消去用ビット電圧及びセレクト電圧（０Ｖ）に設定される。
【００３５】
前述のような電圧印加状態になると、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とソースライン拡散層ＳＬＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００３６】
本実施形態では、ホットホールによってデータ消去を行ったが、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｈｅｉｍ）消去という手法を用いることもできる。これは、ＦＮトネリングを用いたもので、ＯＮＯ膜４１３に所定の電界（例えば電圧差１５Ｖ）をかけると、ＯＮＯ膜内の電荷（電子）はトンネル効果によってＯＮＯ膜４１３の外部へ放出されるという原理である。
【００３７】
（プログラム）
図７は、図２のメモリブロック４００に、プログラム時の電圧印加状態をあわせて表した図である。点線で丸く囲まれたメモリセル４２０が選択メモリセルである。
【００３８】
図７によると、セレクトラインＳＧ２（選択セレクトライン）はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされ、ワードラインＷＬ２（選択ワードライン）はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされている。ソースラインＳＬ２（選択ソースライン）はプログラム用選択ソース電圧（５Ｖ）にチャージアップされ、ソースラインＳＬ１、ＳＬ３及びＳＬ４を含む非選択ソースラインはすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、ビットラインＢＬを含む選択ビットラインはすべてプログラム用選択ビット電圧（０Ｖ）に設定され、その他のビットライン６０つまり選択メモリブロック中の非選択ビットラインはすべてプログラム用非選択ビット電圧（Ｖｃｃ）に設定されている。ワードラインＷＬ１、ＷＬ３及びＷＬ４を含む非選択ワードラインはすべてプログラム用非選択ワード電圧（０Ｖ）に設定されている。セレクトラインＳＧ１、ＳＧ３を含む非選択セレクトラインはすべてプログラム用非選択セレクト電圧（０Ｖ）に設定されている。
【００３９】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのセレクトゲート４１１はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに選択メモリセルのワードゲート４１２はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされているので、ホットエレクトロンはワードゲート４１２側に引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。
【００４０】
以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。ところが、本実施形態では、１つのワードライン５０から２つのメモリセル４１０のそれぞれのワードゲート４１２へ同時に電圧印加を行っている。同様に、１つのセレクトライン７０から２つのメモリセル４１０のそれぞれのセレクトゲート４１１へ同時に電圧印加を行っている。これらが可能である理由を以下に説明する。
【００４１】
図７のワードラインＷＬ２は、選択メモリセルのワードゲート４１２の他に、選択メモリセルと隣り合う非選択メモリセル（図７の点線で四角く囲まれた選択ワードゲートメモリセル４３０）のワードゲート４１２にもプログラム用選択ワード電圧（５．５Ｖ）を印加している。また、選択ワードゲートメモリセル４３０に隣接するソースライン拡散層ＳＬＤにもソースラインＳＬ２よりプログラム用選択ソース電圧（５Ｖ）が印加されている。
【００４２】
しかしながら，選択ワードゲートメモリセル４３０のセレクトゲート４１１に電圧を印加するセレクトラインＳＧ１はプログラム用非選択セレクト電圧（０Ｖ）のままなので、選択ワードゲートメモリセル４３０のチャネルには、電子が流れない。このため、ビットライン拡散層ＢＬＤ付近ではホットエレクトロンが発生せず、選択ワードゲートメモリセル４３０のＯＮＯ膜内のデータを破壊するような影響を及ぼさない。
【００４３】
図７のセレクトラインＳＧ２は、選択メモリセルのセレクトゲート４１１の他に、選択メモリセルと隣り合う非選択メモセル（図７の点線で四角く囲まれた選択セレクトゲートメモリセル４４０）のセレクトゲート４１１にもプログラム用選択セレクト電圧（１Ｖ）を印加している。
【００４４】
しかしながら、選択セレクトゲートメモリセル４４０に隣接するソースライン拡散層ＳＬＤへ電圧を印加するソースラインＳＬ３はプログラム用非選択ソース電圧（０Ｖ）のままであるので、選択セレクトゲートメモリセル４４０のチャネル領域には、電子が流れないためホットエレクトロンが発生しない。このため、選択セレクトゲートメモリセル４４０のＯＮＯ膜内のデータを破壊するような影響を及ぼさない。
【００４５】
（リード）
図８は、図２のメモリブロック４００に、リード時の電圧印加状態をあわせて表した図である。点線で丸く囲まれたメモリセル４２０が選択メモリセルである。
【００４６】
図８によると、セレクトラインＳＧ２（選択セレクトライン）はリード用選択セレクト電圧（電源電圧Ｖｃｃ）にチャージアップされ、ワードラインＷＬ２（選択ワードライン）はリード用選択ワード電圧（１．５Ｖ）にチャージアップされている。ソースラインＳＬ１〜４を含むすべてのソースライン８０はすべてリード用選択ソース電圧（０Ｖ）に設定されている。また、ビットラインＢＬを含む選択ビットラインはすべてリード用選択ビット電圧（Ｖｓａ、例えば電圧１Ｖ）に設定され、その他のビットライン６０つまり選択メモリブロック中の非選択ビットラインはすべてリード用非選択ビット電圧（０Ｖ）に設定されている。ワードラインＷＬ１、ＷＬ３及びＷＬ４を含む非選択ワードラインはすべてリード用非選択ワード電圧（０Ｖ）に設定されている。セレクトラインＳＧ１、ＳＧ３を含む非選択セレクトラインはすべてリード用非選択セレクト電圧（０Ｖ）に設定されている。
【００４７】
前述のような電圧印加状態になると、選択メモリセルのワードゲート４１２及びセレクトゲート４１１によって選択メモリセルのビットライン拡散層ＢＬＤ及びソースライン拡散層ＳＬＤの間にチャネルが形成される。この時ビット線ＢＬは電圧Ｖｓａにチャージアップされているのでチャネル領域に電流（ＩＤＳ）が流れる。
【００４８】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜、チャネル領域の３層構造は、ＭＯＳトランジスタと見なすことができる。このとき、ＯＮＯ膜に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。図９が前述の電荷の有無と、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとの間に流れる電流についての相関関係を表した図である。
【００４９】
図９によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合は電流ＩＤＳは、たとえば約２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が、電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００５０】
この電流の大小を各ビットライン６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００５１】
以上が選択メモリセルに対してのデータ読み込み（リード）の原理である。ところが、本実施形態では、１つのワードライン５０から２つのメモリセル４１０のそれぞれのワードゲート４１２へ同時に電圧印加を行っている。同様に、１つのセレクトライン７０から２つのメモリセル４１０のそれぞれのセレクトゲート４１１へ同時に電圧印加を行っている。
【００５２】
これらが可能である理由は、前述のプログラム時と同様である。つまり、複数のメモリセル４１０から、選択メモリセルとして一つのメモリセル４１０にアクセスするためには、アクセスしたいメモリセル４１０のセレクトゲート４１１及びワードゲート４１２に所定の電圧を印加する必要がある。セレクトゲート４１１またはワードゲート４１２のいずれか一方にでも所定の電圧が印加されなければ、選択メモリセルにはなり得ないのである。
【００５３】
本実施形態では、同一ビットライン６０に接続されている複数のメモリセル４１０のうち、セレクトゲート４１１及びワードゲート４１２の両方に所定の電圧が印加されるのは、必ず１つのメモリセル４１０（つまり選択メモリセル）のみである。
【００５４】
なお、本実施形態では、リバースリードを行っている。つまり、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとにおいて、プログラム時は、ソースライン拡散層ＳＬＤに高電圧を印加したのに対して、リード時は、ビットライン拡散層ＢＬＤへ高電圧を印加している。リバースリードは、リード時の電流読み出しの精度を上げることができるが、読み出し方法としてフォワードリードを用いることも可能である。その場合、本実施形態でのソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとのそれぞれに印加する電圧値が、お互い入れ替わることになる。
【００５５】
（比較例との対比と、効果）
図１０は、第１比較例におけるメモリブロック４００の回路図である。符号ＷＬ１〜６はそれぞれ、ワードライン５０を表す。符号ＳＧ１〜６はそれぞれ、セレクトライン７０を表す。以下の図において、図１０と同符号のものは、図１０の同符号のものが表す意味と同様の意味を表す。
【００５６】
図１０によると、第１比較例のメモリブロック４００内の複数のメモリセル４１０のそれぞれに、ワードライン５０及びセレクトライン７０が１本ずつ接続されている。ワードライン５０及びセレクトライン７０はそれぞれ単位ワードライン駆動部３１０または単位セレクトライン駆動部５１０によって駆動される。つまり、第１比較例は、単位ワードライン駆動部３１０及び単位セレクトライン駆動部５１０をセレクトライン７０の数だけ、必要とする。さらに、配線ピッチに制限があるので、多数の駆動部を配置するためには、配置方法に工夫が必要となる。これらは、結果的にレイアウト面積の増大につながる。
【００５７】
第１比較例に比べて、本実施形態は、ワードライン５０及びセレクトライン７０の数がそれぞれ半分になっている。このため、単位ワードライン駆動部３１０及び単位セレクトライン駆動部５１０それぞれが必要とされる数も半分になる。
【００５８】
比較的大きなレイアウト面積を必要とする単位ワードライン駆動部３１０及び単位セレクトライン駆動部５１０の数を減らすことで、ワードライン駆動部３００及びセレクトライン駆動部５００のレイアウト面積を大幅に小さく設計することができる。
【００５９】
図１１は、第２比較例におけるメモリブロック４００の回路図である。図１１によると、１本のワードライン５０は、２つのメモリセル４１０それぞれの有するワードゲート４１２の両方に接続されている。これにより、単位ワードライン駆動部３１０の数は、比較例１での単位ワードライン駆動部３１０の数の半分にできるので、ワードライン駆動部３００のレイアウト面積を小さくできる。しかし、セレクトライン７０は一つのセレクトゲート４１１にのみ接続されているので、単位セレクトライン駆動部５１０を同一ビットライン６０に接続されているメモリセル４１０の数だけ必要とする。第２比較例にくらべて、本実施形態は、単位セレクトライン駆動部５１０の必要な数も、同一ビットライン６０に接続されている複数のメモリセル４１０の数より大幅に少なくできるので、セレクトライン駆動部５００のレイアウト面積を小さくできる。
【００６０】
つまり、本実施形態を用いると、ワードライン駆動部３００及びセレクトライン駆動部５００のレイアウト面積を大幅に小さくすることが可能となる。これらは、製造コストの大幅な削減を可能にする。
【００６１】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【００６２】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る全体図である。
【図２】本発明のメモリブロックの構成図である。
【図３】メモリセルの構造を示す断面図である。
【図４】本発明の一実施形態に係るメモリブロックの断面構造図である。
【図５】図４を立体的に示す概略斜視図である。
【図６】本発明の一実施形態に係るイレーズ時の電圧印加状態を示すメモリブロックの部分図である。
【図７】本発明の一実施形態に係るプログラム時の電圧印加状態を示すメモリブロックの部分図である。
【図８】本発明の一実施形態に係るリード時の電圧印加状態を示すメモリブロックの部分図である。
【図９】ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図である。
【図１０】第１比較例に係るメモリブロックの部分図である。
【図１１】第２比較例に係るメモリブロックの部分図である。
【符号の説明】
５０ ワードライン、６０ ビットライン、７０ セレクトライン、８０ ソースライン、３００ ワードライン駆動部、３１０ 単位ワード線駆動部、４００メモリブロック、４１０ メモリセル４１１ セレクトゲート、４１２ ワードゲート、４１３ ＯＮＯ膜、４１７ 窒化膜、５００ セレクトライン駆動部、５１０ 単位セレクトライン駆動部、７００ ソースライン駆動部
Claims (7)
- 行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記メモリセルアレイは、
前記行方向に沿って配置された各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線と、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域または前記ソース領域のいずれかにそれぞれ共通接続された複数のビット線と、
前記ワード線を駆動するワード線駆動部と、
前記ビット線を駆動するビット線駆動部と、
を有し、
前記ワード線駆動部は、複数の単位ワード線駆動部を有し、
前記複数の単位ワード線駆動部の各々は、前記列方向にて隣接する２つの前記ワードゲートにそれぞれ接続されている２本の前記ワード線を駆動することを特徴とする不揮発性半導体記憶装置。 - 請求項１において、
前記複数の単位ワード線駆動部の各々に駆動される前記２本のワード線は、互いに短絡されていることを特徴とする不揮発性記憶装置。 - 請求項１または２において、
前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
前記セレクトゲートは前記第１の領域の上に配置され、前記ワードゲートは前記第２の領域上に前記不揮発性メモリを介して配置されていることを特徴とする不揮発性記憶装置。 - 請求項１または２において、
前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
前記ワードゲートは前記第１の領域上に前記不揮発性メモリを介して配置され、前記セレクトゲートは前記第２の領域の上に配置されていることを特徴とする不揮発性記憶装置。 - 請求項１乃至４のいずれかにおいて、
前記メモリセルアレイは、前記行方向に沿って配置された各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線と、
前記複数のセレクト線を駆動するセレクト線駆動部と、
を有し、
前記セレクト線駆動部は、複数の単位セレクト線駆動部を有し、
前記複数の単位セレクト線駆動部の少なくとも一つは、前記列方向にて隣接する２つの前記セレクトゲートにそれぞれ接続されている２本の前記セレクト線を駆動することを特徴とする不揮発性記憶装置。 - 請求項５において、
前記複数の単位セレクト線駆動部の少なくとも一つによって駆動される前記２本のセレクト線は、互いに短絡されていることを特徴とする不揮発性記憶装置。 - 請求項１乃至６のいずれかにおいて、
前記不揮発性メモリ素子は、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成されていることを特徴とする不揮発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002357863A JP3871049B2 (ja) | 2002-12-10 | 2002-12-10 | 不揮発性半導体記憶装置 |
| US10/728,746 US6898120B2 (en) | 2002-12-10 | 2003-12-08 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002357863A JP3871049B2 (ja) | 2002-12-10 | 2002-12-10 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004192698A true JP2004192698A (ja) | 2004-07-08 |
| JP3871049B2 JP3871049B2 (ja) | 2007-01-24 |
Family
ID=32757745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002357863A Expired - Fee Related JP3871049B2 (ja) | 2002-12-10 | 2002-12-10 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6898120B2 (ja) |
| JP (1) | JP3871049B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049737A (ja) * | 2004-08-09 | 2006-02-16 | Renesas Technology Corp | 半導体装置 |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
| JP2012191223A (ja) * | 2005-03-23 | 2012-10-04 | Renesas Electronics Corp | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| US6987298B2 (en) * | 2004-02-03 | 2006-01-17 | Solide State System Co., Ltd. | Circuit layout and structure for a non-volatile memory |
| KR100714485B1 (ko) * | 2005-08-23 | 2007-05-07 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| US10079062B2 (en) * | 2014-08-14 | 2018-09-18 | Renesas Electronics Corporation | Semiconductor device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| JPH06120515A (ja) * | 1992-10-09 | 1994-04-28 | Oki Electric Ind Co Ltd | 半導体不揮発性メモリのデータ書き込み及びデータ消去方法 |
| JP3221754B2 (ja) | 1992-12-15 | 2001-10-22 | ローム株式会社 | 半導体装置 |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5455792A (en) * | 1994-09-09 | 1995-10-03 | Yi; Yong-Wan | Flash EEPROM devices employing mid channel injection |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6177318B1 (en) * | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP3640175B2 (ja) | 2001-04-13 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP4715024B2 (ja) * | 2001-05-08 | 2011-07-06 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置のプログラム方法 |
-
2002
- 2002-12-10 JP JP2002357863A patent/JP3871049B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-08 US US10/728,746 patent/US6898120B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049737A (ja) * | 2004-08-09 | 2006-02-16 | Renesas Technology Corp | 半導体装置 |
| JP2012191223A (ja) * | 2005-03-23 | 2012-10-04 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050001261A1 (en) | 2005-01-06 |
| US6898120B2 (en) | 2005-05-24 |
| JP3871049B2 (ja) | 2007-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4545423B2 (ja) | 半導体装置 | |
| KR960003398B1 (ko) | 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| JP5626812B2 (ja) | 半導体記憶装置 | |
| JP4715024B2 (ja) | 不揮発性半導体記憶装置のプログラム方法 | |
| JP5392985B2 (ja) | 半導体装置及びその動作制御方法 | |
| JPH09181283A (ja) | Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 | |
| JP2008021781A (ja) | 不揮発性半導体メモリ及びその駆動方法 | |
| JP3640177B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2002334588A (ja) | 不揮発性半導体記憶装置のプログラム方法 | |
| JP2004185688A (ja) | 不揮発性半導体記憶装置及びその消去ベリファイ方法 | |
| JP2003068089A (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
| JP3640180B2 (ja) | 不揮発性半導体記憶装置 | |
| KR101098695B1 (ko) | 비휘발성 반도체 메모리 | |
| JP5088465B2 (ja) | 不揮発性半導体メモリ | |
| JP3873679B2 (ja) | 半導体容量装置、昇圧回路および不揮発性半導体記憶装置 | |
| JP3780865B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2008204545A (ja) | 不揮発性半導体メモリ | |
| JP3410747B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2008021782A5 (ja) | ||
| JP3640176B2 (ja) | 不揮発性半導体記憶装置 | |
| US6865128B2 (en) | Non-volatile memory device | |
| JP3871049B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3786096B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2017054565A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060816 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061010 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |