CN107068754A - 用于制造FinFET和半导体器件的方法及半导体器件 - Google Patents
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Abstract
衬底被图案化以形成沟槽，并且在沟槽之间形成半导体鳍。在沟槽中形成绝缘体，并且形成介电层以覆盖半导体鳍和绝缘体。在介电层上形成伪栅极带。间隔件形成在伪栅极带的侧壁上。伪栅极带和在下方的介电层被移除，直至暴露出间隔件、半导体鳍的一部分和绝缘体的一部分的侧壁。有选择地形成第二介电层以覆盖半导体鳍的暴露部分，其中介电层的厚度小于第二介电层的厚度。在间隔件之间形成栅极以覆盖第二介电层、间隔件的侧壁和绝缘体的暴露部分。本发明实施例提供了用于制造鳍式场效应晶体管(FinFET)的方法、用于制造半导体器件的方法以及半导体器件。
Description
技术领域
本发明涉及半导体领域，更具体地，涉及用于制造FinFET和半导体器件的方法及半导体器件。
背景技术
随着半导体器件的尺寸不断缩小，诸如鳍式场效应晶体管(FinFETs)的三维多栅极结构已经被研发以代替平面的互补金属氧化物半导体(CMOS)器件。FinFET的结构特征是从衬底的表面竖直向上延伸的基于硅的鳍，并且包围由鳍形成的导电沟道的栅极进一步提供沟道上更好的电气控制。
对于短沟道(即沟道长度小于50nm)FinFET的栅极替换工艺，覆盖基于硅的鳍的氧化层的一部分需要被蚀刻掉并且被后续沉积的高k介电层代替。然而，氧化层的高蚀刻量包括对于后续形成的金属栅极的漏电路径和挤压路径。
发明内容
根据本发明的一方面，一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：图案化衬底以在衬底中形成多个沟槽，并且在沟槽之间形成半导体鳍；在沟槽中形成多个绝缘体；形成介电层以覆盖半导体鳍和绝缘体；在介电层上形成伪栅极带，伪栅极带的纵向方向与半导体鳍的纵向方向不同；在伪栅极带的侧壁上形成一对间隔件；移除伪栅极带并且减薄在下方的介电层以在一对间隔件之间形成减薄部分；以及在一对间隔件之间形成栅极以覆盖减薄部分和一对间隔件的侧壁。
根据本发明的另一方面，一种用于制造半导体器件的方法，包括：图案化衬底以在衬底中形成多个沟槽，并且在沟槽之间形成多个半导体鳍；在沟槽中形成多个绝缘体；形成介电层以覆盖半导体鳍和绝缘体；在介电层上形成至少一个第一伪栅极带和至少一个第二伪栅极带，其中，第一和第二伪栅极带的纵向方向与半导体鳍的纵向方向不同，并且第一伪栅极带的宽度小于第二伪栅极带的宽度；在第一和第二伪栅极带的侧壁上分别形成一对第一间隔件和一对第二间隔件；移除第一伪栅极带并且减薄在下方的介电层以在一对第一间隔件之间形成减薄部分；移除第二伪栅极带；在一对第一间隔件之间形成第一栅极以覆盖减薄部分和第一间隔件的侧壁；以及在一对第二间隔件之间形成第二栅极以覆盖介电层和第二间隔件的侧壁。
根据本发明的又一方面，一种半导体器件，包括：衬底，衬底包括多个沟槽和在沟槽之间的多个半导体鳍；在沟槽中的多个绝缘体；介电层，介电层覆盖半导体鳍和绝缘体，介电层包括减薄部分；第一栅极，第一栅极设置在减薄部分上；一对第一间隔件，一对第一间隔件设置在第一栅极的侧壁上；第二栅极，第二栅极设置在介电层上；以及一对第二间隔件，一对第二间隔件设置在第二栅极的侧壁上，其中，第一和第二栅极的纵向方向不同于半导体鳍的纵向方向，并且第一栅极的宽度小于第二栅极的宽度。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的示出用于制造半导体器件的方法的流程图；
图2A至图2K是根据一些实施例的用于制造半导体器件的方法的透视图；
图3至图5是根据一些实施例的半导体器件的截面图。
具体实施方式
为了实施所提供主题的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一和第二部件不直接接触。另外，本公开可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
进一步地，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相对位置描述符作同样地解释。
本公开的实施例描述了包括至少一个长沟道FinFET和至少一个短沟道FinFET的半导体器件的示例性制造过程。在本公开的某些实施例中，半导体器件可以形成在块状硅衬底上。但是可选择地，半导体器件可以在绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底上形成。另外，根据实施例，硅衬底可以包括其他导电层或其他半导体元件，例如晶体管、二极管等。实施例并不限于这种背景下。
参照图1，示出了根据本公开的一些实施例，显示用于制造半导体器件的方法的流程图。制造方法至少包括步骤S10、步骤S12、步骤S14、步骤S16、步骤S18、步骤S20、步骤S22、步骤S24以及步骤S26。首先，在步骤S10中，提供衬底，并且衬底然后被图案化以形成多个沟槽以及在沟槽之间的多个半导体鳍。在步骤S12中，在沟槽中形成多个绝缘体。例如，该绝缘体为用于隔离半导体鳍的浅沟槽隔离(STI)结构。在步骤S14中，形成介电层以覆盖半导体鳍和绝缘体。在步骤S16中，在介电层上形成至少一个第一伪栅极带和至少一个第二伪栅极带，其中，第一和第二伪栅极带的纵向方向不同于半导体鳍的纵向方向，并且第一伪栅极带的宽度小于第二伪栅极带的宽度。第一伪栅极带和第二伪栅极带为诸如多晶硅带的导电带。在步骤S18中，在第一伪栅极带和第二伪栅极带的侧壁上分别形成一对第一间隔件和一对第二间隔件。在步骤S20中，第一伪栅极带被移除，并且下面的介电层被减薄以在一对第一间隔件之间形成减薄部分。在步骤S22中，第二伪栅极带被移除。在步骤S24中，第一栅极形成在一对第一间隔件之间以覆盖减薄部分和第一间隔件的侧壁。在步骤S26中，第二栅极形成在一对第二间隔件之间以覆盖介电层和第二间隔件的侧壁。
如图1所示，在移除第二伪栅极带之前先移除第一伪栅极带。然而，第一伪栅极带(步骤S20)和第二伪栅极带(步骤S22)的移除顺序在本公开中不做限定。例如，第一伪栅极带和第二伪栅极带可以在相同的工艺中移除。相似地，第一栅极(步骤S24)和第二栅极(步骤S26)的形成顺序在本公开中不做限制。例如，第一栅极和第二栅极可以通过相同的工艺形成。
图2A是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤10中，并且如图2A所示，提供衬底200。在一个实施例中，衬底200包括晶体硅衬底(例如，晶圆)。衬底200根据设计要求可以包括不同的掺杂区域(例如，p型衬底或n型衬底)。在一些实施例中，掺杂区域可以掺杂有p型和/或n型掺杂剂。例如，掺杂区域可以掺杂有诸如硼或BF2的p型掺杂剂、诸如磷或砷的n型掺杂剂、和/或它们的组合。掺杂区域可以配置用于n型FinFET、p型FinFET或它们的组合。在一些可选实施例中，衬底200可以由一些其他诸如金刚石或锗的合适的元素半导体、诸如砷化镓、碳化硅、砷化铟、或磷化铟的合适的化合物半导体、或者诸如碳硅锗、镓砷磷或磷化铟镓的合适的合金半导体制成。
在一个实施例中，焊盘层202a和掩模层202b顺序形成在衬底200上。焊盘层202a可以是例如通过热氧化工艺形成的氧化硅薄膜。焊盘层202a可以充当衬底200与掩模层202b之间的粘合层。焊盘层202a还可以充当用于蚀刻掩模层202b的蚀刻停止层。在至少一个实施例中，掩模层202b是例如通过低压化学汽相淀积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成的氮化硅层。掩模层202b在后续的光刻工艺过程中作为硬掩模使用。然后，具有预定图案的图案化的光刻胶层204形成在掩模层202b上。
图2B是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S10中，并且如图2A至图2B所示，没有被图案化的光刻胶层204覆盖的掩模层202b和焊盘层202a按顺序被蚀刻以形成图案化的掩模层202b’和图案化的焊盘层202a’，以便暴露下层的衬底200。通过使用图案化的掩模层202b’、图案化的焊盘层202a’以及图案化的光刻胶层204作为掩模，衬底200的一部分被暴露和蚀刻以形成沟槽206和半导体鳍208。在衬底200被图案化以后，半导体鳍208被图案化的掩模层202b’、图案化的焊盘层202a’、以及图案化的光刻胶层204覆盖。两个相邻的沟槽206通过间隔S间隔开。例如，在沟槽206之间的间隔S可以小于约30nm。换句话说，两个相邻的沟槽206通过相应的半导体鳍208间隔开。
半导体鳍208的高度和沟槽206的深度范围为约5nm至约500nm。在沟槽206和半导体鳍208形成后，图案化的光刻胶层204被移除。在一个实施例中，可以执行清洗工艺以移除半导体衬底200a和半导体鳍208的原生氧化物。清洗工艺可以使用稀释的氢氟(DHF)酸或其他合适的清洗溶液执行。
图2C是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S12中，并且如图2B至图2C所示，在衬底200a上形成绝缘材料210以覆盖半导体鳍208并填充沟槽206。除半导体鳍208以外，绝缘材料210进一步覆盖图案化的焊盘层202a’和图案化的掩模层202b’。绝缘材料210可以包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料、或低k介电材料。绝缘材料210可以通过高密度等离子体化学汽相沉积(HDP-CVD)、次大气压CVD(SACVD)或通过旋涂形成。
图2D是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S12中，并且如图2C至图2D所示，例如执行化学机械抛光工艺以移除绝缘材料210的一部分、图案化的掩模层202b’和图案化的焊盘层202a’，直至暴露出半导体鳍208。如图2D所示，在绝缘材料210被抛光后，被抛光的绝缘材料210的顶部表面基本上与半导体鳍的顶部表面T2共面。
图2E是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S12中，并且如图2D至图2E所示，填充在沟槽206中的被抛光的绝缘材料210通过蚀刻工艺被部分移除，使得绝缘体210a形成在衬底200a上并且每个绝缘体210a位于两相邻的半导体鳍208之间。在一个实施例中，蚀刻工艺可以是使用氢氟酸(HF)的湿蚀刻工艺或者干蚀刻工艺。绝缘体210a的顶部表面T1低于半导体鳍208的顶部表面T2。换句话说，半导体鳍208从绝缘体210a的顶部表面T1突出，并且半导体鳍208的侧壁SW因此被暴露。鳍208的顶部表面T2与绝缘体210a的顶部表面T1之间的高度差为H，并且该高度差H的范围为约15nm至约50nm。
图2F是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S14中，并且如图2E至图2F所示，在绝缘体210a形成后，形成介电层212以共形地覆盖绝缘体210a的顶部表面T1、半导体鳍208的顶部表面T2以及半导体鳍208的侧壁SW。在一个实施例中，介电层212可以包括氧化硅、氮化硅、氮氧化硅或高k介电材料。高k介电材料包括金属氧化物。用于高k介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu和/或它们的混合物。在一个实施例中，介电层212为具有厚度在约5nm至50nm范围内的高k介电层。介电层212可以通过诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化或紫外臭氧氧化的合适的工艺形成。介电层212足够厚并且具有良好的质量以作为栅极介电层在长沟道FinFET中使用。
图2G是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S16中，并且如图2F至图2G所示，至少一个第一伪栅极带214a和至少一个第二伪栅极带214b形成在介电层212上，其中第一和第二伪栅极带214a、214b的纵向方向D1与半导体鳍208的纵向方向D2不同。沿纵向方向D1，第一伪栅极带214a的第一宽度W1小于第二伪栅极带214b的第二宽度W2。例如，第一和第二伪栅极带214a、214b的纵向方向D1垂直于半导体鳍208的纵向方向D2。图2G中示出的第一和第二伪栅极带214a、214b的数量仅仅为了说明，在一些可选实施例中，根据实际设计要求，可以形成两个或更多的第一和第二伪栅极带214a、214b。第一和第二伪栅极带214a、214b包括含硅材料，例如多晶硅、非晶硅或它们的组合。在一个实施例中，第一伪栅极带214a的第一宽度W1的范围为5nm至50nm，并且第二伪栅极带214b的第二宽度W2大于50nm。
在图1的步骤18中，并且如图2G所示，在第一和第二伪栅极带214a、214b形成后，一对第一间隔件216a和一对第二间隔件216b分别形成在第一和第二伪栅极带214a、214b的侧壁上。如图2H所示，第一间隔件216a形成在介电层212上，并且沿第一伪栅极带214a的侧壁延伸，而第二间隔件216b形成在介电层212上，并且沿第二伪栅极带214b的侧壁延伸。第一和第二间隔件216a、216b由诸如氮化硅或SiCON的介电材料形成。第一和第二间隔件216a、216b可以包括单层或多层结构。由于一对第一间隔件216a通过第一伪栅极带214a间隔开，一对第一间隔件216a之间的第一间隙G1基本上等于第一伪栅极带214a的第一宽度W1。相似地，一对第二间隔件216b之间的第二间隙G2基本上等于第二伪栅极带214b的第二宽度W2。
图2H是半导体器件加工方法的不同阶段中的一个的透视图。如图2H所示，形成层间介电层218以覆盖没有被栅极堆叠件覆盖的介电层212。层间介电层218的顶部表面基本上与第一伪栅极带214a和第二伪栅极带214b的顶部表面共面。在一些实施例中，在形成层间介电层218之前，可以先执行一些工艺(例如，介电层212的图案化工艺、鳍凹口工艺、在半导体鳍上的应变源极/漏极外延工艺、硅化工艺等)。上述工艺的细节被省略。
图2I是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S20、S22中，并且如图2H至图2I所示，第一伪栅极带214a和第二伪栅极带214b被移除。例如，在一个实施例中，第一伪栅极带214a和第二伪栅极带214b通过蚀刻工艺被移除。通过选择适当的蚀刻剂，第一伪栅极带214a和第二伪栅极带214b可以被移除而不会明显地破坏层间介电层218、介电层212、第一间隔件216a和第二间隔件216b。在第一伪栅极带214a和第二伪栅极带214b被移除后，在一对第一间隔件216a之间形成第一腔体C1并且在一对第二间隔件216b之间形成第二腔体C2。换句话说，介电层212通过第一腔体C1和第二腔体C2部分暴露。
图2J是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S20、S22中，并且如图2J所示，在第一腔体C1和第二腔体C2形成后，介电层212通过第一腔体C1暴露的部分被部分移除。换句话说，介电层212通过第一腔体C1暴露的部分被减薄以在一对第一间隔件216a之间形成减薄部分212a。在减薄部分212a形成过程中，执行额外的蚀刻工艺，并且介电层212通过第二腔体C2暴露的部分可以被良好保护以不被减薄。在一个实施例中，介电层212通过第二腔体C2暴露的部分可以由要被移除的光刻胶层保护和覆盖。在一些实施例中，减薄部分212a的剩余厚度范围为0.2nm至5nm，并且被一对第一间隔件216a和一对第二间隔件216b覆盖的介电层的厚度范围为5nm至50nm。如图2J所示，减薄部分212a包括在第一腔体C1下方的凹口R。介电层212的减薄部分212a足够薄并且具有良好的质量以在短沟道FinFET中作为栅极介电层使用。
图2K是半导体器件加工方法的不同阶段中的一个的透视图。在图1的步骤S24、S26中，并且如图2J至图2K所示，在介电层212的减薄部分212a形成后，在第一腔体C1中形成第一栅极222a并且在第二腔体C2中形成第二栅极222b。例如，第一栅极222a和第二栅极222b可以通过相同的工艺形成。第一栅极222a覆盖通过第一腔体C1暴露的减薄部分212a，并且第二栅极222b覆盖介电层212通过第二腔体C2暴露的部分。如图2K所示，凹口R的延伸方向基本上与第一栅极222a的纵向方向(D1)平行。
在一个实施例中，第一栅极222a的宽度W3的范围为5nm至50nm，并且第二栅极222b的宽度W4大于50nm。半导体鳍208的与第一栅极222a重叠并被第一栅极222a覆盖的部分作为短沟道FinFET的沟道；并且半导体鳍208的与第二栅极222b重叠并被第二栅极222b覆盖的部分作为长沟道FinFET的沟道。
如图2G和图2K所示，第一栅极222a的宽度W3、第一伪栅极带214a的宽度W1以及在一对第一间隔件216a之间的第一间隙G1基本相等(即，W3＝W1＝G1)。第二栅极222b的宽度W4、第二伪栅极带214b的宽度W2以及一对第二间隔件216b之间的第二间隙G2基本相等(即，W4＝W2＝G2)。
图3示出了沿图2K中半导体器件的截面A-A’的截面图。参照图2K和图3，第一栅极222a和第二栅极222b的顶部表面与第一间隔件216a、第二间隔件216b以及层间介电层218的顶部表面基本共面。在一些实施例中，如图4和图5所示，栅极堆叠件可以具有其他合适的修改。
如图4所示，在一些实施例中，形成第一保护层224a和第二保护层224b以覆盖第一栅极222a和第二栅极222b。第一保护层224a和第二保护层224b可以进一步覆盖第一间隔件216a、第二间隔件216b和层间介电层218的顶部表面。如图5所示，在一些可选实施例中，第一栅极222a和第二栅极222b从其顶部表面部分地移除，以便分别在一对第一间隔件216a之间形成第一栅极凹口GR1，并且在一对第二间隔件216b之间形成第二栅极凹口GR2。然后，分别在第一栅极凹口GR1和第二栅极凹口GR2中形成第一保护层224a和第二保护层224b。需要注意的是，例如第一栅极凹口GR1和第二栅极凹口GR2的顶部表面与第一间隔件216a、第二间隔件216b以及层间介电层218的顶部表面基本共面。
在短沟道FinFET(在图2K和图3至图5的右侧部分中显示)中，介电层212的减薄部分212a被形成以作为栅极介电层使用；在长沟道FinFET(在图2K和图3至图5的左侧部分中显示)中，在半导体鳍208和第二栅极222b之间的介电层212作为栅极介电层使用。由于介电层212良好保护半导体鳍208，可以防止第一和第二栅极222a、222b的漏电路径和挤压路径。相应地，栅极替换工艺的工艺窗口被放大。因此，提高了半导体器件的产量和可靠性。
根据本公开的一些实施例，用于制造FinFET的方法至少包括以下步骤。衬底被图案化以在衬底中形成沟槽并且在沟槽之间形成半导体鳍。多个绝缘体在沟槽中形成，并且形成介电层以覆盖半导体鳍和绝缘体。伪栅极带形成在介电层上，其中伪栅极带的纵向方向不同于半导体鳍的纵向方向。一对间隔件形成在伪栅极带的侧壁上。伪栅极带被移除并且在下方的介电层被减薄以在一对间隔件之间形成减薄部分。在一对间隔件之间形成栅极以覆盖减薄部分和一对间隔件的侧壁。
根据本公开的可选实施例，一种用于制造半导体器件的方法至少包括以下步骤。衬底被图案化以在衬底中形成多个沟槽并且在沟槽之间形成多个半导体鳍。多个绝缘体在沟槽中形成。形成介电层以覆盖半导体鳍和绝缘体。至少一个第一伪栅极带和至少一个第二伪栅极带形成在介电层上，其中第一和第二伪栅极带的纵向方向不同于半导体鳍的纵向方向，并且第一伪栅极带的宽度小于第二伪栅极带的宽度。一对第一间隔件和一对第二间隔件分别形成在第一和第二伪栅极带的侧壁上。第一伪栅极带被移除并且在下方的介电层被减薄以在一对第一间隔件之间形成减薄部分。第二伪栅极带被移除。在一对第一间隔件之间形成第一栅极以覆盖减薄部分和第一间隔件的侧壁。在一对第二间隔件之间形成第二栅极以覆盖介电层和第二间隔件的侧壁。
根据本公开的再一可选实施例，半导体器件包括衬底、多个绝缘体、介电层、第一栅极、一对第一间隔件、第二栅极以及一对第二间隔件。衬底包括多个沟槽和位于沟槽之间的多个半导体鳍。绝缘体设置在沟槽中。介电层覆盖半导体鳍和绝缘体并包括减薄部分。第一栅极设置在减薄部分上。一对第一间隔件设置在第一栅极的侧壁上。第二栅极设置在介电层上。一对第二间隔件设置在第二栅极的侧壁上，其中，第一和第二栅极的纵向方向不同于半导体鳍的纵向方向，并且第一栅极的宽度小于第二栅极的宽度。
根据本发明的一方面，一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：图案化衬底以在衬底中形成多个沟槽，并且在沟槽之间形成半导体鳍；在沟槽中形成多个绝缘体；形成介电层以覆盖半导体鳍和绝缘体；在介电层上形成伪栅极带，伪栅极带的纵向方向与半导体鳍的纵向方向不同；在伪栅极带的侧壁上形成一对间隔件；移除伪栅极带并且减薄在下方的介电层以在一对间隔件之间形成减薄部分；以及在一对间隔件之间形成栅极以覆盖减薄部分和一对间隔件的侧壁。
根据本发明的一个实施例，在伪栅极带被移除之前，一对间隔件形成在介电层上并且沿伪栅极带的侧壁延伸。
根据本发明的一个实施例，减薄部分的厚度范围为0.2nm至5nm，并且被一对间隔件覆盖的介电层的厚度范围为5nm至50nm。
根据本发明的一个实施例，减薄部分包括凹口，并且凹口通过蚀刻工艺形成。
根据本发明的一个实施例，具有5nm至50nm宽度的栅极形成在一对间隔件之间，以覆盖减薄部分和一对间隔件的侧壁。
根据本发明的一个实施例，进一步包括：形成保护层以覆盖栅极和一对间隔件。
根据本发明的一个实施例，进一步包括：部分地移除栅极以在一对间隔件之间形成栅极凹口；以及在栅极凹口中形成保护层以覆盖栅极。
根据本发明的另一方面，一种用于制造半导体器件的方法，包括：图案化衬底以在衬底中形成多个沟槽，并且在沟槽之间形成多个半导体鳍；在沟槽中形成多个绝缘体；形成介电层以覆盖半导体鳍和绝缘体；在介电层上形成至少一个第一伪栅极带和至少一个第二伪栅极带，其中，第一和第二伪栅极带的纵向方向与半导体鳍的纵向方向不同，并且第一伪栅极带的宽度小于第二伪栅极带的宽度；在第一和第二伪栅极带的侧壁上分别形成一对第一间隔件和一对第二间隔件；移除第一伪栅极带并且减薄在下方的介电层以在一对第一间隔件之间形成减薄部分；移除第二伪栅极带；在一对第一间隔件之间形成第一栅极以覆盖减薄部分和第一间隔件的侧壁；以及在一对第二间隔件之间形成第二栅极以覆盖介电层和第二间隔件的侧壁。
根据本发明的一个实施例，第一和第二伪栅极带在相同的工艺中移除。
根据本发明的一个实施例，一对第一间隔件被形成以覆盖介电层并沿第一伪栅极带的侧壁延伸，并且一对第二间隔件被形成以覆盖介电层并沿第二伪栅极带的侧壁延伸。
根据本发明的一个实施例，减薄部分的厚度范围为0.2nm至5nm，并且被一对第一和第二间隔件覆盖的介电层的厚度范围为5nm至50nm。
根据本发明的一个实施例，减薄部分包括凹口，并且凹口通过蚀刻工艺形成。
根据本发明的一个实施例，具有5nm至50nm宽度的第一栅极形成在一对第一间隔件之间以覆盖减薄部分，并且宽度大于50nm的第二栅极形成在一对第二间隔件之间以覆盖介电层。
根据本发明的一个实施例，进一步包括：形成第一保护层以覆盖第一栅极和一对第一间隔件；以及形成第二保护层以覆盖第二栅极和一对第二间隔件。
根据本发明的一个实施例，进一步包括：部分地移除第一栅极和第二栅极以分别在一对第一间隔件之间形成第一栅极凹口，并且在一对第二间隔件之间形成第二栅极凹口；以及在第一栅极凹口和第二栅极凹口中分别形成第一保护层和第二保护层。
根据本发明的又一方面，一种半导体器件，包括：衬底，衬底包括多个沟槽和在沟槽之间的多个半导体鳍；在沟槽中的多个绝缘体；介电层，介电层覆盖半导体鳍和绝缘体，介电层包括减薄部分；第一栅极，第一栅极设置在减薄部分上；一对第一间隔件，一对第一间隔件设置在第一栅极的侧壁上；第二栅极，第二栅极设置在介电层上；以及一对第二间隔件，一对第二间隔件设置在第二栅极的侧壁上，其中，第一和第二栅极的纵向方向不同于半导体鳍的纵向方向，并且第一栅极的宽度小于第二栅极的宽度。
根据本发明的一个实施例，减薄部分的厚度范围为0.2nm至5nm，并且被第一间隔件、第二间隔件和第二栅极覆盖的介电层的厚度范围为5nm至50nm。
根据本发明的一个实施例，第一栅极的宽度范围为5nm至50nm，并且第二栅极的宽度大于50nm。
根据本发明的一个实施例，减薄部分包括凹口。
根据本发明的一个实施例，凹口沿第一栅极的纵向方向延伸。
上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (1)
1.一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：
图案化衬底以在所述衬底中形成多个沟槽，并且在所述沟槽之间形成半导体鳍；
在所述沟槽中形成多个绝缘体；
形成介电层以覆盖所述半导体鳍和所述绝缘体；
在所述介电层上形成伪栅极带，所述伪栅极带的纵向方向与所述半导体鳍的纵向方向不同；
在所述伪栅极带的侧壁上形成一对间隔件；
移除所述伪栅极带并且减薄在下方的所述介电层以在所述一对间隔件之间形成减薄部分；以及
在所述一对间隔件之间形成栅极以覆盖所述减薄部分和所述一对间隔件的侧壁。
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