KR20100008557A - 폴리메탈게이트를 구비한 반도체장치 제조 방법 - Google Patents

폴리메탈게이트를 구비한 반도체장치 제조 방법 Download PDF

Info

Publication number
KR20100008557A
KR20100008557A KR1020080069103A KR20080069103A KR20100008557A KR 20100008557 A KR20100008557 A KR 20100008557A KR 1020080069103 A KR1020080069103 A KR 1020080069103A KR 20080069103 A KR20080069103 A KR 20080069103A KR 20100008557 A KR20100008557 A KR 20100008557A
Authority
KR
South Korea
Prior art keywords
film
capping
region
polysilicon
metal film
Prior art date
Application number
KR1020080069103A
Other languages
English (en)
Inventor
유재선
이재균
오상록
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080069103A priority Critical patent/KR20100008557A/ko
Publication of KR20100008557A publication Critical patent/KR20100008557A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 주변회로영역에서는 게이트구조물의 금속막의 산화를 방지하면서 셀영역에서는 게이트구조물간 간격을 충분히 확보할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 셀영역, NMOS 영역 및 PMOS 영역이 구분된 기판 상부에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 상기 각 영역에 대응하는 금속막패턴을 형성하는 단계; 상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계; 상기 PMOS 영역의 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계; 상기 셀영역, NMOS 영역 및 PMOS 영역 상부의 금속막패턴의 측벽을 에워싸는 제2캡핑막을 형성하는 단계; 및 상기 폴리실리콘막의 나머지를 식각하여 각 영역 상에 게이트구조물을 형성하는 단계를 포함하고, 본 발명은 듀얼폴리게이트 공정시 금속막의 측벽을 이중 캡핑막으로 캡핑하므로써 금속막의 산화를 방지하여 반도체장치의 동작특성 및 품질을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 셀영역에 단일 캡핑막 구조를 형성하므로써 게이트구조물 간 간격을 충분히 확보하여 후속 콘택홀의 낫오픈(Not_Open)을 방지할 수 있는 효과가 있다.
듀얼폴리게이트, 폴리메탈게이트, 금속막, 캡핑막

Description

폴리메탈게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH POLY METAL GATE}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 폴리메탈게이트를 구비한 반도체장치 제조 방법에 관한 것이다.
게이트전극의 RC 지연(Resistance Capacitance Delay)의 영향에 의하여 유발되는 신호지연 현상 때문에 최근 고속 동작 속도를 요구하는 반도체 메모리 장치 공정시 새로운 게이트전극 물질과 그 구조가 요구되고 있다.
이러한 RC 지연의 영향을 줄이기 위하여 사용가능한 여러가지 게이트전극 물질 중에서 폴리실리콘막(Polysilicon)과 금속막(Metal)이 적층된 구조가 주류를 이루고 있다. 이와 같이 폴리실리콘막과 금속막이 적층된 게이트구조를 '폴리메탈게이트(Poly-Metal Gate)'라고 한다. 폴리메탈게이트 구조로는 폴리실리콘막과 텅스텐막이 적층된 텅스텐게이트를 주로 사용하고 있다.
이와 같은 폴리메탈게이트 공정시 금속막 식각 후 후속 공정인 산화공정에서 금속막의 산화가 쉽게 일어난다. 이를 방지하기 위해 하부의 폴리실리콘막을 일부만 식각한 후 금속막의 산화 방지를 위한 캡핑막(Capping layer)을 증착한 후 캡핑막 및 남아있는 폴리실리콘막을 식각하는 공정이 제안되었다.
그리고, 반도체장치의 속도 향상을 위해서 셀영역(Cell) 및 주변회로영역의 NMOS 영역은 N형 폴리실리콘막을 형성하고, 주변회로영역의 PMOS 영역은 P형 폴리실리콘막을 형성하는 듀얼 폴리 게이트(Dual Poly Gate)를 형성하고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 1a를 참조하면, 셀영역(Cell)과 주변회로영역이 구분된 기판(11) 상에 게이트절연막(12)을 형성한다. 주변회로영역은 NMOS 영역(도면부호 'NMOS')과 PMOS 영역(도면부호 'PMOS')이 구분되어 있다.
게이트절연막(12) 상에 폴리실리콘막(13), 금속막(M, 14) 및 게이트보호막(15)을 적층한 후, 게이트보호막(15)과 금속막(14)을 식각한다. 이후, 폴리실리콘막(13)의 일부를 식각한다. 폴리실리콘막(13)은 각 영역에 대응하도록 서로 다른 불순물이 도핑되어 있다. 셀영역과 NMOS 영역에서는 N형 불순물(N+)이 도핑되어 있고, PMOS 영역에는 P형 불순물(P+)이 도핑되어 있다.
도 1b에 도시된 바와 같이, 캡핑막(16)을 증착한 후 폴리실리콘막(13)의 나머지를 식각하여 게이트구조물을 형성한다. 캡핑막(16)은 게이트보호막(15), 금속막(14) 및 폴리실리콘막(13)의 일부 측벽을 감싸는 구조로 잔류한다.
일반적으로 폴리실리콘막은 도핑된 불순물의 종류에 따라 식각속도가 다르다. 예컨대, N형 불순물이 도핑된 폴리실리콘막의 식각속도 대비 P형 불순물이 도핑된 폴리실리콘막의 식각속도가 느린 특성이 있다.
이러한 식각속도 차이로 인해 폴리실리콘막의 부분 식각시 셀영역 및 NMOS 영역의 게이트 식각 모양은 수직한 반면에 주변회로 PMOS 영역은 NMOS 영역 대비 수직방향으로의 폴리실리콘막 식각이 늦어진다. 이로 인해 PMOS 영역에서는 식각 플라즈마(Etching Plasma)가 하부 폴리실리콘막에서 반사되어 금속막의 측벽을 식각하여 금속막의 식각모양이 언더컷(Undercut; 도 1a의 'U' 참조) 모양으로 형성된다.
후속의 캡핑막(16) 증착 및 식각 후 게이트구조물의 측면에 남아있는 캡핑막(16)이 금속막 및 폴리실리콘막의 일부까지 충분히 감싸주어야 하나, 언더컷이 발생되면 PMOS 영역은 언더컷 모양의 금속막과 폴리실리콘막의 단차로 인해 캡핑막 식각시 폴리실리콘막 측면의 캡핑막 손상이 과도하게 일어나 캡핑막이 남아 있지 않게 된다. 이로 인해 캡핑막이 금속막 하부 까지 충분히 감싸지 못하게 됨에 따라(도면부호 '17' 참조) 후속의 산화 공정에서 금속막의 산화가 일어나 게이트 특성을 저하시키거나 주변회로영역에서 콘택플러그와의 숏트를 유발한다.
이를 방지하기 위해 캡핑막을 두껍게 증착할 경우 셀영역에서 게이트구조물 간 간격이 과도하게 좁아져 후속의 콘택 공정시 콘택홀의 낫오픈(Not_Open)을 유발하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 금속막에 언더컷이 발생되더라도 후속 공정에서 금속막이 산화되는 것을 방지할 수 있는 반도체장치의 게이트 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 듀얼폴리게이트 공정시 금속막의 산화를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 주변회로영역에서는 게이트구조물의 금속막의 산화를 방지하면서 셀영역에서는 게이트구조물간 간격을 충분히 확보할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 게이트 제조 방법은 폴리실리콘막 상에 금속막패턴을 형성하는 단계; 상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계; 상기 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계; 상기 제1캡핑막을 에워싸는 제2캡핑막을 형성하는 단계; 및 상기 폴리실리콘막의 나머지를 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 P형 불순물영역과 N형 불순물영역이 혼재된 폴리실리콘막의 상기 각 불순물영역 상에 각각 금속막패턴을 형성하는 단계; 상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계; 상기 P형 불순 물영역 상부의 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계; 상기 각 불순물영역 상부의 금속막패턴의 측벽을 에워싸는 제2캡핑막을 형성하는 단계; 및 상기 폴리실리콘막의 나머지를 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 NMOS 영역과 PMOS 영역이 구분된 기판 상부에 상기 각 영역에 대응하도록 불순물이 도핑된 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 상기 각 영역에 대응하는 금속막패턴을 형성하는 단계; 상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계; 상기 PMOS 영역 상부의 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계; 상기 NMOS 영역과 PMOS 영역 상부의 금속막패턴의 측벽을 에워싸는 제2캡핑막을 형성하는 단계; 및 상기 폴리실리콘막의 나머지를 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역, NMOS 영역 및 PMOS 영역이 구분된 기판 상부에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 상기 각 영역에 대응하는 금속막패턴을 형성하는 단계; 상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계; 상기 PMOS 영역의 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계; 상기 셀영역, NMOS 영역 및 PMOS 영역 상부의 금속막패턴의 측벽을 에워싸는 제2캡핑막을 형성하는 단계; 및 상기 폴리실리콘막의 나머지를 식각하여 각 영역 상에 게이트구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 듀얼폴리게이트 공정시 금속막의 측벽을 이중 캡핑막으로 캡핑하므로써 금속막의 산화를 방지하여 반도체장치의 동작특성 및 품질을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 주변회로영역에서는 이중 캡핑막구조를 형성하여 금속막의 산화를 방지하면서 동시에 셀영역에는 단일 캡핑막 구조를 형성하므로써 게이트구조물 간 간격을 충분히 확보하여 후속 콘택홀의 낫오픈(Not_Open)을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 주변회로영역의 PMOS 영역에 형성되는 금속막의 언더컷에 제1캡핑막을 매립하므로써 금속막과 폴리실리콘막의 단차를 제거할 수 있다. 아울러, 제2캡핑막을 이용하여 금속막의 측벽을 다시 감싸주므로써 금속막의 산화를 방지한다. 셀영역에서는 제2캡핑막만 형성되도록 하여 게이트구조물간 간격이 감소되지 않게 유지한다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면으로서, 듀얼폴리게이트 제조 방법을 도시하고 있다.
도 2a에 도시된 바와 같이, 실리콘기판 등의 기판(21) 상에 게이트절연 막(22)을 형성한다. 기판(21)은 주변회로영역에 대응하는 기판으로서, NMOS 영역(도면부호 NMOS)과 PMOS 영역(도면부호 'PMOS')이 구분되어 있다.
게이트절연막(22) 상에 폴리실리콘막(23)을 형성한다. 폴리실리콘막(23)은 기판의 각 영역에 대응하도록 불순물이 도핑되고, 이에 따라 서로 다른 도전형의 불순물영역이 혼재되어 있을 수 있다. 예컨대, NMOS 영역에서는 N형 불순물(N+)이 도핑되어 있고, PMOS 영역에서는 P형 불순물(P+)이 도핑되어 있다. 이와 같이 각각 서로 다른 불순물을 도핑하기 위해 N형 불순물이 도핑된 폴리실리콘막을 증착한 후에 PMOS 영역의 폴리실리콘막에 P형 불순물을 카운터도핑할 수 있다. 따라서, 폴리실리콘막(23)은 N형 불순물영역과 P형 불순물영역이 혼재하게 된다.
폴리실리콘막(23) 상에 금속막(M, 24)을 증착한다. 이때, 금속막(24)과 폴리실리콘막(23)간 반응을 억제하기 위해 금속막(24) 아래에 배리어막이 형성될 수 있다. 금속막(24)은 텅스텐막(W)을 포함할 수 있고, 배리어막은 WSi, WN, Ti, TiN 또는 TiSi 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
금속막(24) 상에 게이트보호막(25)을 형성한다. 게이트보호막(25)은 질화막을 포함한다.
도 2b에 도시된 바와 같이, 게이트마스크로 사용되는 감광막패턴(도시 생략)을 식각장벽으로 하여 게이트보호막(25)을 식각한다. 게이트보호막(25)을 식각하기 위해 하드마스크막(Hardmask)을 도입할 수 있다. 하드마스크막은 비정질카본막(Amorphous carbon), 실리콘풍부카본막(Si-rich Carbon) 등의 유기막(Organic layer)을 포함한다. 그리고, 하드마스크막 위에는 실리콘산화질화막 등의 반사방지막을 형성한 후에 감광막패턴을 형성할 수 있다.
게이트보호막(25) 식각시 CxFy, CxHyFz, O2 및 Ar 가스를 혼합하여 수직한 프로파일을 형성한다. CxFy 가스로는 CF4, C2F6를 사용하고, CxHyFz가스로는 CHF3를 사용할 수 있다. 위와 같이, 게이트보호막(25)을 수직한 프로파일을 갖도록 식각하면 후속 금속막 및 폴리실리콘막의 식각모양을 수직한 프로파일로 형성할 수 있다.
이어서, 게이트보호막(25)을 식각장벽으로 하여 금속막(24)을 식각하여 금속막패턴(24A, 24B)을 형성하고, 연속해서 폴리실리콘막(23)의 일부를 식각한다. 이와 같이 금속막(24)과 폴리실리콘막(23)의 일부를 식각하는 공정을 1차 게이트식각이라 한다. 1차 게이트식각은 ICP(Inductively Coupled Plasma), DPS(Decoupled Plasma Source), ECR(Electron Cyclotron Resonance) 등의 고밀도플라즈마(High density plasma) 식각장치에서 진행한다. 예컨대, 식각가스로는 BCl3, CxFy 가스(예, CF4), NxFy 가스(예, NF3), SxFy 가스(예, SF6)(이상 10∼50sccm) 또는 Cl2(50∼200sccm) 중에서 선택된 어느 하나의 가스를 사용하거나 이들 가스 중 적어도 2가지 이상의 가스를 혼합하여 사용한다. 여기서, ICP, DPS를 사용하는 경우에는 식각모양이 수직단면 모양을 갖도록 소스파워를 500∼2000W로 하고, O2(1∼20sccm), N2(10∼100sccm), Ar(50∼200sccm) 또는 He(50∼200sccm) 중에서 선택된 어느 하나를 첨가하거나 이들 가스를 혼합하여 첨가할 수 있다. ECR를 사용하는 경우에는 식 각모양이 수직단면 모양을 갖도록 마이크로웨이브 파워(Microwave power)를 1000∼3000W로 하고, O2(1∼20sccm), N2(10∼100sccm), Ar(50∼200sccm) 또는 He(50∼200sccm) 중에서 선택된 어느 하나를 첨가하거나 이들 가스를 혼합하여 첨가할 수 있다.
위와 같은 폴리실리콘막(23)의 부분식각 공정시에 P형 불순물이 도핑된 PMOS 영역에서는 불순물의 종류에 의한 식각속도 차이로 인해 금속막패턴(24B)의 측벽에 언더컷(24C)이 불가피하게 발생된다.
도 2c에 도시된 바와 같이, 전면에 제1캡핑막(26)을 형성한다. 여기서, 제1캡핑막(26)은 후속 산화공정시 금속막패턴(24B)의 측벽이 산화되는 것을 방지하기 위한 것으로서, 질화막을 포함할 수 있다. 제1캡핑막(26) 형성시 고온에 의해 하부 구조의 리프팅(Lifting)이나 크랙(Crack)이 발생하는 것을 방지하기 위해 적어도 500℃ 이하(100∼500℃)의 온도에서 증착한다.
도 2d에 도시된 바와 같이, 제1캡핑막(26)을 식각하여 PMOS 영역의 금속막패턴(24B)의 언더컷(24C)을 매립한다. 이와 같이 금속막패턴(24B)의 언더컷에 매립되는 형태로 제1캡핑막(26A)을 잔류시키기 위해 이방성 건식식각을 진행한다. 제1캡핑막(26)의 식각시 NF3, CF4, SF6, Cl2, O2, Ar, He, HBr 또는 N2 중에서 선택된 적어도 어느 하나의 가스를 이용한다. 여기서, 적어도 어느 하나의 가스란 단독 가스, 2가지 이상의 가스가 혼합된 혼합가스를 포함한다.
제1캡핑막(26A)은 NMOS 영역에서는 잔류하지 않고 PMOS 영역에만 잔류하며, 특히나, 금속막패턴(24B)의 언더컷을 매립하여 금속막패턴(24B)의 측벽을 덮는 형태로 잔류한다. 따라서, 폴리실리콘막(23)과 금속막패턴(24B)간 단차를 제거한다.
도 2e에 도시된 바와 같이, 전면에 제2캡핑막(27)을 형성한 후 제2캡핑막(27)을 블랭킷 식각(Blanket etch)한다. 제2캡핑막(27)은 후속 산화공정시 금속막패턴(24A, 24B)의 측벽이 산화되는 것을 방지하기 위한 것으로서, 질화막을 포함할 수 있다. 제2캡핑막(27) 형성시 고온에 의해 하부 구조의 리닝(Leaning)이 발생하는 것을 방지하기 위해 적어도 700℃ 이하(100∼700℃)의 온도에서 증착한다. 그리고, 제2캡핑막(27) 형성후에는 흄(Hume) 발생에 의한 후속 폴리실리콘막 식각시 잔류물(Residue) 발생을 방지하기 위해 후세정(Post cleaning)을 추가로 진행할 수 있다. 후세정은 BOE 세정(Buffered Oxide Etchant Cleaning) 또는 오존 세정(Ozone cleaning)을 이용할 수 있다. 제2캡핑막(27)의 식각은 이방성 건식식각을 이용하되, NF3, CF4, SF6, Cl2, O2, Ar, He, HBr 또는 N2 중에서 선택된 적어도 어느 하나의 가스를 이용한다. 여기서, 적어도 어느 하나의 가스란 단독 가스, 2가지 이상의 가스가 혼합된 혼합가스를 포함한다.
상술한 제2캡핑막(27)은 금속막패턴(24A, 24B)의 측벽을 에워싸는 형태가 된다.
연속해서, 폴리실리콘막(23)의 나머지를 식각하여 각 영역에 게이트구조물을 형성한다. 제2캡핑막(27)의 식각과 폴리실리콘막(23)의 나머지 식각은 2차 게이트식각 공정이 된다.
폴리실리콘막(23) 식각시 게이트절연막(22)에 대한 식각선택비를 높이기 위해 Cl2, O2, HBr 또는 N2 중에서 선택된 적어도 어느 하나의 가스를 사용한다. 여기서, 적어도 어느 하나의 가스란 단독 가스, 2가지 이상의 가스가 혼합된 혼합가스를 포함한다.
NMOS 영역에서는 N형 폴리실리콘막(N+, 23A), 금속막패턴(M, 24A) 및 게이트보호막(25)의 순서로 적층된 게이트구조물이 형성된다. PMOS 영역에서는 P형 폴리실리콘막(P+, 23B), 금속막패턴(M, 24B) 및 게이트보호막(25)의 순서로 적층된 게이트구조물이 형성된다.
아울러, NMOS 영역에서는 금속막패턴(24A)의 측벽에 제2캡핑막(27)의 단일 캡핑막만 존재하고, PMOS 영역에서는 금속막패턴(24B)의 측벽에 제1캡핑막(26A)과 제2캡핑막(27)의 이중 캡핑막 구조가 형성된다.
위와 같이 PMOS 영역에서는 제2캡핑막(27)과 제1캡핑막(26A)이 언더컷이 발생된 금속막패턴(24B)의 측벽을 보호하고 있으므로, 폴리실리콘막(23)의 나머지 식각공정시에도 충분히 금속막패턴(24B)의 측벽을 보호할 수 있다.
도 2f에 도시된 바와 같이, 게이트재산화 등의 산화 공정을 진행한다. 이로써 금속막패턴(24A, 24B)의 측벽은 산화되지 않고 N형 및 P형 폴리실리콘막(23A, 23B)의 측벽만 선택적으로 산화되어 측벽산화막(28)이 된다.
위와 같은 산화 공정시에 PMOS 영역에서는 금속막패턴(24B)의 측벽에 제1캡핑막(26A)과 제2캡핑막(27)의 이중 캡핑막이 존재하므로 금속막패턴(24B)이 산화되 는 것을 방지할 수 있다.
도 3a 내지 3h는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판 등의 기판(31) 상에 게이트절연막(32)을 형성한다. 기판(21)은 셀영역(도면부호 'Cell')과 주변회로영역이 구분되어 있고, 주변회로영역은 NMOS 영역(도면부호 'NMOS')과 PMOS 영역(도면부호 'PMOS')이 구분되어 있다.
게이트절연막(32) 상에 폴리실리콘막(33)을 형성한다. 폴리실리콘막(33)은 기판의 각 영역에 대응하도록 불순물이 도핑되어 있을 수 있다. 예컨대, 셀영역과NMOS 영역에서는 N형 불순물(N+)이 도핑되어 있고, PMOS 영역에서는 P형 불순물(P+)이 도핑되어 있다. 이와 같이 각각 서로 다른 불순물을 도핑하기 위해 N형 불순물이 도핑된 폴리실리콘막을 증착한 후에 PMOS 영역의 폴리실리콘막에 P형 불순물을 카운터도핑할 수 있다. 따라서, 폴리실리콘막(33)은 N형 불순물영역과 P형 불순물영역이 혼재하게 된다.
폴리실리콘막(33) 상에 금속막(M, 34)을 증착한다. 이때, 금속막(34)과 폴리실리콘막(33)간 반응을 억제하기 위해 금속막(34) 아래에 배리어막이 형성될 수 있다. 금속막(34)은 텅스텐막(W)을 포함할 수 있고, 배리어막은 WSi, WN, Ti, TiN 또는 TiSi 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
금속막(34) 상에 게이트보호막(35)을 형성한다. 게이트보호막(35)은 질화막 을 포함한다.
도 3b에 도시된 바와 같이, 게이트마스크로 사용되는 감광막패턴(도시 생략)을 식각장벽으로 하여 게이트보호막(35)을 식각한다. 게이트보호막(35)을 식각하기 위해 하드마스크막(Hardmask)을 도입할 수 있다. 하드마스크막은 비정질카본막(Amorphous carbon), 실리콘풍부카본막(Si-rich Carbon) 등의 유기막(Organic layer)을 포함한다. 그리고, 하드마스크막 위에는 실리콘산화질화막 등의 반사방지막을 형성한 후에 감광막패턴을 형성할 수 있다.
게이트보호막(35) 식각시 CxFy, CxHyFz, O2 및 Ar 가스를 혼합하여 수직한 프로파일을 형성한다. CxFy 가스로는 CF4, C2F6를 사용하고, CxHyFz가스로는 CHF3를 사용할 수 있다. 위와 같이, 게이트보호막(35)을 수직한 프로파일을 갖도록 식각하면 후속 금속막 및 폴리실리콘막의 식각모양을 수직한 프로파일로 형성할 수 있다.
이어서, 게이트보호막(35)을 식각장벽으로 하여 금속막(34)을 식각하여 금속막패턴(34A, 34B, 34C)을 형성하고, 연속해서 폴리실리콘막(33)의 일부를 식각한다. 금속막(34)과 폴리실리콘막(33)의 일부를 식각하는 공정을 1차 게이트식각이라 한다. 1차 게이트식각은 ICP, DPS, ECR 등의 고밀도플라즈마식각장치에서 진행한다. 예컨대, 식각가스로는 BCl3, CxFy 가스(예, CF4), NxFy 가스(예, NF3), SxFy 가스(예, SF6)(이상 10∼50sccm) 또는 Cl2(50∼200sccm) 중에서 선택된 어느 하나의 가스를 사용하거나 이들 가스 중 적어도 2가지 이상의 가스를 혼합하여 사용한다. 여기서, ICP, DPS를 사용하는 경우에는 식각모양이 수직단면 모양을 갖도록 소스파워 를 500∼2000W로 하고, O2(1∼20sccm), N2(10∼100sccm), Ar(50∼200sccm) 또는 He(50∼200sccm) 중에서 선택된 어느 하나를 첨가하거나 이들 가스를 혼합하여 첨가할 수 있다. ECR를 사용하는 경우에는 식각모양이 수직단면 모양을 갖도록 마이크로웨이브 파워를 1000∼3000W로 하고, O2(1∼20sccm), N2(10∼100sccm), Ar(50∼200sccm) 또는 He(50∼200sccm) 중에서 선택된 어느 하나를 첨가하거나 이들 가스를 혼합하여 첨가할 수 있다.
위와 같은 폴리실리콘막(33)의 부분식각 공정시에 P형 불순물이 도핑된 PMOS 영역에서는 불순물의 종류에 의한 식각속도 차이로 인해 금속막패턴(34C)의 측벽에 언더컷(34D)이 불가피하게 발생된다.
도 3c에 도시된 바와 같이, 전면에 비정질카본막(36)과 반사방지막(37)을 형성한다. 이후, 셀영역은 덮고 주변회로영역은 오픈시키는 감광막패턴(38)을 형성한다.
감광막패턴(38)을 식각장벽으로 하여 반사방지막(37)과 비정질카본막(36)을 식각한다. 이에 따라 셀영역에만 비정질카본막(36)과 반사방지막(37)이 잔류하고, 주변회로영역에서는 비정질카본막과 반사방지막이 모두 제거된다.
상술한 비정질카본막(36)은 후속 식각공정시 셀영역의 게이트구조물이 어택받는 것을 방지한다.
도 3d에 도시된 바와 같이, 감광막패턴을 제거한 후에 제1캡핑막(39)을 전면에 증착한다. 여기서, 제1캡핑막(39)은 후속 산화공정시 금속막패턴(34C)의 측벽이 산화되는 것을 방지하기 위한 것으로서, 질화막을 포함할 수 있다. 제1캡핑막(39) 형성시 고온에 의해 하부 구조의 리프팅(Lifting)이나 크랙(Crack)이 발생하는 것을 방지하기 위해 적어도 500℃ 이하(100∼500℃)의 온도에서 증착한다. 특히, 제1캡핑막(39)을 적어도 500℃ 이하(100∼500℃)의 온도에서 증착하면 비정질카본막(36)의 리프팅이나 크랙에 의한 결함을 방지할 수 있다.
도 3e에 도시된 바와 같이, 제1캡핑막(39)을 블랭킷 식각하여 PMOS 영역의 금속막패턴(34C)의 언더컷(34D)을 매립한다. 이와 같이 금속막패턴(34C)의 언더컷에 매립되는 형태로 제1캡핑막(39A)을 잔류시키기 위해 이방성 건식식각을 진행한다. 제1캡핑막(39)의 식각시 NF3, CF4, SF6, Cl2, O2, Ar, He, HBr 또는 N2 중에서 선택된 적어도 어느 하나의 가스를 이용한다. 여기서, 적어도 어느 하나의 가스란 단독 가스, 2가지 이상의 가스가 혼합된 혼합가스를 포함한다. 반사방지막(37)은 제1캡핑막 식각시 동시에 제거될 수 있다.
위와 같은 식각에 의해 제1캡핑막(39A)은 셀영역과 NMOS 영역에서는 잔류하지 않고 PMOS 영역에만 잔류하며, 특히나, PMOS 영역의 금속막패턴(34C)의 언더컷을 매립하여 금속막패턴(34C)의 측벽을 덮는 형태로 잔류한다. 그리고, 셀영역에서는 비정질카본막(36)이 덮고 있기 때문에 제1캡핑막(39A)이 잔류하지 않는다. 여기서, 셀영역을 덮고 있는 비정질카본막(36)은 제1캡핑막 식각공정시 셀영역을 보호하는 역할도 한다.
도 3f에 도시된 바와 같이, 비정질카본막(36)을 제거한다. 비정질카본막(36) 은 산소플라즈마를 이용한 스트립(O2 Plasma Strip) 공정으로 제거한다.
이와 같이 비정질카본막(36)까지 제거하면, 셀영역에서는 제1캡핑막이 형성되지 않고, 주변회로영역의 PMOS 영역에만 제1캡핑막(39A)이 형성된다. PMOS 영역에 형성된 제1캡핑막(39A)은 금속막패턴(34C)의 언더컷을 매립하여 금속막패턴(34C)과 폴리실리콘막(33)간 단차를 제거한다.
이어서, 전면에 제2캡핑막(40)을 형성한다. 제2캡핑막(40)은 후속 산화공정시 금속막패턴(34A, 34B, 34C)의 측벽이 산화되는 것을 방지하기 위한 것으로서, 질화막을 포함할 수 있다. 제2캡핑막(40) 형성시 고온에 의해 하부 구조의 리닝(Leaning)이 발생하는 것을 방지하기 위해 적어도 700℃ 이하(100∼700℃)의 온도에서 증착한다. 그리고, 제2캡핑막(40) 형성후에는 흄(Hume) 발생에 의한 후속 폴리실리콘막 식각시 잔류물(Residue) 발생을 방지하기 위해 후세정을 추가로 진행할 수 있다. 후세정은 BOE 세정(Buffered Oxide Etchant Cleaning) 또는 오존 세정(Ozone cleaning)을 이용한다.
도 3g에 도시된 바와 같이, 제2캡핑막(40)을 블랭킷 식각한 후, 폴리실리콘막(33)의 나머지를 식각하는 2차 게이트식각을 진행하여 각 영역에 게이트구조물을 형성한다. 이에 따라 셀영역에서는 N형 폴리실리콘막(N+, 33A), 금속막패턴(M, 34A) 및 게이트보호막(35)의 순서로 적층된 게이트구조물이 형성된다. NMOS 영역에서는 N형 폴리실리콘막(N+, 33B), 금속막패턴(M, 34B) 및 게이트보호막(35)의 순서로 적 층된 게이트구조물이 형성된다. PMOS 영역에서는 P형 폴리실리콘막(P+, 33C), 금속막패턴(M, 34C) 및 게이트보호막(35)의 순서로 적층된 게이트구조물이 형성된다.
아울러, 셀영역과 NMOS 영역에서는 금속막패턴(34A, 34B)의 측벽에 제2캡핑막(40A)의 단일 캡핑막 구조가 형성되고, PMOS 영역에서는 금속막패턴(34C)의 측벽에 제1캡핑막(39A)과 제2캡핑막(40A)의 이중 캡핑막 구조가 형성된다.
위와 같이 PMOS 영역에서는 제2캡핑막(40A)과 제1캡핑막(39A)이 금속막패턴(34C)의 측벽을 보호하고 있으므로, 폴리실리콘막(33)의 나머지 식각공정시에도 충분히 금속막패턴(34C)의 측벽을 보호할 수 있다.
제2캡핑막(40)의 식각은 이방성 건식식각을 이용하되, NF3, CF4, SF6, Cl2, O2, Ar, He, HBr 또는 N2 중에서 선택된 적어도 어느 하나의 가스를 이용한다. 여기서, 적어도 어느 하나의 가스란 단독 가스, 2가지 이상의 가스가 혼합된 혼합가스를 포함한다.
폴리실리콘막(33)의 나머지 식각시에는 게이트절연막(32)에 대한 식각선택비를 높이기 위해 Cl2, O2, HBr 또는 N2 중에서 선택된 적어도 어느 하나의 가스를 사용한다. 여기서, 적어도 어느 하나의 가스란 단독 가스, 2가지 이상의 가스가 혼합된 혼합가스를 포함한다.
도 3h에 도시된 바와 같이, 게이트재산화 등의 산화 공정을 진행한다. 이로써 금속막패턴(34A, 34B, 34C)은 산화되지 않고 N형 폴리실리콘막(33A, 33B) 및 P형 폴리실리콘막(33C)의 측벽만 선택적으로 산화되어 측벽산화막(41)이 된다.
위와 같은 산화 공정시에 PMOS 영역에서는 금속막패턴(34C)의 측벽에 제1캡핑막(39A)과 제2캡핑막(40A)의 이중 캡핑막이 존재하므로 금속막패턴(34C)이 산화되는 것을 방지할 수 있다.
상술한 제2실시예에 따르면, PMOS 영역에서는 제1캡핑막에 의해 금속막과 폴리실리콘막간 단차를 제거할 수 있고, 제2캡핑막에 의해 금속막 하부의 폴리실리콘막의 일부까지 충분히 캡핑할 수 있으므로 금속막이 산화되는 것을 방지할 수 있다. 아울러, 셀영역에서는 제2캡핑막만 얇게 형성되므로 게이트구조물간 간격을 충분히 유지하게 되어, 후속 공정시 콘택홀 낫오픈이 발생되지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면.
도 3a 내지 도 3h는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 게이트절연막
33A, 33B : N형 폴리실리콘막 33C : P형 폴리실리콘막
34A, 34B, 34C : 금속막패턴 35 : 게이트보호막
39A : 제1캡핑막 40A : 제2캡핑막
41 : 측벽산화막

Claims (30)

  1. 폴리실리콘막 상에 금속막패턴을 형성하는 단계;
    상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계;
    상기 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계;
    상기 제1캡핑막을 에워싸는 제2캡핑막을 형성하는 단계; 및
    상기 폴리실리콘막의 나머지를 식각하는 단계
    를 포함하는 반도체장치의 게이트 제조 방법.
  2. 제1항에 있어서,
    상기 폴리실리콘막은 P형 불순물이 도핑되어 있는 반도체장치의 게이트 제조 방법.
  3. 제2항에 있어서,
    상기 금속막패턴은 텅스텐막을 포함하는 반도체장치의 게이트 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1캡핑막과 제2캡핑막은 질화막을 증착한 후에 이방성 건식식각하여 형성하는 반도체장치의 게이트 제조 방법.
  5. 제4항에 있어서,
    상기 제1캡핑막은 100∼500℃의 온도에서 형성하는 반도체장치의 게이트 제조 방법.
  6. 제4항에 있어서,
    상기 제2캡핑막은 100∼700℃의 온도에서 형성하는 반도체장치의 게이트 제조 방법.
  7. 제4항에 있어서,
    상기 제2캡핑막 형성후에 후세정 공정을 진행하는 반도체장치의 게이트 제조 방법.
  8. P형 불순물영역과 N형 불순물영역이 혼재된 폴리실리콘막의 상기 각 불순물 영역 상에 각각 금속막패턴을 형성하는 단계;
    상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계;
    상기 P형 불순물영역 상부의 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계;
    상기 각 불순물영역 상부의 금속막패턴의 측벽을 에워싸는 제2캡핑막을 형성하는 단계; 및
    상기 폴리실리콘막의 나머지를 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 제8항에 있어서,
    상기 금속막패턴은 텅스텐막을 포함하는 반도체장치 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1캡핑막과 제2캡핑막은 질화막을 증착한 후 이방성 건식식각하여 형성하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 제1캡핑막은 100∼500℃의 온도에서 형성하는 반도체장치 제조 방법.
  12. 제10항에 있어서,
    상기 제2캡핑막은 100∼700℃의 온도에서 형성하는 반도체장치 제조 방법.
  13. 제10항에 있어서,
    상기 제2캡핑막 형성후에 후세정 공정을 진행하는 반도체장치 제조 방법.
  14. NMOS 영역과 PMOS 영역이 구분된 기판 상부에 상기 각 영역에 대응하도록 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 상기 각 영역에 대응하는 금속막패턴을 형성하는 단계;
    상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계;
    상기 PMOS 영역 상부의 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계;
    상기 NMOS 영역과 PMOS 영역 상부의 금속막패턴의 측벽을 에워싸는 제2캡핑막을 형성하는 단계; 및
    상기 폴리실리콘막의 나머지를 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 폴리실리콘막 중 상기 NMOS 영역에 대응하는 부분은 N형 불순물이 도핑되어 있고, 상기 PMOS 영역에 대응하는 부분은 P형 불순물이 도핑되어 있는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 금속막패턴은 텅스텐막을 포함하는 반도체장치 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1캡핑막과 제2캡핑막은 질화막을 증착한 후 이방성 건식식각하여 형성하는 반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 제1캡핑막은 100∼500℃의 온도에서 형성하는 반도체장치 제조 방법.
  19. 제17항에 있어서,
    상기 제2캡핑막은 100∼700℃의 온도에서 형성하는 반도체장치 제조 방법.
  20. 제17항에 있어서,
    상기 제2캡핑막 형성후에 후세정 공정을 진행하는 반도체장치 제조 방법.
  21. 셀영역, NMOS 영역 및 PMOS 영역이 구분된 기판 상부에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 상기 각 영역에 대응하는 금속막패턴을 형성하는 단계;
    상기 금속막패턴 아래의 폴리실리콘막을 일부 식각하는 단계;
    상기 PMOS 영역의 금속막패턴의 측벽을 덮는 제1캡핑막을 형성하는 단계;
    상기 셀영역, NMOS 영역 및 PMOS 영역 상부의 금속막패턴의 측벽을 에워싸는 제2캡핑막을 형성하는 단계; 및
    상기 폴리실리콘막의 나머지를 식각하여 각 영역 상에 게이트구조물을 형성 하는 단계
    를 포함하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 제1캡핑막을 형성하는 단계는,
    상기 셀영역의 상부는 덮고 상기 NMOS 영역과 PMOS 영역을 오픈시키는 비정질카본막을 형성한 후에 진행하는 반도체장치 제조 방법.
  23. 제21항에 있어서,
    상기 폴리실리콘막 중 상기 셀영역과 NMOS 영역에 대응하는 부분은 N형 불순물이 도핑되어 있고, 상기 PMOS 영역에 대응하는 부분은 P형 불순물이 도핑되어 있는 반도체장치 제조 방법.
  24. 제23항에 있어서,
    상기 금속막패턴은 텅스텐막을 포함하는 반도체장치 제조 방법.
  25. 제24항에 있어서,
    상기 폴리실리콘막과 금속막패턴 사이에 배리어막이 더 형성되는 반도체장치 제조 방법.
  26. 제25항에 있어서,
    상기 배리어막은, WSi, WN, Ti, TiN 또는 TiSi 중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
  27. 제21항 내지 제26항 중 어느 한 항에 있어서,
    상기 제1캡핑막과 제2캡핑막은 질화막을 증착한 후 이방성 건식식각하여 형성하는 반도체장치 제조 방법.
  28. 제27항에 있어서,
    상기 제2캡핑막은 100∼700℃의 온도에서 형성하는 반도체장치 제조 방법.
  29. 제27항에 있어서,
    상기 제1캡핑막은 100∼500℃의 온도에서 형성하는 반도체장치 제조 방법.
  30. 제27항에 있어서,
    상기 제2캡핑막 형성후에 후세정 공정을 진행하는 반도체장치 제조 방법.
KR1020080069103A 2008-07-16 2008-07-16 폴리메탈게이트를 구비한 반도체장치 제조 방법 KR20100008557A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080069103A KR20100008557A (ko) 2008-07-16 2008-07-16 폴리메탈게이트를 구비한 반도체장치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080069103A KR20100008557A (ko) 2008-07-16 2008-07-16 폴리메탈게이트를 구비한 반도체장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20100008557A true KR20100008557A (ko) 2010-01-26

Family

ID=41817155

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080069103A KR20100008557A (ko) 2008-07-16 2008-07-16 폴리메탈게이트를 구비한 반도체장치 제조 방법

Country Status (1)

Country Link
KR (1) KR20100008557A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975689B1 (en) 2013-09-30 2015-03-10 SK Hynix Inc. Semiconductor apparatus having vertical channel transistor and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975689B1 (en) 2013-09-30 2015-03-10 SK Hynix Inc. Semiconductor apparatus having vertical channel transistor and method of fabricating the same

Similar Documents

Publication Publication Date Title
US7615494B2 (en) Method for fabricating semiconductor device including plug
KR100954107B1 (ko) 반도체 소자의 제조방법
US20080213990A1 (en) Method for forming gate electrode in semiconductor device
US7687341B2 (en) Method for fabricating semiconductor device
KR20100008557A (ko) 폴리메탈게이트를 구비한 반도체장치 제조 방법
US8324109B2 (en) Method for fabricating semiconductor device
KR20060122578A (ko) 반도체 메모리 소자의 하드 마스크 형성방법
US20060094235A1 (en) Method for fabricating gate electrode in semiconductor device
US20010034136A1 (en) Method for improving contact resistance of silicide layer in a semiconductor device
KR20090067511A (ko) 반도체 소자 제조 방법
KR101009068B1 (ko) 반도체 소자의 제조 방법
KR101133709B1 (ko) 반도체장치 제조 방법
KR20100013946A (ko) 반도체 소자의 제조 방법
KR100835506B1 (ko) 반도체소자의 제조방법
KR100909628B1 (ko) 반도체소자의 폴리메탈게이트 형성방법
KR100906642B1 (ko) 반도체 소자의 게이트전극 제조방법
KR20070096600A (ko) 반도체 소자의 제조방법
KR100807497B1 (ko) 반도체 소자의 스페이서 제조 방법
KR100301427B1 (ko) 하드마스크를 갖는 반도체소자의 식각방법
KR20080038845A (ko) 반도체 소자의 제조방법
KR20090016858A (ko) 반도체 소자 제조 방법
JP2005311339A (ja) 半導体装置の製造方法
KR20120063661A (ko) 반도체 장치의 제조방법
KR20100076568A (ko) 전하트랩형 비휘발성 메모리 장치 제조 방법
KR20090106012A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination