CN115347043A - 纳米片晶体管器件及其形成方法 - Google Patents

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金基一
曹健浩
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Abstract

本公开提供了纳米片晶体管器件及其形成方法。纳米片晶体管器件包括晶体管堆叠，该晶体管堆叠包括具有第一纳米片宽度和下栅极宽度的下纳米片晶体管。该晶体管堆叠还包括上纳米片晶体管，该上纳米片晶体管在下纳米片晶体管上并具有分别与第一纳米片宽度和下栅极宽度不同的第二纳米片宽度和上栅极宽度。

Description

纳米片晶体管器件及其形成方法
技术领域
本公开总地涉及半导体器件的领域，更具体地，涉及纳米片晶体管器件。
背景技术
电子器件中的晶体管的密度已经持续增大。尽管三维晶体管结构能够帮 助增大晶体管密度，但是它们可能经历电脆弱性，诸如寄生电容。例如，在 三维晶体管结构的接触金属和栅极金属之间的寄生电容可能降低器件性能。
发明内容
根据这里的一些实施方式，一种纳米片晶体管器件可以包括晶体管堆叠， 该晶体管堆叠包括具有第一纳米片宽度的下三栅极纳米片晶体管和在下三 栅极纳米片晶体管上的上三栅极纳米片晶体管。上三栅极纳米片晶体管可以 具有不同于第一纳米片宽度的第二纳米片宽度。
根据一些实施方式，一种纳米片晶体管器件可以包括晶体管堆叠。该晶 体管堆叠可以包括具有第一纳米片宽度和下栅极宽度的下纳米片晶体管。此 外，晶体管堆叠可以包括在下纳米片晶体管上的上纳米片晶体管。上纳米片 晶体管可以具有分别与第一纳米片宽度和下栅极宽度不同的第二纳米片宽 度和上栅极宽度。
根据一些实施方式，一种形成纳米片晶体管器件的方法可以包括形成初 始晶体管堆叠，该初始晶体管堆叠包括多个第一纳米片和在所述多个第一纳 米片上的多个第二纳米片。该方法可以包括通过去除所述多个第二纳米片的 第一部分而在初始晶体管堆叠中形成凹陷。该方法可以包括在凹陷中形成间 隔物。此外，间隔物可以与所述多个第一纳米片重叠，并接触所述多个第二 纳米片的在去除第一部分之后保留的第二部分。
附图说明
图1A是根据本发明的一些实施方式的纳米片晶体管器件的平面图。
图1B是图1A的第一纳米片堆叠和第二纳米片堆叠的沿着第二水平方 向Y截取的截面图。
图1C是图1B的第二纳米片堆叠的放大图。
图1D-图1F是根据本发明的另一些实施方式的纳米片堆叠的截面图。
图2A是根据本发明的另一些实施方式的纳米片晶体管器件的平面图。
图2B是图2A的纳米片堆叠的沿着第二水平方向Y截取的截面图。
图3A-图3N是示出形成图1C的纳米片堆叠的操作的截面图。
图4是示出形成图1C的纳米片堆叠的操作的流程图。
具体实施方式
根据本发明的实施方式，提供了包括晶体管堆叠的纳米片晶体管器件。 晶体管堆叠包括下晶体管和上晶体管，该上晶体管与下晶体管垂直地重叠并 可以与下晶体管共用栅电极。尽管已经提出具有不同的上纳米片宽度和下纳 米片宽度的阶梯式纳米片(sNS)结构，但是sNS结构的栅极金属可能与相 邻的接触金属具有寄生电容。具体地，该寄生电容可能随着sNS结构的阶梯 部分上的栅极的宽度的增大而增大。然而，根据本发明的实施方式，在sNS 栅极和源极/漏极接触之间的寄生电容可以通过去除栅电极材料的最靠近源 极/漏极接触的部分来减小。
将参照附图更详细地描述本发明的示例实施方式。
图1A是根据本发明的一些实施方式的纳米片晶体管器件100的平面图。 器件100包括第一晶体管堆叠110-1和第二晶体管堆叠110-2。为了图示的 简化，在图1A中仅示出两个晶体管堆叠110。然而，在一些实施方式中，器 件100可以包括三个、四个或更多个晶体管堆叠110。例如，两个晶体管堆 叠110-1、110-2可以是一对晶体管堆叠110，与器件100中的任何其它晶体 管堆叠110相比该对晶体管堆叠110彼此更靠近。
第一晶体管堆叠110-1包括第一纳米片堆叠120-1，该第一纳米片堆叠 120-1在第一水平方向X上在一对源极/漏极区150-1之间。第一纳米片堆叠 120-1包括纳米片NS(图1B)和在纳米片NS上的栅极G(图1B)。尽管 纳米片NS可以接触源极/漏极区150-1，但是栅极G可以在第一水平方向X 上与源极/漏极区150-1间隔开。
可包含金属的源极/漏极接触140-1在第二水平方向Y上与源极/漏极区150-1中的一个相邻，第二水平方向Y可以垂直于第一水平方向X。例如， 源极/漏极接触140-1可以是漏极接触。
为了减小与源极/漏极接触140-1的寄生电容，纳米片堆叠120-1的与源 极/漏极接触140-1相邻(例如，在第一水平方向X上与其对准/重叠)的第 一无栅极区RG-1可以没有栅电极材料(例如金属)。第一无栅极区RG-1也 可以减小与两个源极/漏极区150-1的寄生电容。同样地，第二晶体管堆叠 110-2的第二纳米片堆叠120-2在一对源极/漏极区150-2之间，并具有与源 极/漏极接触140-2相邻的第二无栅极区RG-2。第二无栅极区RG-2可以没有栅电极材料(例如金属)。
图1B是图1A的第一纳米片堆叠120-1和第二纳米片堆叠120-2的沿着 第二水平方向Y截取的截面图。如图1B所示，第一纳米片堆叠120-1和第 二纳米片堆叠120-2中的每个包括下晶体管TG-L的多个下纳米片NS-L和 上晶体管TG-U的多个上纳米片NS-U。所述多个上纳米片NS-U在垂直于 第一水平方向X和第二水平方向Y的垂直方向Z上与所述多个下纳米片 NS-L重叠。
下晶体管TG-L还包括在多个下纳米片NS-L上的下栅极G-L。在图1B 的截面图中，下栅极G-L被示出为在所述多个下纳米片NS-L中的每个的三 个侧面上。同样，在图1B的截面图中，上晶体管TG-U还包括在所述多个 上纳米片NS-U中的每个的三个侧面上的上栅极G-U。因此，图1B中示出 的下晶体管TG-L和上晶体管TG-U的每个是三栅极(tri-gate)纳米片晶体 管。因此，下晶体管TG-L也可以被称为下三栅极纳米片晶体管，上晶体管 TG-U也可以被称为上三栅极纳米片晶体管。在一些实施方式中，栅极G-L、 G-U可以由被下晶体管TG-L和上晶体管TG-U共用的连续栅电极提供。此 外，在一些实施方式中，第一晶体管堆叠110-1和第二晶体管堆叠110-2(图 1A)中的每个可以是互补场效应晶体管(CFET)堆叠，其中下晶体管TG-L 和上晶体管TG-U分别是N型晶体管和P型晶体管，或者反之亦然。此外， 尽管在图1B中示出下晶体管TG-L和上晶体管TG-U，但是其它类型的晶体 管(诸如全环绕栅极(GAA)晶体管(图1E、图1F、图2B))可以包括纳 米片NS。
下栅极G-L具有相对的第一侧壁S1和第二侧壁S2，上栅极G-U具有 相对的第三侧壁S3和第四侧壁S4。第一无栅极区RG-1和第二无栅极区RG- 2与侧壁S4相邻，并与下栅极G-L和下纳米片NS-L垂直地重叠。在一些实 施方式中，第一无栅极区RG-1和第二无栅极区RG-2也可以与侧壁S2相 邻。如图1A和图1B所示，第一纳米片堆叠120-1和第二纳米片堆叠120-2 是镜像对称的，其中第一无栅极区RG-1和第二无栅极区RG-2沿着第二水 平方向Y彼此背对，源极/漏极接触140-1、140-2也是如此。因此，镜像对 称增大了在源极/漏极接触140-1、140-2之间的距离。
此外，在一些实施方式中，上纳米片NS-U可以提供在第二水平方向Y 上朝向侧壁S3延伸的分叉片(fork sheet)，其中第一晶体管堆叠110-1的上 栅极G-U的侧壁S3与第二晶体管堆叠110-2的上栅极G-U的侧壁S3相对 (即面对第二晶体管堆叠110-2的上栅极G-U的侧壁S3)。结果，第一晶 体管堆叠110-1的上晶体管TG-U的上纳米片NS-U和第二晶体管堆叠110- 2的上晶体管TG-U的上纳米片NS-U具有彼此相反的分叉片方向。如图1B 所示，在晶体管堆叠110中，上纳米片NS-U可以与在其下面的下纳米片NS- L具有相同的分叉片方向。然而，在另一些实施方式中，晶体管堆叠110的 上纳米片NS-U可以具有与晶体管堆叠110中的下纳米片NS-L的分叉片方 向相反的分叉片方向，如这里参照图1D所述的。
图1C是图1B的第二纳米片堆叠120-2的放大图。如图1C所示，第二 无栅极区RG-2可以包括绝缘区160，该绝缘区160在下栅极G-L的上表面 US和上栅极G-U的侧壁S4上。此外，绝缘区160可以接触上纳米片NS-U 的各侧壁并可以与下纳米片NS-L垂直地重叠。绝缘区160可以包括例如硅 氮化物或硅氧化物。在一些实施方式中，绝缘区160可以包括低k间隔物， 该低k间隔物能够提供比高k绝缘体更好的电容降低。如这里使用的，术语 “低k”是指具有比二氧化硅小的介电常数的材料。
图1C还示出上纳米片NS-U的每个具有与每个下纳米片NS-L的宽度 WN-L不同的宽度WN-U。因此，纳米片堆叠120-2是sNS结构。在2020年 10月2日提交的序列号为63/086781的美国临时专利申请中讨论了示例sNS 结构，该美国临时专利申请的公开内容通过引用整体地结合于此。具体地， 宽度WN-U比宽度WN-L窄。此外，由于无栅极区RG，上栅极G-U的宽度WG-U比下栅极G-L的宽度WG-L窄。更窄的宽度WG-U能够减小在上栅 极G-U和源极/漏极接触140(图1A)之间的寄生电容以及在上栅极G-U和 源极/漏极区150(图1A)之间的寄生电容。
由于其更宽的栅极宽度WG-L和更宽的纳米片宽度WN-L，下晶体管 TG-L可以具有比上晶体管TG-U少的纳米片(例如，两个对三个)，同时仍 具有与上晶体管TG-U相同的总纳米片截面面积(和/或相同的总纳米片表面 面积)。在一些实施方式中，如图1C所示，上栅极G-U的侧壁S3可以与 下栅极G-L的侧壁S1对准。然而，假设上栅极G-U的更窄的宽度WG-U，上栅极G-U的侧壁S4可以与下纳米片NS-L垂直地重叠。
此外，由于下晶体管TG-L和上晶体管TG-U是三栅极纳米片晶体管， 所以下纳米片NS-L通过下栅极G-L的材料(例如金属)与侧壁S1间隔开， 上纳米片NS-U通过上栅极G-U的材料(例如金属)与侧壁S3间隔开。例 如，在侧壁S1和下纳米片NS-L之间在第二水平方向Y上的第一距离可以 通过从宽度WG-L减去宽度WN-L来计算。同样，在侧壁S3和上纳米片NS-U之间在第二水平方向Y上的第二距离可以通过从宽度WG-U减去宽度 WN-U来计算。在一些实施方式中，第一距离可以等于第二距离，诸如当根 据图3A-图3N中示出的操作形成纳米片堆叠120时。
为了图示的简化，从图1C中的视图省略栅极绝缘层。然而，将理解， 栅极绝缘层可以在每个纳米片NS和栅极G之间延伸。此外，为了图示的简 化，从图1C中的视图省略衬底。然而，将理解，纳米片NS可以垂直地堆 叠在衬底上。具体地，下晶体管TG-L可以在上晶体管TG-U和衬底之间。
图1D-图1F分别是根据本发明的另一些实施方式的纳米片堆叠120'、 120”和120”'的截面图。如图1D所示，上栅极G-U的侧壁S3可以从下栅极 G-L的侧壁S1偏移，而不是与下栅极G-L的侧壁S1垂直地对准。例如，下 纳米片NS-L可以通过下栅极G-L的材料与侧壁S2而不是侧壁S1间隔开， 使得下纳米片NS-L具有与上纳米片NS-U的分叉片方向相反的分叉片方向。
晶体管堆叠110(图1A)不限于上述晶体管。而是，晶体管堆叠110可 以包括三栅极纳米片晶体管和GAA晶体管两者。
例如，参照图1E，下纳米片NS-L可以被具有GAA结构的下晶体管GA- L的栅极G-L'围绕。上晶体管TG-U堆叠在下晶体管GA-L之上。作为另一 示例，参照图1F，上纳米片NS-U可以是具有GAA结构并堆叠在三栅极晶 体管TG-L之上的上晶体管GA-U的部分。
尽管上晶体管GA-U的栅极G-U'在图1F中被示出为在第二水平方向Y 上具有与下晶体管TG-L的栅极相似的宽度，但是在一些实施方式中，由于GAA晶体管GA-U的无栅极区RG，栅极G-U'可以具有更窄的宽度。例如， 上晶体管GA-U可以具有比下晶体管TG-L更宽的无栅极区RG，或者下晶 体管TG-L可以不具有与上晶体管GA-U的无栅极区RG垂直地重叠的无栅 极区RG。此外，为了图示的简化，从图1D-图1F的视图省略了绝缘区160 (图1C)。然而，在图1D-图1F的任一个中的无栅极区RG可以在其中包 括绝缘区160。此外，无栅极区RG可以在晶体管堆叠110(图1A)的(i) 下晶体管、(ii)上晶体管、或(iii)上晶体管和下晶体管两者中的任一个中。
图2A是根据本发明的另一些实施方式的纳米片晶体管器件200的平面 图。器件200包括晶体管堆叠，该晶体管堆叠包括在第一水平方向X上在源 极/漏极区150之间的纳米片堆叠220。为了减小与源极/漏极接触140(以及 与源极/漏极区150)的寄生电容，纳米片堆叠220包括绝缘区260。绝缘区 260可以包括例如低k间隔物。作为一示例，绝缘区260可以是比在栅极G (见图2B)上的另一绝缘区280(见图2B)更低k的区域。为了图示的简 化，在器件200中仅示出一个纳米片堆叠220。然而，在一些实施方式中， 器件200可以包括两个、三个、四个或更多个纳米片堆叠220。
图2B是图2A的纳米片堆叠220的沿着第二水平方向Y截取的截面图。 如图2B所示，纳米片堆叠220包括被多个上纳米片NS-U垂直地重叠的多 个下纳米片NS-L，并且还包括由纳米片NS-L、NS-U共用的栅极G。与三 栅极晶体管TG(图1B)的纳米片堆叠120(图1B)不同，纳米片堆叠220 的纳米片NS-L、NS-U都被栅极G(例如金属栅电极)围绕。因此，纳米片 堆叠220的纳米片NS-L、NS-U分别是下晶体管GA-L和上晶体管GA-U的 纳米片。因此，器件200(图2A)的垂直堆叠的下晶体管GA-L和上晶体管 GA-U可以是GAA晶体管。因此，下晶体管GA-L也可以被称为下GAA晶 体管，上晶体管GA-U也可以被称为上GAA晶体管。此外，在一些实施方式中，器件200中的由两个晶体管形成的每个堆叠可以是CFET堆叠，其中 下晶体管GA-L和上晶体管GA-U分别是N型晶体管和P型晶体管，或者反 之亦然。此外，上GAA晶体管和上三栅极纳米片晶体管可以被可选地称为 上纳米片晶体管，下GAA晶体管和下三栅极纳米片晶体管可以被可选地称 为下纳米片晶体管。
绝缘区260可以接触上晶体管GA-U的栅极G的侧壁，并可以在栅极G 的侧壁和绝缘区280之间。绝缘区280可以接触上晶体管GA-U的栅极G的 相反的侧壁，并可以在上晶体管GA-U的栅极G的上表面上。此外，绝缘区 260可以在下晶体管GA-L的栅极G的上表面上，并可以与下纳米片NS-L 垂直地重叠。
如在图2B中还示出的，纳米片NS垂直地堆叠在衬底290的垂直突出 部分的上表面上，器件隔离区295在该垂直突出部分的相对的两个侧面上。 下晶体管GA-L可以在上晶体管GA-U和衬底290之间，该衬底290可以是 例如半导体衬底。图2B还示出绝缘区281可以在下纳米片NS-L与衬底290 的垂直突出部分的上表面之间，并且绝缘区282可以在上纳米片NS-U和下 纳米片NS-L之间。然而，在一些实施方式中，绝缘区281、282可以被省略。 此外，图2B示出栅极绝缘层270，其可以在每个纳米片NS和栅极G之间 延伸。
图3A-图3N是示出形成图1C的纳米片堆叠120的操作的截面图。参照 图3A，牺牲材料310可以在垂直堆叠的初始纳米片NS-P之间，该初始纳米 片NS-P可以在第二水平方向Y上具有相等的宽度。牺牲材料310可以包括 例如半导体材料(诸如硅锗)，初始纳米片NS-P可以每个是例如硅薄片 (silicon sheet)。牺牲材料310和初始纳米片NS-P可以在这里被统称为“初 始晶体管堆叠”。
绝缘材料320可以在初始纳米片NS-P和牺牲材料310上。作为一示例， 绝缘材料320可以是氧化物或氮化物，诸如硅氧化物或硅氮化物。绝缘材料 320可以用作保护初始纳米片NS-P和牺牲材料310的蚀刻掩模(例如硬掩 模)。
参照图3B，在绝缘材料320上形成相对于绝缘材料320具有蚀刻选择 性的绝缘材料330。例如，如果绝缘材料320是硅氮化物，则绝缘材料330 可以是硅氧化物，如果绝缘材料320是硅氧化物，则绝缘材料330可以是硅 氮化物。如图3B所示，绝缘材料330暴露绝缘材料320的上表面的一部分。
参照图3B和图3C，去除绝缘材料320的被暴露部分以及初始纳米片 NS-P(图3A)和牺牲材料310的在绝缘材料320的被暴露部分下面的下方 部分，以形成凹陷区301。例如，当蚀刻绝缘材料320的由绝缘层330暴露 的被暴露部分时，绝缘材料330(图3B)可以用作蚀刻掩模(例如硬掩模)。
参照图3D，在凹陷区301中以及在牺牲材料310的侧壁、初始纳米片 NS-P的侧壁和绝缘材料320、330的侧壁上形成间隔物340。间隔物340可 以包括例如氧化物，诸如硅氧化物。
参照图3E，可以去除间隔物340的在第二水平方向Y上突出的部分(例 如，在远离初始纳米片NS-P的方向上突出的部分)，以形成暴露牺牲材料 310的上表面和侧壁的凹陷区302。
参照图3E和图3F，在凹陷区302中以及在间隔物340的侧壁上形成绝 缘材料350。绝缘材料350相对于间隔物340具有蚀刻选择性。例如，如果 间隔物340包括氮化物，则绝缘材料350包括氧化物，如果间隔物340包括 氧化物，则绝缘材料350包括氮化物。作为一示例，绝缘材料350可以包括 硅氮化物。
参照图3F和图3G，去除绝缘材料330以形成凹陷区303，该凹陷区303 暴露绝缘材料320的剩余部分的上表面和间隔物340的侧壁的一部分。
参照图3G和图3H，去除绝缘材料320(例如，通过使用选择性蚀刻工 艺)以形成凹陷区304，该凹陷区304暴露牺牲材料310的上表面和间隔物 340的侧壁的一部分。此外，在间隔物340的侧壁上形成(例如沉积)绝缘 材料360。绝缘材料360和间隔物340可以包括相同的材料(例如硅氧化物 或硅氮化物)。因此，绝缘材料360和间隔物340可以成一体以形成连续的 层。
参照图3H和图3I，去除牺牲材料310的上表面的在形成绝缘材料360 之后由绝缘材料360保持暴露的部分以及初始纳米片NS-P中的三个最上面 的初始纳米片NS-P的在牺牲材料310的上表面的被暴露部分下方的下方部 分，到在上纳米片堆叠和下纳米片堆叠之间的大约中间的点。结果，可以形 成三个上纳米片NS-U。在第二水平方向Y上，上纳米片NS-U比两个最下 面的初始纳米片NS-P窄。此外，这种去除形成凹陷区305，该凹陷区305暴 露三个上纳米片NS-U的侧壁并暴露牺牲材料310的上表面，该牺牲材料310 与两个最下面的初始纳米片NS-P垂直地重叠。
参照图3J，在绝缘材料360上和在上纳米片NS-U的被暴露的侧壁上形 成间隔物370(例如，通过沉积另一种绝缘材料)。间隔物370与两个最下 面的初始纳米片NS-P重叠，并接触上纳米片NS-U的在形成凹陷区305之 后保留的部分的侧壁。间隔物370可以包括例如硅氮化物或硅氧化物，并可 以相对于间隔物340和绝缘材料360具有蚀刻选择性。
参照图3J和图3K，通过去除牺牲材料310的上表面的被暴露部分以及 两个最下面的初始纳米片NS-P的在牺牲材料310的上表面的被暴露部分下 方的下方部分，形成凹陷区306，因此形成两个下纳米片NS-L。凹陷区306 暴露两个下纳米片NS-L的侧壁。纳米片NS-L由间隔物370和上纳米片NS- U垂直地重叠，该上纳米片NS-U是三个最上面的纳米片NS。
参照图3K和图3L，执行平坦化工艺(例如化学机械平坦化)以去除间 隔物340的上部、间隔物370的上部、绝缘材料360的上部和绝缘材料350 的上部。例如，平坦化工艺可以去除间隔物370和绝缘材料360的倾斜表面， 并导致间隔物340、间隔物370、绝缘材料360和绝缘材料350的上表面比 平坦化工艺之前的上表面更靠近纳米片NS。
参照图3L和图3M，间隔物370的在平面化工艺之后保留的部分被去 除并用间隔物380替换。间隔物380可以包括与绝缘材料350相同的材料， 因此可以相对于间隔物340和绝缘材料360具有蚀刻选择性。例如，间隔物 380可以包括硅氮化物。在一些实施方式中，间隔物380可以提供图1C所 示的绝缘区160。
参照图3M和图3N，用栅电极材料390(诸如金属)替换牺牲材料310、 间隔物340和绝缘材料360。例如，可以去除间隔物340和绝缘材料360， 然后可以去除牺牲材料310，或者反之亦然，并且可以用栅电极材料390填 充在该结构中的所得开口。结果，形成下晶体管TG-L的下栅极G-L和上晶 体管TG-U的上栅极G-U。因此，图3N中示出的栅极G-L、G-U可以每个 在这里被称为“三栅极”。
图4是示出形成图1C的纳米片堆叠120的操作的流程图。这些操作对 应于图3A-图3N的截面图中示出的操作。参照图3A和图4，操作包括形成 初始晶体管堆叠的垂直堆叠的初始纳米片NS-P(框410)。初始纳米片NS- P包括下纳米片和堆叠在下纳米片上的上纳米片。此外，初始晶体管堆叠还 包括在下纳米片和上纳米片上的牺牲材料310。
参照图3B和图4，在初始晶体管堆叠上形成绝缘材料320(框415)。 随后，在绝缘材料320上形成相对于绝缘材料320具有蚀刻选择性的绝缘材 料330(图3B)(框420)。参照图3C和图4，然后通过去除绝缘材料320 的被暴露部分以及初始纳米片NS-P和牺牲材料310的相应下方部分而形成 凹陷区301(框425)。
参照图3C、图3D和图4，在凹陷区301中形成间隔物340(框430)。 参照图3D、图3E和图4，通过去除间隔物340的外部(例如，水平突出的 下部)以暴露牺牲材料310的上表面和侧壁，形成另一凹陷区302(框435)。 此外，参照图3F和图4，在凹陷区302中以及在间隔物340的侧壁上形成 绝缘材料350(框440)。
参照图3F、图3G和图4，通过去除绝缘材料330以暴露绝缘材料320 的上表面和间隔物340的侧壁的上部，形成另一凹陷区303(框445)。接 下来，参照图3H和图4，去除绝缘材料320(框450)以形成凹陷区304， 该凹陷区304暴露牺牲材料310的上表面和间隔物340的侧壁的中间部分。 然后，在间隔物340的被暴露的侧壁上和在牺牲材料310的被暴露的上表面 的一部分上形成绝缘材料360(诸如通过其沉积)(框455)。
参照图3H、图3I和图4，通过去除牺牲材料310的一部分以及三个最 上面的纳米片NS的在其下方的部分来形成另一凹陷区305(框460)，以使 三个最上面的纳米片NS的宽度变窄。例如，可以蚀刻初始晶体管堆叠的由 凹陷区304暴露的部分，直到到达牺牲材料310的在三个最上面的纳米片 NS和两个最下面的纳米片NS之间的部分。参照图3J和图4，在形成凹陷 区305之后，在绝缘材料360上和在三个最上面的纳米片NS的被暴露的侧 壁上形成间隔物370(框465)。参照图3K和图4，然后通过去除牺牲材料 310的上表面的被暴露部分以及两个最下面的纳米片NS的相应下方部分来 形成凹陷区306(框470)。
参照图3L和图4，执行平坦化工艺(框475)以去除间隔物340的上 部、间隔物370的上部、绝缘材料360的上部和绝缘材料350的上部。平坦 化工艺的示例结果在图3L中示出。参照图3M和图4，然后间隔物370的在 平坦化工艺之后保留的部分被去除，并用覆盖每个纳米片NS的相应侧壁的 间隔物380来替换(框480)。接下来，参照图3M、图3N和图4，通过用 栅电极材料390替换牺牲材料310、间隔物340和绝缘材料360，分别在下 纳米片NS-L和上纳米片NS-U上形成下栅极G-L和上栅极G-U(框485)。
根据本发明的实施方式的纳米片晶体管器件100、200(图1A和图2A) 可以提供许多优点。这些优点包括减小在栅极G(图1C和图2B)和源极/漏 极接触140(图1A和图2A)之间的寄生电容。通过减少邻近源极/漏极接触 140的栅电极材料的量和/或通过将绝缘区160、260(图1C和图2A)(其可 以包括低k间隔物而不是栅电极材料)与源极/漏极接触140对准(在第一水 平方向X上；图1A)，可以减小寄生电容。例如，通过在晶体管堆叠110 (图1A)中使用下晶体管TG-L和上晶体管TG-U(图1C-图1F)中的至少 一个来替换GAA晶体管，可以减少栅电极材料的量。结果，具有sNS结构 的晶体管堆叠(例如CFET堆叠)可以具有不同的栅极宽度WG-L、WG-U (图1C)。
此外，减小的寄生电容能够改善器件100、200的交流(AC)速度/性能。 例如，通过减小漏极侧电容，能够提高AC速度/性能，诸如通过提高器件 100、200之一中的逻辑电路的频率。
这里参照附图描述了示例实施方式。在不偏离本公开的教导的情况下， 许多不同的形式和实施方式是可能的，因此本公开不应被解释为限于这里阐 述的示例实施方式。而是，这些示例实施方式被提供使得本公开将是彻底和 完整的，并将本公开的范围传达给本领域技术人员。在附图中，为了清楚起 见，层和区域的尺寸和相对尺寸可以被放大。相同的附图标记始终指代相同 的元件。
这里参照截面图描述了本发明的示例实施方式，该截面图是示例实施方 式的理想化实施方式和中间结构的示意性图。因而，由于例如制造技术和/或 公差引起的图示形状的变化是可预期的。因此，本发明的实施方式不应被解 释为限于这里示出的特定形状，而是可以包括例如由制造引起的形状偏差。
还应注意，在一些可选的实现方式中，在这里的流程图的框中注明的功 能/动作可以不按流程图中注明的顺序发生。例如，取决于所涉及的功能/动 作，连续示出的两个框可以实际上基本上同时执行，或者这些框可以有时以 相反的顺序执行。此外，流程图和/或框图的给定框的功能可以分成多个框， 和/或流程图和/或框图的两个或更多个框的功能可以至少部分地集成。最后， 在不脱离本发明的范围的情况下，可以在示出的框之间添加/插入其它框，和 /或可以省略框/操作。
除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语) 都具有与本公开所属的领域内的普通技术人员通常理解的相同的含义。还将 理解的是，术语(诸如在常用词典中定义的那些术语)应当被解释为具有与 它们在相关领域的背景中的含义一致的含义，将不被解释为理想化或过于正 式的意义，除非这里明确地如此限定。
这里使用的术语仅是为了描述特定实施方式的目的，不旨在限制本公开。 如这里使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式， 除非上下文清楚地另外指示。还将理解的，当在本说明书中使用时，术语“包 含”、“包含……的”、“包括”和/或“包括……的”指定所阐述的特征、 步骤、操作、元件和/或部件的存在，但是不排除一个或更多个其它特征、步 骤、操作、元件、部件和/或其组的存在或添加。
将理解，当一元件被称为“联接”到另一元件、“连接”到另一元件或 “响应”于另一元件或者“在”另一元件“上”时，它可以直接联接到另一 元件、直接连接到另一元件或直接响应于另一元件或直接在另一元件上，或 者也可以存在居间的元件。相反，当一元件被称为“直接联接”到另一元件、 “直接连接”到另一元件、“直接响应”于另一元件或“直接在”另一元件 “上”时，不存在居间的元件。如这里使用的，术语“和/或”包括一个或更 多个相关列出项目的任何和所有组合。此外，符号“/”(例如，当在术语“源 极/漏极”中使用时)将被理解为等同于术语“和/或”。
将理解，尽管术语“第一”、“第二”等可以在这里用来描述各种元件， 但是这些元件不应受这些术语限制。这些术语仅用于将一个元件和另一个区 别开。因此，在不脱离所给出的实施方式的教导的情况下，第一元件可以被 称为第二元件。
为了便于描述，这里可以使用空间关系术语诸如“在……下方”、“在…… 下面”、“下”、“在……上方”、“上”等来描述一个元件或特征与另一 个(些)元件或特征的如附图所示的关系。将理解，除了附图中绘出的取向 之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果 附图中的器件被翻转，则被描述为在其它元件或特征“下面”或“下方”的 元件将于是取向为在其它元件或特征“之上”。因此，术语“在……下面” 能够涵盖之上和之下两种取向。该器件可以另外地取向(例如，旋转90度 或处于其它取向)，并且这里使用的空间关系描述语可以被相应地解释。
这里结合以上描述和附图公开了许多不同的实施方式。将理解，从字面 上描述并示出这些实施方式的每个组合和子组合将是过度重复和混淆的。因 此，包括附图在内的本说明书应当被解释为构成对这里描述的实施方式的所 有组合和子组合以及制造和使用它们的方式和工艺的完整书面描述，并且应 支持关于任何这样的组合或子组合的权利要求。
以上公开的主题将被认为是说明性的，而非限制性的，所附权利要求旨 在涵盖落入本发明的范围内的所有这样的修改、改进和其它实施方式。因此， 至法律所允许的最大程度，该范围将由以下权利要求及其等同物的最宽的可 允许解释来确定，而不应受以上详细描述约束或限制。
本申请要求于2021年5月14日提交且名称为“包括三栅极阶梯式纳米 片的器件”的序列号为63/188501的美国临时专利申请、于2021年7月20 日提交的美国专利申请第17/380999号以及于2022年4月21日提交的韩国 专利申请第10-2022-0049568号的权益，它们的公开内容通过引用整体地结 合于此。

Claims (20)

1.一种纳米片晶体管器件，包括：
晶体管堆叠，包括：
下三栅极纳米片晶体管，具有第一纳米片宽度；和
上三栅极纳米片晶体管，在所述下三栅极纳米片晶体管上并具有与所述第一纳米片宽度不同的第二纳米片宽度。
2.根据权利要求1所述的纳米片晶体管器件，其中所述下三栅极纳米片晶体管包括比所述上三栅极纳米片晶体管的上栅极宽的下栅极。
3.根据权利要求2所述的纳米片晶体管器件，
其中所述下三栅极纳米片晶体管还包括多个第一纳米片，以及
其中所述上三栅极纳米片晶体管还包括与所述多个第一纳米片重叠的多个第二纳米片。
4.根据权利要求3所述的纳米片晶体管器件，
其中所述下栅极包括相对的第一侧壁和第二侧壁，
其中所述上栅极包括相对的第三侧壁和第四侧壁，
其中所述上栅极的所述第三侧壁与所述下栅极的所述第一侧壁对准，以及
其中所述上栅极的所述第四侧壁与所述多个第一纳米片重叠。
5.根据权利要求4所述的纳米片晶体管器件，
其中所述多个第一纳米片通过所述下栅极的金属与所述下栅极的所述第一侧壁间隔开，以及
其中所述多个第二纳米片通过所述上栅极的金属与所述上栅极的所述第三侧壁间隔开。
6.根据权利要求3所述的纳米片晶体管器件，
其中所述下栅极包括相对的第一侧壁和第二侧壁，
其中所述上栅极包括相对的第三侧壁和第四侧壁，
其中所述上栅极的所述第三侧壁从所述下栅极的所述第一侧壁偏移，以及
其中所述上栅极的所述第四侧壁与所述多个第一纳米片重叠。
7.根据权利要求6所述的纳米片晶体管器件，
其中所述多个第一纳米片通过所述下栅极的金属与所述下栅极的所述第二侧壁间隔开，以及
其中所述多个第二纳米片通过所述上栅极的金属与所述上栅极的所述第三侧壁间隔开。
8.根据权利要求3所述的纳米片晶体管器件，还包括在所述下栅极的上表面和所述上栅极的侧壁上的绝缘区。
9.根据权利要求8所述的纳米片晶体管器件，其中所述绝缘区接触所述多个第二纳米片并与所述多个第一纳米片重叠。
10.一种纳米片晶体管器件，包括：
第一晶体管堆叠，包括：
下纳米片晶体管，具有第一纳米片宽度和下栅极宽度；和
上纳米片晶体管，在所述下纳米片晶体管上并具有分别与所述第一纳米片宽度和所述下栅极宽度不同的第二纳米片宽度和上栅极宽度。
11.根据权利要求10所述的纳米片晶体管器件，其中所述下纳米片晶体管和所述上纳米片晶体管中的至少一个是三栅极纳米片晶体管。
12.根据权利要求11所述的纳米片晶体管器件，其中所述下纳米片晶体管和所述上纳米片晶体管中的每个是三栅极纳米片晶体管。
13.根据权利要求12所述的纳米片晶体管器件，还包括包含三栅极纳米片晶体管的第二晶体管堆叠，
其中所述第一晶体管堆叠和所述第二晶体管堆叠彼此相邻，并具有彼此相反的分叉片方向。
14.根据权利要求11所述的纳米片晶体管器件，其中所述下纳米片晶体管和所述上纳米片晶体管分别是全环绕栅极(GAA)纳米片晶体管和三栅极纳米片晶体管，或者所述下纳米片晶体管和所述上纳米片晶体管分别是三栅极纳米片晶体管和全环绕栅极(GAA)纳米片晶体管。
15.根据权利要求10所述的纳米片晶体管器件，其中所述下纳米片晶体管和所述上纳米片晶体管分别是下全环绕栅极(GAA)纳米片晶体管和上GAA纳米片晶体管。
16.根据权利要求15所述的纳米片晶体管器件，还包括绝缘区，所述绝缘区接触所述上纳米片晶体管的栅极的侧壁并且在所述下纳米片晶体管的上表面上，
其中所述绝缘区与所述下纳米片晶体管的多个纳米片重叠。
17.一种形成纳米片晶体管器件的方法，所述方法包括：
形成初始晶体管堆叠，该初始晶体管堆叠包括多个第一纳米片和在所述多个第一纳米片上的多个第二纳米片；
通过去除所述多个第二纳米片的第一部分，在所述初始晶体管堆叠中形成凹陷；以及
在所述凹陷中形成间隔物，
其中所述间隔物与所述多个第一纳米片重叠，并接触所述多个第二纳米片的在去除所述第一部分之后保留的第二部分。
18.根据权利要求17所述的方法，还包括，在形成所述间隔物之后，分别在所述多个第一纳米片和所述多个第二纳米片上形成第一三栅极和第二三栅极。
19.根据权利要求18所述的方法，
其中所述初始晶体管堆叠还包括在所述多个第一纳米片和所述多个第二纳米片上的牺牲材料，
其中去除所述多个第二纳米片的所述第一部分包括去除所述牺牲材料的第三部分，以及
其中形成所述第一三栅极和所述第二三栅极包括用金属栅极材料替换：
所述牺牲材料的在去除所述牺牲材料的所述第三部分之后保留在所述多个第一纳米片和所述多个第二纳米片上的第四部分；和
绝缘材料，在所述多个第一纳米片和所述多个第二纳米片上并相对于所述间隔物具有蚀刻选择性。
20.根据权利要求19所述的方法，其中形成所述间隔物包括在所述牺牲材料的侧壁、所述绝缘材料的侧壁和所述多个第二纳米片的侧壁上形成所述间隔物。
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US10714391B2 (en) * 2017-12-04 2020-07-14 Tokyo Electron Limited Method for controlling transistor delay of nanowire or nanosheet transistor devices
US11239232B2 (en) * 2018-06-25 2022-02-01 Intel Corporation Isolation walls for vertically stacked transistor structures
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US10510622B1 (en) * 2018-07-27 2019-12-17 Globalfoundries Inc. Vertically stacked complementary-FET device with independent gate control
US10811415B2 (en) * 2018-10-25 2020-10-20 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
FR3090998B1 (fr) * 2018-12-21 2022-12-09 Commissariat Energie Atomique Architecture à transistors n et p superposes a structure de canal formee de nanofils
US11502167B2 (en) * 2020-10-02 2022-11-15 Samsung Electronics Co., Ltd. Semiconductor device having stepped multi-stack transistor structure

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