KR20160111315A - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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KR20160111315A
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차오신 치엔
첸한 쵸우
사무엘 씨 팬
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
네이셔널 치아오 텅 유니버시티
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Abstract

반도체 디바이스 및 이의 제조 방법이 기재된다. 실시예에서, 반도체 디바이스를 제조하는 방법은, 기판의 제1 영역 및 기판의 제1 영역으로부터 연장하는 제2 영역을 갖도록 기판을 패터닝하는 단계; 기판의 제1 영역의 표면 위에 격리 층을 성막하는 단계; 및 격리 층 위에 그리고 기판의 제2 영역의 측벽에 인접하게 소스/드레인 영역을 에피텍셜 형성하는 단계를 포함할 수 있다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE THEREOF}
본 발명은 반도체 디바이스 및 이의 제조 방법에 관한 것이다.
반도체 디바이스는 예로서 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 장비와 같은 다양한 전자 응용제품에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연성 또는 유전체 재료층, 전도성 재료층, 및 반도성 재료층을 순차적으로 성막(deposit)하고, 그 위에 회로 컴포넌트 및 요소를 형성하도록 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써, 제조된다.
트랜지스터는, 반도체 디바이스에 광범위하게 이용되는 요소이다. 예를 들어 일부 응용에서 단일 집적 회로(IC; integrated circuit) 상에 수천 개의 트랜지스터가 있을 수 있다. 반도체 디바이스 제조에 사용되는 하나의 일반적인 유형의 트랜지스터는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)이다.
MuGFET(Multiple gate field effect transistor)는 반도체 기술에 있어서 최근의 발전인데, 이는 통상적으로 하나보다 많은 수의 게이트를 단일 디바이스로 집적한 MOSFET이다. 복수의 게이트들은 단일 게이트 전극에 의해 제어될 수 있는데, 복수의 게이트 표면들이 단일 게이트로서 전기적으로 작용한다. 복수의 게이트들은 또한 독립적인 게이트 전극에 의해 제어될 수 있다. 하나의 유형의 MuGFET는 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor) 디바이스라 지칭되며, 이는 집적 회로의 실리콘 표면 밖으로 수직으로 상승된 핀형 반도체 채널을 갖는 트랜지스터 구조이다.
반도체 디바이스 및 이의 제조 방법이 기재된다. 실시예에서, 반도체 디바이스를 제조하는 방법은, 기판의 제1 영역 및 기판의 제1 영역으로부터 연장하는 제2 영역을 갖도록 기판을 패터닝하는 단계; 기판의 제1 영역의 표면 위에 격리 층을 성막하는 단계; 및 격리 층 위에 그리고 기판의 제2 영역의 측벽에 인접하게 소스/드레인 영역을 에피텍셜 형성하는 단계를 포함할 수 있다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1m은 일부 실시예에 따라 게이트 퍼스트(gate-first) 프로세스를 사용하여 평면 MOSFET를 제조하는 다양한 중간 단계들을 예시한 방법을 도시한다.
도 2a 내지 도 2p는 일부 실시예에 따라 게이트 라스트(gate-last) 프로세스를 사용하여 평면 MOSFET를 제조하는 다양한 중간 단계들을 예시한 방법을 도시한다.
도 3a 내지 도 3l은 일부 실시예에 따라 게이트 퍼스트 프로세스를 사용하여 FinFET을 제조하는 다양한 중간 단계들을 예시한 방법을 도시한다.
도 4a 및 도 4b는 일부 실시예에 따른 FinFET의 다양한 단면도들을 도시한다.
도 5a 내지 도 5e는 일부 실시예에 따라 게이트 라스트 프로세스를 사용하여 FinFET을 제조하는 다양한 중간 단계들을 예시한 방법을 도시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 스택의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
도 1a 내지 도 1m은 하나 이상의 실시예에 따라 반도체 디바이스를 제조하는 다양한 중간 단계들을 예시한 프로세스 흐름을 도시한다. 도 1a 내지 도 1m에 도시된 프로세스 흐름은, 예를 들어 평면(planar) 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 제조하는 데 사용될 수 있는 게이트 퍼스트(gate-first) 프로세스일 수 있다. 도 1a는, 제1 면(102a) 및 제1 면(102a)에 대향하는 제2 면(102b)을 갖는 기판(102)을 도시한다. 예로서, 기판(102)의 제1 면(102a) 및 제2 면(102b)은 각각 기판(102)의 상면 및 하면일 수 있다. 기판(102)은 예로서 반도체 웨이퍼일 수 있다. 기판(102)은 반도체 재료를 포함할 수 있다. 반도체 재료는, 원소 반도체(예를 들어, 결정의 실리콘 및/또는 게르마늄을 포함함), 화합물 반도체(예를 들어, 실리콘 카바이드, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 또는 인듐 안티몬화물 중의 적어도 하나를 포함함), 합금 반도체(예를 들어, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP 중의 적어도 하나를 포함함), 또는 이들의 조합을 포함할 수 있다.
기판(102)의 반도체 재료는 도핑될 수 있다. 예를 들어, 제조되고 있는 반도체 디바이스가 PMOS 디바이스(예를 들어, PMOS 평면 MOSFET)인 실시예에서, 기판(102)의 반도체 재료는 (인 또는 비소와 같은)N 타입 도펀트를 포함할 수 있다. 그러나, 제조되고 있는 반도체 디바이스가 NMOS 디바이스(예를 들어, NMOS 평면 MOSFET)인 실시예에서, 기판(102)의 반도체 재료는 P 타입 도펀트를 포함할 수 있다. 일부 실시예에서, P 타입 도펀트는 인듐을 포함할 수 있다. 다른 실시예에서, P 타입 도펀트는 붕소 또는 갈륨을 포함할 수 있다. 기판(102)의 반도체 재료의 도펀트 농도는, 약 1x1018 cm-3보다 작을 수 있다(예를 들어, 약 1x1012 cm-3 내지 약 1x1018 cm-3 범위임). 다른 예로서, 디바이스 스케일링을 위해, 도펀트 농도는 약 1x1016 cm-3 내지 약 1x1018 cm-3 범위이도록 제어될 수 있다. 그러나, 다른 도펀트 농도도 가능할 수 있다는 것을 유의하여야 한다.
도 1b를 참조하면, 제1 게이트 유전체(104)가 기판(102)의 제1 면(102a) 위에 형성될 수 있다. 제1 게이트 유전체(104)는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물), 또는 이들의 다층을 포함할 수 있다. 추가적으로 또는 대안으로서, 제1 게이트 유전체(104)는 하이 k(high-k) 유전체 재료를 포함할 수 있다. 이러한 실시예에서, 제1 게이트 유전체(104)는, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란탄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 이들의 조합의 금속 산화물 또는 실리케이트 등을 포함할 수 있다. 제1 게이트 유전체(104)는, 산화 프로세스(예를 들어, 습식 및/또는 건식 산화), SOD(spin-on-dielectric) 프로세스, 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 이들의 조합, 이들의 변형 등에 의해 형성될 수 있다.
도 1c를 참조하면, 제1 게이트 전극(106)이 제1 게이트 유전체(104) 위에(예를 들어, 기판(102)의 제1 면(102a)으로부터 멀어지는 방향을 향한, 제1 게이트 유전체(104)의 면 상에) 형성될 수 있다. 제1 게이트 전극(106)은 전도성 재료를 포함하는 전도성 구조를 포함할 수 있다. 예로서, 제1 게이트 전극(106)은 제1 게이트 유전체(104) 위에 형성된 금속 층을 포함할 수 있으며, 이는 단층이거나 또는 다층 구조일 수 있다. 제1 게이트 전극(106)은, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, 기판(102)의 반도체 재료와 호환가능한 일함수를 갖는 다른 전도성 재료, 이들의 조합 등을 포함할 수 있다. 대안으로서 또는 추가적으로, 제1 게이트 전극(106)은, 제1 게이트 전극(106)이 전기 전도성 구조이도록, 도핑될 수 있는 폴리실리콘(예를 들어, 폴리실리콘 층)을 포함할 수 있다. 본 실시예에서, 제1 게이트 전극(106)은 약 20 나노미터 내지 약 80 나노미터 범위의 균일한 두께를 포함할 수 있지만, 다른 두께도 가능할 수 있다. 제1 게이트 전극(106)은 ALD, CVD, PVD, 도금, 이들의 조합 등과 같은 적합한 프로세스를 사용하여 형성될 수 있다.
이어지는 프로세스 단계에서, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 대향 영역들(예를 들어, 좌측 영역 및 우측 영역)은, 기판(102)의 제1 면(102a)의 일부를 노출시키도록 제거될 수 있다. 다르게 말하자면, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)는, 예를 들어 마스킹 및 에칭 프로세스(예를 들어, 건식 및/또는 습식 에칭 프로세스)를 사용하여, 패터닝될 수 있다. 도 1d에 도시된 바와 같이, 먼저 제1 하드 마스크(108)가 제1 게이트 전극(106) 위에 형성될 수 있다. 제1 하드 마스크(108)는, 기판(102)으로부터 멀어지는 방향을 향한, 제1 게이트 전극(106)의 표면을 완전히 덮을 수 있다. 제1 하드 마스크(108)는, CVD, 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), ALD 등과 같은 적합한 프로세스를 사용하여 형성될 수 있다. 그러나, 제1 하드 마스크(108)를 형성하는 다른 적합한 방법이 이용될 수도 있다. 실시예에서, 제1 하드 마스크(108)는, 실리콘 질화물, 티타늄 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 유전체 재료를 포함한다. 그러나, 제1 하드 마스크(108)가 다른 적합한 재료를 포함할 수도 있다는 것을 이해하여야 한다. 제1 하드 마스크(108)는 약 10 nm 내지 약 40 nm 사이의 두께, 예를 들어 약 25 nm의 두께로 형성될 수 있다.
제1 하드 마스크(108)가 형성되며, 제1 게이트 전극(106)의 주변 부분의 표면을 노출시키기 위하여, 제1 하드 마스크(108)의 주변 부분이 제거될 수 있다. 도 1e의 예에 도시된 바와 같이, 제1 하드 마스크(108)는, 제1 하드 마스크(108)의 주변 부분에는 패터닝된 제1 포토레지스트(110)가 없도록, 먼저 제1 하드 마스크(108)의 중심 부분 위에 패터닝된 제1 포토레지스트(110)를 형성함으로써, 패터닝될 수 있다. 패터닝된 제1 포토레지스트(110)는, 제1 하드 마스크(108) 위에 포토레지스트 재료를 성막하고, 그 후에 패터닝된 제1 포토레지스트(110)를 생성하도록 포토레지스트 재료를 패터닝함으로써(예를 들어, 포토리소그래피 프로세스와 같은 리소그래피 프로세스를 사용하여), 형성될 수 있다. 포토레지스트 재료는 스핀온 코팅, CVD, PECVD 등을 사용하여 제1 하드 마스크(108) 위에 성막될 수 있다.
패터닝된 제1 포토레지스트(110)의 형성에 이어서, 제1 하드 마스크(108)는 패터닝된 제1 포토레지스트(110)를 마스크로서 사용하여 패터닝될 수 있다. 다르게 말하자면, 제1 하드 마스크(108)의 주변 부분이 제거되면서, 제1 하드 마스크(108)의 중심 부분, 예를 들어 패터닝된 제1 포토레지스트(110) 아래에 배치된 제1 하드 마스크(108)의 부분을 남길 수 있다. 이 프로세싱 단계의 결과는 도 1f에 도시된, 패터닝된 제1 하드 마스크(108p)이다. 실시예에서, 제1 하드 마스크(108)의 재료에 적합한 에천트를 이용하는 에칭 프로세스(예를 들어, 반응성 이온 에칭 프로세스)가 제1 하드 마스크(108)를 패터닝하는 데 사용될 수 있다. 그러나, 제1 하드 마스크(108)를 패터닝하기 위한 다른 적합한 프로세스도 또한 사용될 수 있다. 제1 하드 마스크(108)의 패터닝은 제1 게이트 전극(106)의 주변 영역의 표면이 노출될 때까지 계속될 수 있다. 이에 이어서, 패터닝된 제1 포토레지스트(110)는, 예를 들어 스트리핑(stripping) 프로세스(예를 들어, 습식 스트립 프로세스) 또는 애싱(ashing) 프로세스(예를 들어, 플라즈마 애싱 프로세스)를 사용하여 제거될 수 있다.
그 후에, 도 1g에 도시된 바와 같이, 패터닝된 제1 하드 마스크(108p)의 패턴은, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 재료에 적합한 에천트를 이용하는 적합한 에칭 프로세스(예를 들어, 반응성 이온 에칭 프로세스)를 사용하여, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)에 전사될 수 있다. 그 결과, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)는 패터닝된 제1 하드 마스크(108p)를 마스크로서 사용하여 패터닝된다. 상기에 기재된 바와 같이, 이 단계의 결과는, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 중심 부분을 남기면서, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 주변 부분의 제거이다. 동시에, 도 1g에 도시된 바와 같이, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 주변 부분의 제거에 의해 기판(102)의 제1 면(102a)의 일부가 노출된다.
도 1h를 참조하면, 패터닝된 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 패턴은 그 후에, 기판(102)의 재료에 적합한 에천트를 이용하는 적합한 에칭 프로세스(예를 들어, 이방성 에칭을 이용한 RIE)를 사용하여 기판(102)으로 전사될 수 있다. 실시예에서, 기판(102)의 재료를 제거하는 데 사용되는 에칭 프로세스는, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 재료를 제거하도록 도 1g에서 사용된 에칭 프로세스와 유사할 수 있다. 그러나, 다른 실시예에서, 기판(102)의 재료를 제거하는 데 사용되는 에칭 프로세스는, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 재료를 제거하도록 도 1g에서 사용된 에칭 프로세스와 상이할 수 있다. 이에 이어서, 패터닝된 제1 하드 마스크(108p)는, 예를 들어 스트리핑 프로세스(예를 들어, 습식 스트립 프로세스) 또는 애싱 프로세스(예를 들어, 플라즈마 애싱 프로세스)를 사용하여 제거될 수 있다.
이 프로세스 단계의 결과로서, 기판(102)은, 제1 폭(W1)을 갖는 제1 부분(102-1), 및 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 제2 부분(102-2)을 갖도록 패터닝된다. 실시예에서, 제2 폭(W2)은 약 5 nm 내지 약 25 nm 범위(예를 들어, 약 7 nm 내지 약 22 nm 범위)일 수 있다. 도 1h에 도시된 바와 같이, 제2 부분(102-2)은 기판(102)의 제1 부분(102-1)으로부터 돌출하거나 연장할 수 있다. 제2 폭(W2)은 기판(102)의 제2 부분(102-2)을 덮는 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 폭과 실질적으로 동일할 수 있다. 실시예에서, 도 1a 내지 도 1m에 도시된 프로세스 흐름을 사용하여 제조된 평면 MOSFET의 채널 길이는 제2 폭(W2)과 실질적으로 동일한 채널 길이를 가질 수 있다.
도 1i를 참조하면, 제1 격리 층(112)이, 기판(102)의 제2 면(102b)으로부터 멀어지는 방향을 향한, 기판(102)의 제1 부분(102-1)의 표면 상에 형성될 수 있다. 예를 들어, 제1 격리 층(112)은 기판(102)의 제2 부분(102-2)의 측벽(102-2w)에 가까운 기판(102)의 제1 부분(102-1)의 표면 상에 형성될 수 있다. 이들 표면은 기판(102)의 제1 부분(102-1)의 주면일 수 있다. 제1 격리 층(112)은, 기판(102)과, 나중에 제1 격리 층(112) 위에 그리고 기판(102)의 제2 부분(102-2)의 측벽(102-2w)에 인접하게 형성되는 소스/드레인 영역(예를 들어, 도 1j에 관련하여 이래의 기재 참조) 사이에 전기 절연을 제공하도록 기능할 수 있다. 제1 격리 층(112)은 유전체 재료(예를 들어, 산화물, 질화물, 또는 이들의 다층)와 같은 절연 재료를 포함할 수 있다.
제1 격리 층(112)은, PECVD 프로세스, 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD) 프로세스, 이들의 조합 등과 같은 성막 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 성막 프로세스는, 기판(102)의 제2 면(102b)으로부터 멀어지는 방향을 향한 기판(102)의 제1 부분(102-1)의 표면 상에 뿐만 아니라, 기판(102)의 제2 부분(102-2)의 측벽(102-2w) 상에도 제1 격리 층(112)을 등각으로(conformally) 성막할 수 있다. 이러한 실시예에서, 기판(102)의 제2 부분(102-2)의 측벽(102-2w) 상의 제1 격리 층(112)의 두께는, 기판(102)의 제2 면(102b)으로부터 멀어지는 방향을 향한, 기판(102)의 제1 부분(102-1)의 표면 상의 제1 격리 층(112)의 두께보다 더 작을 수 있다. 예를 들어, 측벽(102-2w) 상의 제1 격리 층(112)의 두께는, 기판(102)의 제2 면(102b)으로부터 멀어지는 방향을 향한, 기판(102)의 제1 부분(102-1)의 표면 상의 제1 격리 층(112)의 두께의 약 25 퍼센트 내지 약 35 퍼센트일 수 있다. 결과적으로, 측벽(102-2w) 상에 배치된 제1 격리 층(112)의 부분을 제거하면서, 기판(102)의 제2 면(102b)으로부터 멀어지는 방향을 향한, 기판(102)의 제1 부분(102-1)의 표면 상의 제1 격리 층(112)의 부분을 남기도록, HF(hydrofluoric acid) 또는 DHF(diluted hydrofluoric acid)와 같은 에천트의 사용을 포함하는 세척 프로세스(예를 들어, 습식 세척 프로세스)가 사용될 수 있다. 실시예에서, 기판(102)의 제2 면(102b)으로부터 멀어지는 방향을 향한, 기판(102)의 제1 부분(102-1)의 표면 상의 제1 격리 층(112)의 두께는, 약 3 nm 내지 약 10 nm의 범위일 수 있다.
도 1j를 참조하면, 제1 소스/드레인 영역(114)이 제1 격리 층(112) 위에 그리고 기판(102)의 제2 부분(102-2)의 측벽(102-2w)에 인접하게 에피텍셜 형성될 수 있다. 제1 소스/드레인 영역(114)은, 제1 소스/드레인 영역(114)이 기판(102)의 전도성과 상이한 전도성을 갖게 하는 도펀트도 포함한 반도체 재료를 포함할 수 있다. 예를 들어, 제조되고 있는 반도체 디바이스가 PMOS 디바이스인 실시예에서, 제1 소스/드레인 영역(114)의 반도체 재료는 (인듐과 같은)P 타입 도펀트를 포함할 수 있다. 그러나, 제조되고 있는 반도체 디바이스가 NMOS 디바이스인 실시예에서, 제1 소스/드레인 영역(114)의 반도체 재료는 (인 또는 비소와 같은)N 타입 도펀트를 포함할 수 있다. 제1 소스/드레인 영역(114)의 도펀트 농도는 기판(102)의 도펀트 농도보다 더 클 수 있다. 예를 들어, 제1 소스/드레인 영역(114)의 도펀트 농도는 약 1x1019 cm-3 내지 약 1x1022 cm-3 범위이거나 더 클 수도 있다. 도 1a 내지 도 1m에 도시된 프로세스 흐름을 사용하여 제조된 평면 MOSFET의 채널 길이는 제1 소스/드레인 영역들(114) 사이의 거리로서 측정될 수 있으며, 이는 상기 기재된 바와 같이 제2 폭(W2)과 실질적으로 동일할 수 있고, 이는 약 5 nm 내지 약 25 nm 범위(예를 들어, 약 7 nm 내지 약 22 nm 범위)일 수 있다.
제1 소스/드레인 영역(114)은 에피텍셜 성장 프로세스를 사용하여 형성될 수 있다. 에피텍셜 성장 프로세스는, 분자 빔 에피텍시(MBE; molecular beam epitaxy), 액상 에피텍시(LPE; liquid phase epitaxy), 기상 에피텍시(VPE; vapor phase epitaxy), 선택적 에피텍셜 성장(SEG; selective epitaxial growth), 또는 이들의 조합일 수 있다. 에피텍셜 성장 프로세스는, 성장 개시자(growth initiator)로서 기판(102)의 제2 부분(102-2)의 노출된 영역을 이용한다. 예를 들어, 에피텍셜 성장은, 성장 개시자로서 기판(102)의 제2 부분(102-2)의 측벽(102-2w)의 노출된 부분을 이용할 수 있다. 일부 실시예에서, 에피텍셜 성장 프로세스는 먼저 기판(102)의 제2 부분((102-2)의 측벽(102-2w)으로부터 멀어지는 방향으로(예를 들어, 측벽(102-2w)으로부터 수직으로) 진행할 수 있다. 에피텍셜 성장의 이러한 초기 방향은 도 1j에서 점선 화살표(116)로 표시되어 있다. 그러나, 에피텍셜 성장 프로세스가 진행됨에 따라, 제1 소스/드레인 영역(114)의 후속 성장된 반도체 재료는 소스/드레인 영역(114)의 이전에 성장된 반도체 재료의 격자면 배향을 따라 진행할 수 있다. 반도체 재료의 성장 속도는 격자면 배향에 따라 달라지므로, 제1 소스/드레인 영역(114)의 상부 표면은, 예를 들어 수평 기준에 관련하여 경사져 있는 패싯(facet)(F)을 가질 수 있다.
실시예에서, 제1 소스/드레인 영역(114)이 성장되는 동안, 도펀트가 제1 소스/드레인 영역(114)의 반도체 재료 안으로 도입된다. 예로서, 소스/드레인 영역(114)의 에피텍셜 성장 프로세스 동안, 원하는 도펀트를 포함하는 전구체가, 소스/드레인 영역(114)의 반도체 재료에 대한 전구체 반응물과 함께, 반응 용기(reaction vessel) 안에 인시츄(in situ) 배치된다. 그리하여, 제1 소스/드레인 영역(114)이 성장되는 동안, 도펀트는 제1 소스/드레인 영역(114)의 반도체 재료 안으로 도입되고 통합되며, 제1 소스/드레인 영역(114)에 원하는 전도성을 제공한다. 이 실시예에서, 도펀트 농도는 소스/드레인 영역(114) 전반에 걸쳐 실질적으로 균일할 수 있다.
대안으로서, 다른 실시예에서, 제1 소스/드레인 영역(114)이 성장된 후에, 도펀트가 제1 소스/드레인 영역(114)의 반도체 재료 안으로 도입될 수 있다. 예로서, 제1 소스/드레인 영역(114)의 반도체 재료가 도펀트 없이 성장될 수 있고, 소스/드레인 영역(114) 안에 도펀트를 도입시키도록 주입 프로세스 또는 확산 프로세스와 같은 도입 프로세스가 이용될 수 있다. 도펀트가 소스/드레인 영역(114) 안으로 도입되면, 도펀트를 활성화하도록 어닐 프로세스가 수행될 수 있다. 이 실시예에서, 제1 소스/드레인 영역(114)은 구배된(graded) 도펀트 농도를 가질 수 있는데, 제1 격리 층(112)에서 먼 제1 소스/드레인 영역(114)의 영역에서 도펀트 농도가 더 높으며, 제1 격리 층(112)에 가까운 제1 소스/드레인 영역(114)의 영역에서 도펀트 농도가 더 낫다.
제1 소스/드레인 영역(114)의 에피텍셜 성장은 적어도, 기판(102)의 제2 부분(102-2)의 측벽(102-2w)이 제1 소스/드레인 영역(114)의 반도체 재료에 의해 덮이며 제1 소스/드레인 영역(114)의 상부 표면은 기판(102)의 제2 부분(102-2)의 상부 표면과 적어도 같은 높이에 배치될 때까지, 계속될 수 있다.
도 1k를 참조하면, 예를 들어 등각의 성막 프로세스 다음의 에칭 프로세스(예를 들어, 이방성 에칭 프로세스)를 사용하여, 게이트 스페이서(118)가 제1 게이트 유전체(104) 및 제1 게이트 전극(106)의 측벽을 따라 형성된다. 게이트 스페이서(118)는 실리콘 질화물, SiCN, 이들의 조합 등과 같은 유전체 재료를 포함할 수 있다.
도 1l을 참조하면, 기판(102)으로부터 멀어지는 방향을 향한, 제1 소스/드레인 영역(114)의 표면 위에 제1 실리사이드 영역(120)이 형성될 수 있다. 예를 들어, 제1 실리사이드 영역(120)은 소스/드레인 영역(114)의 상부 표면 상에 형성될 수 있다. 도 1l에는 또한, 기판으로부터 멀어지는 방향을 향한, 제1 게이트 전극(106)의 표면(예를 들어, 제1 게이트 전극(106)의 상부 표면) 상에 형성된 제2 실리사이드 영역(122)이 도시되어 있다. 제1 실리사이드 영역(120) 및 제2 실리사이드 영역(122)은, 티타늄(예를 들어, TiSi2), 코발트(예를 들어, CoSi2), 니켈(예를 들어, NiSi)의 실리사이드 화합물, 이들의 조합 등을 포함할 수 있다. 제1 실리사이드 영역(120) 및 제2 실리사이드 영역(122)은 실리사이드 프로세스 또는 기타 적합한 방법을 사용하여 형성될 수 있다.
도 1m을 참조하면, 유전체 재료(124)(예를 들어, 산화물 및/또는 질화물을 포함함)가 제1 실리사이드 영역(120) 및 제2 실리사이드 영역(122) 위에 성막될 수 있고, 도 1m에 도시된 바와 같이, 게이트 스페이서(118)를 완전히, 예를 들어 게이트 스페이서(118)의 모든 면을 덮을 수 있다. 유전체 재료(124)는, 예로서, 도 1a 내지 도 1m에 도시된 프로세스 흐름을 사용하여 제조되는 반도체 디바이스의 층간 유전체(ILD; interlayer dielectric) 층을 형성할 수 있다.
이에 이어서, 제1 실리사이드 영역(120) 및 제2 실리사이드 영역(122)과 전기 접촉을 이루도록, 컨택(전기 전도성 재료를 포함함)이 유전체 재료(124)에 형성될 수 있다. 또한, 하나 이상의 금속간 유전체(IMD; inter-metal dielectric) 층 및 안에 형성된 전도성 구조물을 포함하는 상호접속 층이 유전체 재료(124) 위에 제조될 수 있다. 상호접속 층의 IMD 층 내의 전도성 구조물은, 유전체 재료(124)(예를 들어, ILD 층)에 형성된 컨택에 전기적으로 접속할 수 있다. 이들 구조물 및 프로세스는 간략하게 하기 위해 도시되지 않는다.
도 1a 내지 도 1m에 도시된 프로세스 흐름은, 예를 들어 평면 MOSFET을 제조하는 데 사용될 수 있는 게이트 퍼스트(gate-first) 프로세스일 수 있다. 그러나, 도 1a 내지 도 1m에 예시된 다양한 프로세스는 또한 게이트 라스트(gate-last) 프로세스를 사용하여 평면 MOSFET을 제조하는 데 사용될 수 있다. 이러한 프로세스 흐름의 중간 단계들의 일부가 도 2a 내지 도 2p에 도시된다.
도 2a 및 도 2b는 기판(102) 및 기판(102)의 제1 면(102a) 위에 형성된 제1 게이트 유전체(104)를 도시한다. 도 2c에 도시된 바와 같이, 제1 더미 게이트(202)가 제1 게이트 유전체(104) 위에 적합한 두께로, 예를 들어 약 10 nm 내지 약 50 nm 범위의 두께로, 형성될 수 있다. 제1 더미 게이트(202)는 제1 게이트 전극(106)에 관련하여 상기 기재된 바와 유사한 프로세스를 사용하여 형성될 수 있다. 실시예에서, 제1 더미 게이트(202)는 도핑되지 않은(또는 의도치않게 도핑된) 폴리실리콘을 포함할 수 있다. 도 2a 내지 도 2p에 도시된 프로세스 흐름은 게이트 라스트 프로세스이므로, 제1 더미 게이트(202)는 추후의 단계에서 게이트 교체(gate replacement) 프로세스에 의해 교체될 수 있다(예를 들어, 도 2n 및 도 2o에 관련하여 아래의 기재 참조).
도 2d 내지 도 2g에 도시된 바와 같이, 제1 더미 게이트(202) 및 제2 게이트 유전체(104)의 주변 부분이 제거되면서, 제1 더미 게이트(202) 및 제1 게이트 유전체(104)의 중심 부분을 남긴다. 제1 더미 게이트(202) 및 제1 게이트 유전체(104)의 주변 부분을 제거하는 데 사용되는, 도 2d 내지 도 2g에 도시된 프로세스 흐름은, 제1 게이트 전극(106) 및 제1 게이트 유전체(104)의 주변 부분을 제거하는 데 사용된 프로세스(예를 들어, 도 1d 내지 도 1g에 관련하여 상기에 기재됨)와 유사할 수 있다. 예를 들어, 제1 더미 게이트(202) 및 제1 게이트 유전체(104)의 주변 부분을 제거하는 데 마스킹 및 에칭 프로세스가 사용될 수 있다.
도 2h를 참조하면, 패터닝된 제1 더미 게이트(202) 및 제1 게이트 유전체(104)의 패턴은, 그 후에, 도 1h에 관련하여 상기 기재된 바와 유사한 에칭 프로세스를 사용하여, 기판(102)으로 전사될 수 있다. 예를 들어, 패터닝된 제1 더미 게이트(202) 및 제1 게이트 유전체(104)의 패턴을 기판(102)으로 전사하는 데 있어서, 기판(102)은 제1 부분(102-1)으로부터 연장하거나 돌출한 제2 부분(102-2)을 갖도록 패터닝될 수 있다.
그 후에, 프로세스 흐름은, 도 1i 내지 도 1k에 관련하여 상기 기재된 바와 유사한 방식으로 유사한 프로세스를 사용하여 진행될 수 있다. 예를 들어, 도 2i에 도시된 바와 같이, 제1 격리 층(112)이, 기판(102)의 제2 부분(102-2)의 측벽(102-2w)에 가까운, 기판(102)의 제1 부분(102-1)의 표면 상에 형성될 수 있다. 도 2j를 참조하면, 제1 소스/드레인 영역(114)이, 제1 격리 층(112) 위에 그리고 기판(102)의 제2 부분(102-2)의 측벽(102-2w)에 인접하게 에피텍셜 형성될 수 있다. 도 2k를 참조하면, 게이트 스페이서(118)가, 예를 들어 등각의 성막 프로세스 다음의 에칭 프로세스(예를 들어, 이방성 에칭 프로세스)를 사용하여, 제1 게이트 유전체(104) 및 제1 더미 게이트(202)의 측벽을 따라 형성된다.
도 2l에 도시된 바와 같이, 그 다음, 제1 실리사이드 영역(120)이, 기판(102)으로부터 멀어지는 방향을 향한, 제1 소스/드레인 영역(114)의 표면 위에 형성될 수 있다. 예를 들어, 제1 실리사이드 영역(120)은 소스/드레인 영역(114)의 상부 표면 상에 형성될 수 있다. 그러나, 도 1l에 도시된 프로세스 단계와는 달리, 제1 더미 게이트(202)가 게이트 교체 프로세스를 사용하여 제1 게이트 전극(106)으로 교체되어야 하므로(예를 들어, 도 2n 및 도 2o에 관련하여 아래의 기재 참조), 제1 더미 게이트(202)의 표면(예를 들어, 상부 표면) 상에는 형성되지 않는다.
도 2m을 참조하면, 유전체 재료(124)(예를 들어, ILD 층)가 제1 실리사이드 영역(120) 위에 성막될 수 있고 게이트 스페이서(118)를 완전히 덮을 수 있다. 실시예에서, 기판(102)으로부터 멀어지는 방향을 향한, 유전체 재료(124) 및 제1 더미 게이트(202)의 표면(예를 들어, 유전체 재료(124) 및 제1 더미 게이트(202)의 상부 표면)은, 예를 들어 유전체 재료(124)에 대해 수행되는 (화학 기계적 연마와 같은) 평탄화 프로세스의 결과로서, 실질적으로 공면(co-planar)을 이룰 수 있다. 그 후에, 도 2n에 도시된 바와 같이, 제1 더미 게이트(202)가 제거될 수 있으며(예를 들어, 에칭 프로세스를 사용하여), 그리하여 유전체 재료(124)에 트렌치(204)를 형성한다. 도 2n에 도시된 바와 같이, 트렌치(204)는 제1 게이트 유전체(104)를 노출시킬 수 있다.
도 2o를 참조하면, 트렌치(204)를 전도성 재료로 채움으로써 제1 게이트 전극(106)이 트렌치(204)에 형성될 수 있다. 트렌치(204)를 채우는 데 사용되는 프로세스는, 예로서, 제1 게이트 유전체(104) 위에 제1 게이트 전극(106)을 형성하도록 도 1c에서 사용된 프로세스와 유사할 수 있다. 일부 실시예에서, 트렌치(204)는 전도성 재료로 과하게 채워질 수 있으며, 그리하여 전도성 재료가 기판(102)으로부터 멀어지는 방향을 향한 유전체 재료(124)의 표면(예를 들어, 유전체 재료(124)의 상부 표면) 위에도 배치된다. 그 후에, 유전체 재료(124)의 상부 표면 상에 배치된 전도성 재료를 제거하도록 화학 기계적 연마와 같은 평탄화 프로세스가 사용될 수 있다. 그 결과, 유전체 재료(124) 및 제1 게이트 전극(106)의 표면은 실질적으로 공면을 이룰 수 있다.
도 2p를 참조하면, 그 다음, 제2 실리사이드 영역(122)이, 도 1l에 관련하여 상기 기재된 바와 유사한 프로세스를 사용하여, 기판으로부터 멀어지는 방향을 향한, 제1 게이트 전극(106)의 표면(예를 들어, 상부 표면) 상에 형성된다. 이에 이어서, 하나 이상의 IMD 층 및 안에 형성된 전도성 구조물을 포함하는 상호접속 층이 유전체 재료(124) 및 제2 실리사이드 영역(122) 위에 제조될 수 있다. 또한, 제1 실리사이드 영역(120) 및 제2 실리사이드 영역(122)과 전기 접촉을 이루도록 컨택(전기 전도성 재료를 포함함)이 유전체 재료(124)에 형성될 수 있다. 이들 구조물 및 프로세스 단계는 간략하게 하기 위해 도시되지 않는다.
도 1a 내지 도 1m과 도 2a 내지 도 2p에 도시된 프로세스 흐름을 사용하여 제조된 평면 MOSFET의 채널 길이는, 제1 소스/드레인 영역들(114) 사이의 거리로서 측정될 수 있으며, 이는 상기 기재된 바와 같이 제2 폭(W2)과 실질적으로 동일할 수 있고, 이는 약 5 nm 내지 약 25 nm 범위(예를 들어, 약 7 nm 내지 약 22 nm 범위)일 수 있다. 통상의 평면 MOSFET에서, 이러한 범위의 채널 길이는, 예로서, 단채널 효과(SCE; short channel effect), 기판(102)과 제1 소스/드레인 영역(114) 사이의 기생 커패시턴스, 및 제1 소스/드레인 영역(114)의 하이 도핑(high doping)으로 인해 야기된 소스/드레인 누설 전류가 생기게 할 수 있다. 그러나, 도 1a 내지 도 1m과 도 2a 내지 도 2p에 도시된 프로세스 흐름을 사용하여 제조된 평면 MOSFET은 제1 격리 층(112)을 포함하는데, 이는 SCE 개선, 보다 낮은 소스/드레인 기생 커패시턴스, 및 보다 낮은 소스/드레인 접합 누설을 이끌어낸다. 이들은 이어서, 강건한 로직 회로 성능을 이끌어낼 수 있다. 또한, 제1 격리 층(112)을 형성하는 데 사용되는 방법은, 부분 SOI(silicon-on-insulator) 웨이퍼를 형성하고, 부분 SOI 웨이퍼의 절연체 층 위에(예를 들어, 제1 격리 층(112) 위에) 그리고 부분 SOI 웨이퍼의 반도체 층에(예를 들어, 기판(102)의 제2 부분(102-2)에) 평면 MOSFET을 제조하는, 비용 효과적인 방법을 제공한다.
도 1a 내지 도 1m과 도 2a 내지 도 2p에 도시된 프로세스 흐름에 의해 제공되는 효과는, 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor) 디바이스에도 제공될 수 있다. 도 3a 내지 도 3l은 일부 실시예에 따라 게이트 퍼스트 프로세스를 사용하여 FinFET를 제조하는 다양한 중간 단계들을 예시한 방법을 도시한다. 도 3a는 기판(302)을 도시하며, 기판(302)은 도 1a에 관련하여 상기 기재된 기판(102)과 유사할 수 있다. 기판(302)은 도핑된 반도체 재료를 포함할 수 있다. 제조되고 있는 FinFET가 PMOS 디바이스인 실시예에서, 기판(302)의 반도체 재료는 (인 또는 비소와 같은)N 타입 도펀트를 포함할 수 있다. 그러나, 제조되고 있는 FinFET가 NMOS 디바이스인 실시예에서, 기판(302)의 반도체 재료는 (인듐과 같은)P 타입 도펀트를 포함할 수 있다. 기판(302)의 반도체 재료의 도펀트 농도는, 약 1x1018 cm-3보다 작을 수 있다(예를 들어, 약 1x1012 cm-3 내지 약 1x1016 cm-3의 범위). 다른 예로서, 디바이스 스케일링을 위해, 도펀트 농도는 약 1x1016 cm-3 내지 약 1x1018 cm-3의 범위이도록 제어될 수 있다. 그러나, 다른 도펀트 농도도 가능할 수 있다는 것을 유의하여야 한다. 후속 프로세스 단계의 일부에서, 예를 들어, 핀 구조물을 형성하도록, 기판(302) 상에 마스킹 및 에칭 프로세스가 수행될 수 있다.
도 3b를 참조하면, 제2 하드 마스크(304)가 기판(302) 위에 형성될 수 있다. 제2 하드 마스크(304)는 제1 하드 마스크(108)(예를 들어, 도 1d에 도시됨)와 유사한 재료를 포함할 수 있고 유사한 방법을 사용하여 형성될 수 있다. 제2 하드 마스크(304)가 형성되면, 기판(304)의 주변 부분을 노출시키기 위해 제2 하드 마스크(304)의 주변 부분이 제거될 수 있다.
도 3c의 예에 도시된 바와 같이, 제2 하드 마스크(304)는, 제2 하드 마스크(304)의 주변 부분에는 패터닝된 제2 포토레지스트(306)가 없도록, 먼저 제2 하드 마스크(304)의 중심 부분 위에 패터닝된 제2 포토레지스트(306)를 형성함으로써, 패터닝될 수 있다. 패터닝된 제2 포토레지스트(306)는 패터닝된 제1 포토레지스트(110)와 유사한 재료를 포함할 수 있고 유사한 방법을 사용하여 형성될 수 있다.
패터닝된 제2 포토레지스트(306)의 형성에 이어서, 제2 하드 마스크(304)는 패터닝된 제2 포토레지스트(306)를 마스크로서 사용하여 패터닝될 수 있다. 다르게 말하자면, 제2 하드 마스크(304)의 주변 부분이 제거되면서, 제2 하드 마스크(304)의 중심 부분, 예를 들어, 패터닝된 제2 포토레지스트(306) 아래에 배치된 제2 하드 마스크(304)의 부분을 남길 수 있다. 이 프로세싱 단계의 결과는, 도 3d에 도시된, 패터닝된 제2 하드 마스크(304p)이다. 실시예에서, 제2 하드 마스크(304)의 재료에 적합한 에천트를 이용하는 에칭 프로세스(예를 들어, 반응성 이온 에칭 프로세스)가 제2 하드 마스크(304)를 패터닝하도록 사용될 수 있다. 그러나, 제2 하드 마스크(304)를 패터닝하기 위해 다른 적합한 프로세스도 또한 사용될 수 있다. 제2 하드 마스크(304)의 패터닝은, 기판(302)의 주변 영역의 표면이 노출될 때까지 계속될 수 있다. 이에 이어서, 패터닝된 제2 포토레지스트(306)는, 예를 들어 스트리핑 프로세스(예를 들어, 습식 스트립 프로세스) 또는 애싱 프로세스(예를 들어, 플라즈마 애싱 프로세스)를 사용하여 제거될 수 있다.
그 후에, 도 3e에 도시된 바와 같이, 패터닝된 제2 하드 마스크(304p)의 패턴은, 기판(302)의 재료에 적합한 에천트를 이용하는 적합한 에칭 프로세스(예를 들어, 반응성 이온 에칭 프로세스)를 사용하여 기판(302)으로 전사될 수 있다. 기판(302)은, 핀 구조물(308) 및 핀 구조물(308) 아래의 하부 반도체 층(310)을 갖도록 패터닝될 수 있다. 핀 구조물(308)은 하부 반도체 층(310)의 주면(310s)으로부터 연장할 수 있다. 기판(302)의 에칭은, 핀 구조물(308)이 약 10 nm 내지 약 50 nm 범위의 높이(H)를 가질 때까지 진행될 수 있다. 높이(H)는, 예로서, 하부 반도체 층(310)의 주면(310s)으로부터 핀 구조물(308)의 가장 먼 범위로서 측정될 수 있다. 핀 구조물(308)은 약 5 nm 내지 약 20 nm 범위의 폭(W)을 가질 수 있다(예를 들어, 약 7 nm 내지 약 15 nm 범위). 폭(W)은, 예로서, 핀 구조물(308)의 대향 측벽들(308w) 사이에 측정될 수 있다.
도 3f를 참조하면, 제2 격리 층(312)이, 패터닝된 제2 하드 마스크(304p), 하부 반도체 층(310)의 주면(310s), 및 핀 구조물(308)의 측벽(308w) 위에 형성될 수 있다. 예를 들어, 제2 격리 층(312)은 핀 구조물(308)을 둘러싸고, 패터닝된 제2 하드 마스크(304p) 및 하부 반도체 층(310)의 주면(310s)을 완전히 덮을 수 있다. 제2 격리 층(312)은, 핀 구조물(308)과, 핀 구조물(308)에 인접한 또다른 핀 구조물 사이에 전기 절연을 제공하도록 기능할 수 있다. 제2 격리 층(312)은 유전체 재료(예를 들어, 산화물, 질화물, 또는 이들의 다층)를 포함할 수 있다. 예를 들어, 제2 격리 층(312)은, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 또는 로우 k(low-k) 유전체 재료를 포함할 수 있다. 제2 격리 층(312)은, PECVD 프로세스, HDPCVD(high density plasma CVD) 프로세스, 이들의 조합 등과 같은 성막 프로세스에 의해 형성될 수 있다. 제2 격리 층(312)이 HDPCVD 프로세스에 의해 형성되는 실시예에서, 실란(SiH4) 및 산소(O2)가 반응 전구체로서 사용될 수 있다. 다른 실시예에서, 제2 격리 층(312)은, SACVD(sub-atmospheric CVD) 프로세스 또는 HARP(high aspect-ratio process)를 사용하여 형성될 수 있으며, 프로세스 가스는 TEOS(tetraethylorthosilicate) 및 오존(O3)을 포함할 수 있다. 또 다른 실시예에서, 제2 격리 층(312)은, HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)과 같은 SOD(spin-on-dielectric) 프로세스를 사용하여 형성될 수 있다.
도 3g를 참조하면, 제2 격리 층(312)을 평탄화하도록 평탄화 프로세스(예를 들어, 화학 기계적 연마)가 수행될 수 있으며, 그 다음에 패터닝된 제2 하드 마스크(304p)의 제거가 이어질 수 있다. 하나의 실시예에서, 패터닝된 제2 하드 마스크(304p)는, 예를 들어 스트리핑 프로세스(예를 들어, 습식 스트립 프로세스) 또는 애싱 프로세스(예를 들어, 플라즈마 애싱 프로세스)를 사용하여 제거될 수 있다.
도 3h를 참조하면, 핀 구조물(308)의 제2 부분(308-2)(예를 들어, 하부 부분)은 제2 격리 층(312)에 의해 덮인 채로 남아있는 동안, 핀 구조물(308)의 제1 부분(308-1)(예를 들어, 상부 부분)을 노출시키도록 제2 격리 층(312)의 일부분이 리세싱될 수 있다. 일부 실시예에서, 핀 구조물(308)을 둘러싸는, 제2 격리 층(312)의 남은 부분은, 디바이스 격리 구조물(312)로 지칭된다. 일부 실시예에서, 제2 격리 층(312)의 리세싱은 습식 에칭 프로세스를 사용하여, 예를 들어 액체 에천트(예를 들어, HF)에 도 3g에 도시된 구조물을 디핑(dipping)함으로써, 수행될 수 있다. 일부 실시예에서, 에칭 단계는 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 예를 들어, 건식 에칭 프로세스는 에칭 가스로서 CHF3 또는 BF3을 사용하여 수행될 수 있다.
도 3i를 참조하면, 핀 구조물(308)의 제1 부분(308-1)의 영역 위에 제2 게이트 유전체(314) 및 제2 게이트 전극(316)이 형성될 수 있다(예를 들어, 등각으로 형성됨). 제2 게이트 유전체(314) 및 제2 게이트 전극(316)은 각각 제1 게이트 유전체(104) 및 제1 게이트 전극(306)과 유사한 재료를 포함할 수 있다. 제2 게이트 유전체(314) 및 제2 게이트 전극(316)은, 핀 구조물(308)의 제1 부분(308-1)의 전체 범위 위에 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 재료를 형성하는 성막 프로세스(예를 들어, LPCVD(low-pressure chemical vapor deposition) 프로세스)에 의해 형성될 수 있다. 이 다음에 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 재료를 패터닝하는 마스킹 및 에칭 프로세스가 이어질 수 있으며, 그리하여 핀 구조물(308)의 제1 부분(308-1)의 제1 영역은 제2 게이트 유전체(314) 및 제2 게이트 전극(316)에 의해 덮이고, 핀 구조물(308)의 제1 부분(308-1)의 제2 영역은 노출된 채 남는다.
도 3j를 참조하면, 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 측방 범위 밖에 배치된 핀 구조물(308)의 제1 부분(308-1)의 영역이 제거될 수 있다(예를 들어, 에칭 프로세스를 사용하여). 또한, 핀 구조물(308)의 제2 부분(308-2)의 상부 영역도 또한 제거될 수 있다. 핀 구조물(308)의 재료를 제거하는 데 사용되는 에칭 프로세스는, 핀 구조물(308)의 재료에 적합한 에천트를 이용하는 임의의 적합한 에칭 프로세스(예를 들어, 반응성 이온 에칭 프로세스)일 수 있다. 일부 실시예에서, 제2 게이트 유전체(314) 및 제2 게이트 전극(316)은 이 에칭 프로세스 동안 마스크로서 작용할 수 있다.
도 3k를 참조하면, 제3 격리 층(318)이, 하부 반도체 층(310)의 주면(310s)으로부터 멀어지는 방향을 향한, 디바이스 격리 구조물(312)의 표면 상에 형성된다. 제4 격리 층(320)이 또한, 제2 게이트 전극(316)의 상부 표면 위에 형성될 수 있다. 제3 격리 층(318)은, 기판(305)과, 나중에 제3 격리 층(318) 위에 그리고 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)의 측벽에 인접하게 형성되는 소스/드레인 영역 사이에 전기 절연을 제공하도록 기능할 수 있다. 일부 실시예에서, 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)은 제조되고 있는 FinFET의 채널 영역을 포함한다.
제3 격리 층(318) 및 제4 격리 층(320)은 유사한 재료를 포함할 수 있고 제1 격리 층(112)과 유사한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 일부 실시예에서, 제3 격리 층(318)을 형성하는 데 사용되는 성막 프로세스는, 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)의 표면 상에 뿐만 아니라 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 측벽 상에 재료를 등각으로 성막할 수 있다. 그러나, 이들 표면 상의 제3 격리 층(318)의 두께는, 하부 반도체 층(310)의 주면(310s)으로부터 멀어지는 방향을 향한, 디바이스 격리 구조물(312)의 표면 상의 제3 격리 층(318)의 두께보다 더 작을 수 있다. 결과적으로, 하부 반도체 층(310)의 주면(310s)으로부터 멀어지는 방향을 향한, 디바이스 격리 구조물(312)의 표면 상의 제3 격리 층(318)의 부분을 남기면서, 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)의 표면 뿐만 아니라 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 측벽 상에 배치된 제3 격리 층(318)의 부분을 제거하도록, HF(hydrofluoric acid) 또는 DHF(diluted hydrofluoric acid)와 같은 에천트의 사용을 포함하는 세척 프로세스(예를 들어, 습식 세척 프로세스)가 사용될 수 있다. 실시예에서, 하부 반도체 층(310)의 주면(310s)으로부터 멀어지는 방향을 향한, 디바이스 격리 구조물(312)의 표면 상의 제3 격리 층(318)의 두께는 약 3 nm 내지 약 10 nm 범위일 수 있다.
도 3l을 참조하면, 제2 소스/드레인 영역(322)이, 제3 격리 층(318) 위에 그리고 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)의 노출된 표면(예를 들어, 노출된 측벽)에 인접하게 에피텍셜 형성될 수 있다. 제2 소스/드레인 영역(322)은 제1 소스/드레인 영역(114)과 유사한 재료를 포함할 수 있다. 제2 소스/드레인 영역(322)은 핀 구조물(308)의 제1 부분(308-1)의 전도성과 상이한 전도성을 가질 수 있다. 예를 들어, 제조되고 있는 반도체 디바이스가 PMOS 디바이스인 실시예에서, 제2 소스/드레인 영역(322)의 반도체 재료는 (인듐과 같은)P 타입 도펀트를 포함할 수 있다. 그러나, 제조되고 있는 반도체 디바이스가 NMOS 디바이스인 실시예에서, 제2 소스/드레인 영역(322)의 반도체 재료는 (인 또는 비소와 같은 N 타입 도펀트를 포함할 수 있다. 제2 소스/드레인 영역(322)의 도펀트 농도는 기판(302)의 도펀트 농도보다 더 클 수 있다. 예를 들어, 제2 소스/드레인 영역(322)의 도펀트 농도는 약 1x1019 cm-3 내지 약 1x1022 cm-3의 범위 또는 그 이상일 수 있다.
제2 소스/드레인 영역(322)은 제1 소스/드레인 영역(114)과 유사한 방법을 사용하여 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역(322)은, 분자 빔 에피텍시(MBE; molecular beam epitaxy), 액상 에피텍시(LPE; liquid phase epitaxy), 기상 에피텍시(VPE; vapor phase epitaxy), 선택적 에피텍셜 성장(SEG; selective epitaxial growth), 또는 이들의 조합을 사용하여 형성될 수 있다. 에피텍셜 성장은, 성장 개시자로서 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)의 노출된 표면을 이용한다.
실시예에서, 제2 소스/드레인 영역(322)이 성장될 때에 도펀트가 제2 소스/드레인 영역(322)의 반도체 재료 안으로 도입된다. 예로서, 제2 소스/드레인 영역(322)의 에피텍셜 성장 프로세스 동안, 원하는 도펀트를 포함하는 전구체가, 제2 소스/드레인 영역(322)의 반도체 재료에 대한 전구체 반응물과 함께, 반응 용기 안에 인시츄 배치된다. 그리하여, 제2 소스/드레인 영역(322)이 성장되는 동안, 제2 소스/드레인 영역(322)에 원하는 전도성을 제공하도록 도펀트가 제2 소스/드레인 영역(322)의 반도체 재료 안으로 도입되어 통합된다. 이 실시예에서, 도펀트 농도는 제2 소스/드레인 영역(322) 전반에 걸쳐 실질적으로 균일할 수 있다.
제2 소스/드레인 영역(322)의 에피텍셜 성장은 적어도, 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)의 표면이 제2 소스/드레인 영역(322)의 반도체 재료에 의해 덮일 때까지 계속될 수 있다.
도 4a는 라인 A-A'를 따라 도 3l에 도시된 FinFET의 단면도를 도시한다. 도 4a에 도시된 도면은, 예로서, 도 3l에 도시된 FinFET의 채널 길이 방향을 따라 취한 것일 수 있다. 도 4a에 도시된 바와 같이, 채널 길이(L)는 제2 소스/드레인 영역들(322) 사이의 거리로서 측정될 수 있다. 실시예에서, 채널 길이(L)는, 약 5 nm 내지 약 25 nm 범위(예를 들어, 약 7 nm 내지 약 22 nm 범위)일 수 있다. 도 4b는 라인 B-B'를 따라 도 3l에 도시된 FinFET의 단면도를 도시한다. 도 4a에 도시된 도면은, 예로서, 도 3l에 도시된 FinFET의 채널 폭 방향을 따라 취한 것일 수 있다.
도 3a 내지 도 3l에 도시된 프로세스 흐름은, 예를 들어, FinFET을 제조하는 데 사용될 수 있는 게이트 퍼스트 프로세스일 수 있다. 그러나, 도 3a 내지 도 3l에 예시된 다양한 프로세스는 또한, 게이트 라스트 프로세스를 사용하여 FinFET을 제조하는 데 사용될 수 있다. 이러한 프로세스 흐름의 중간 단계들의 일부가 도 5a 내지 도 5e에 도시된다.
도 5a는, 핀 구조물(308)의 제2 부분(308-2)(예를 들어, 하부 부분)이 제2 격리 층(312)에 의해 덮인 채 남아있는 동안, 핀 구조물(308)의 제1 부분(308-1)(예를 들어, 상부 부분)을 노출시키도록 리세싱된 제2 격리 층(312)의 부분을 도시한다. 도 5a에 도시된 구조물은 상기 기재된 도 3h와 함께 식별될 수 있으며, 도 3a 내지 도 3h에 관련하여 상기 기재된 바와 유사한 프로세스를 사용하여 형성될 수 있다.
도 5b는 제2 게이트 유전체(314) 위에 형성된(예를 들어, 등각으로 형성된) 제2 게이트 유전체(314) 및 제2 더미 게이트(502)를 도시한다. 제2 더미 게이트(502)는 제1 더미 게이트(202)와 유사한 재료를 포함할 수 있다. 제2 게이트 유전체(314) 및 제2 더미 게이트(502)는, 핀 구조물(308)의 제1 부분(308-1)의 전체 범위 위에 제2 게이트 유전체(314) 및 제2 더미 게이트(502)의 재료를 형성하는 성막 프로세스(예를 들어, LPCVD(low-pressure chemical vapor deposition) 프로세스)에 의해 형성될 수 있다. 이 다음에, 제2 게이트 유전체(314) 및 제2 더미 게이트(502)의 재료를 패터닝하는 마스킹 및 에칭 프로세스가 이어질 수 있으며, 그리하여 핀 구조물(308)의 제1 부분(308-1)의 제1 영역은 제2 게이트 유전체(314) 및 제2 더미 게이트(502)에 의해 덮이고, 핀 구조물(308)의 제1 부분(308-1)의 제2 영역은 노출된 채 남는다. 도 5a 내지 도 5e에 도시된 프로세스 흐름은 게이트 라스트 프로세스이므로, 제2 더미 게이트(502)는 게이트 교체 프로세스에 의해 나중의 단계에서 교체될 수 있다(예를 들어, 도 5e에 관련하여 아래의 기재 참조).
도 5c를 참조하면, 제2 게이트 유전체(314) 및 제2 더미 게이트(502)의 측방 범위 밖에 배치된 핀 구조물(308)의 제1 부분(308-1)의 영역이 제거될 수 있다(예를 들어, 도 3j에 관련하여 상기 기재된 바와 유사한 에칭 프로세스를 사용하여). 도 5d를 참조하면, 제3 격리 층(318)이, 하부 반도체 층(310)의 주면(310s)으로부터 멀어지는 방향을 향한, 디바이스 격리 구조물(312)의 표면 상에 형성될 수 있다. 제4 격리 층(320)이 또한, 예를 들어, 도 3k에 관련하여 상기 기재된 바와 유사한 프로세스를 사용하여, 제2 더미 게이트의 상부 표면 위에 형성될 수 있다. 도 5e를 참조하면, 제2 소스/드레인 영역(322)은, 예를 들어 도 3l에 관련하여 상기 기재된 바와 유사한 프로세스를 사용하여, 제3 격리 층(318) 위에 그리고 제2 게이트 유전체(314) 및 제2 게이트 전극(316)의 폭 내에 배치된 핀 구조물(308)의 제1 부분(308-1)의 표면에 인접하게 에피텍셜 형성될 수 있다.
이에 이어서, 도 5e에 도시된 구조물은 성막 프로세스를 사용하여 유전체 재료(예를 들어, ILD 층)로 덮일 수 있다. 예를 들어, ILD 층은, 제2 소스/드레인 영역(322), 제3 격리 층(318), 제2 더미 게이트(502), 및 제4 격리 층(320)의 표면 위에 형성될 수 있다. 제4 격리 층(320)의 상부 표면이 노출되도록, ILD 층에 대해 (화학 기계적 연마와 같은) 평탄화 프로세스가 수행될 수 있다. 그 후에, 제4 격리 층(320) 및 제2 더미 게이트(502)가 제거될 수 있으며(예를 들어, 에칭 프로세스를 사용하여), 그리하여 ILD 층에 트렌치(204)를 형성한다. 이 트렌치는 그 후에 전도성 재료로 채워질 수 있으며, 그리하여 제2 게이트 전극(316)을 형성한다. 이들 구조물 및 프로세스 단계는 간략하게 하기 위해 도시되지 않는다.
도 3a 내지 도 3l과 도 5a 내지 도 5e에 도시된 프로세스 흐름을 사용하여 제조되는 FinFET의 채널 길이는, 제2 소스/드레인 영역들(322) 사이의 거리로서 측정될 수 있으며, 이는 상기 기재된 바와 같이 약 5 nm 내지 약 25 nm 범위(예를 들어, 약 7 nm 내지 약 22 nm 범위)일 수 있다. 통상의 FinFET에서, 이러한 범위의 채널 길이는, 예로서, 단채널 효과(SCE), 하부 반도체 층(310)과 제2 소스/드레인 영역(322) 사이의 기생 커패시턴스, 및 제2 소스/드레인 영역(322)의 하이 도핑에 의해 야기된 소스/드레인 누설 전류가 생기게 할 수 있다. 그러나, 도면에 도시된 프로세스 흐름을 사용하여 제조된 FinFET에서, 제2 소스/드레인 영역(322)은 제3 격리 층(318)을 포함하며, 이는 SCE 개선, 보다 낮은 소스/드레인 기생 커패시턴스, 및 보다 낮은 소스/드레인 접합 누설을 이끌어낸다. 이들은 이어서, 강건한 로직 회로 성능을 이끌어낼 수 있다. 또한, 제3 격리 층(318)을 형성하는 데 사용된 방법은, 부분 SOI 웨이퍼를 형성하고, 부분 SOI 웨이퍼의 절연체 층 위에(예를 들어, 제3 격리 층(318) 위에) 그리고 부분 SOI 웨이퍼의 반도체 층(예를 들어, 핀 구조물(308)의 상부 부분)에 FinFET을 제조하는, 비용 효과적인 방법을 제공한다.
여기에 기재된 방법은, 더블 게이트 CMOS 디바이스, 다른 FinFET 디바이스, 바디 연결된(body-tied) 오메가 게이트(omega-gate) CMOS 디바이스, 무접합 FET 디바이스 등에서 격리 층의 제조에 유사하게 적용될 수 있으며, 그리하여 SCE 개선, 보다 낮은 소스/드레인 기생 커패시턴스, 및 보다 낮은 소스/드레인 접합 누설을 이끌어낼 수 있다는 것을 주목하여야 한다.
여기에 제시된 실시예에 따르면, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은, 기판의 제1 영역 및 기판의 제1 영역으로부터 연장하는 제2 영역을 갖도록 기판을 패터닝하는 단계; 기판의 제1 영역의 표면 위에 격리 층을 성막하는 단계; 및 격리 층 위에 그리고 기판의 제2 영역의 측벽에 인접하게 소스/드레인 영역을 에피텍셜 형성하는 단계를 포함할 수 있다.
여기에 제시된 실시예에 따르면, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은, 기판의 제1 영역 및 기판의 제1 영역으로부터 연장하는 제2 영역을 갖도록 기판을 에칭하는 단계로서, 에칭 마스크로서 게이트 구조물을 사용하는 것을 포함하는, 상기 기판 에칭 단계; 기판의 제1 영역 위에 그리고 기판의 제2 영역의 측벽 위에 격리 층을 성막하는 단계; 기판의 제2 영역의 측벽 위에 배치된 격리 층을 제거하는 단계; 및 상기 제거하는 단계 후에, 기판의 제2 영역의 측벽 상에 소스/드레인 영역을 에피텍셜 형성하는 단계를 포함할 수 있고, 소스/드레인 영역은 기판의 제1 영역 위에 배치된 격리 층 위로 연장한다.
여기에 제시된 실시예에 따르면, 반도체 디바이스가 제공된다. 반도체 디바이스는, 제1 영역 및 제1 영역으로부터 연장하는 제2 영역을 갖는 기판; 기판의 제1 영역의 표면 위에 배치된 유전체 재료를 포함하는 격리 층; 기판의 제2 영역의 대향하는 제1 측벽들에 물리적으로 접촉하는 소스/드레인 영역으로서, 격리 층 위로 연장하는 상기 소스/드레인 영역; 및 기판의 제2 영역의 적어도 상부 표면 위에 배치된 게이트 전극을 포함할 수 있다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판의 제1 영역 및 상기 기판의 제1 영역으로부터 연장하는 제2 영역을 갖도록 상기 기판을 패터닝하는 단계;
    상기 기판의 제1 영역의 표면 위에 격리 층을 성막하는(deposit) 단계; 및
    상기 격리 층 위에 그리고 상기 기판의 제2 영역의 측벽에 인접하게 소스/드레인 영역을 에피텍셜 형성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  2. 청구항 1에 있어서, 상기 격리 층을 성막하는 단계는, 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition) 프로세스 또는 고밀도 플라즈마 화학적 기상 증착(HDPCVD; high density plasma CVD) 프로세스 중의 적어도 하나를 포함하는 것인, 반도체 디바이스의 제조 방법.
  3. 청구항 1에 있어서, 상기 격리 층은 3 나노미터 내지 10 나노미터 범위의 두께를 갖는 것인, 반도체 디바이스의 제조 방법.
  4. 청구항 1에 있어서, 상기 격리 층은 유전체 재료를 포함하는 것인, 반도체 디바이스의 제조 방법.
  5. 청구항 1에 있어서, 상기 소스/드레인 영역을 에피텍셜 형성하는 단계는, 분자 빔 에피텍시(MBE; molecular beam epitaxy), 액상 에피텍시(LPE; liquid phase epitaxy), 기상 에피텍시(VPE; vapor phase epitaxy), 또는 선택적 에피텍셜 성장(SEG; selective epitaxial growth) 중의 적어도 하나를 포함하는 것인, 반도체 디바이스의 제조 방법.
  6. 청구항 1에 있어서, 상기 소스/드레인 영역을 에피텍셜 형성하는 단계는, 상기 소스/드레인 영역의 반도체 재료에 대한 전구체 반응물과 함께, 반응 용기 안에 도펀트를 포함하는 전구체를 인시츄(in situ) 배치시키는 단계를 포함하는 것인, 반도체 디바이스의 제조 방법.
  7. 청구항 1에 있어서, 상기 소스/드레인 영역은, 1x1019 cm-3 내지 약 1x1022 cm-3 범위의 균일한 도펀트 농도를 포함하는 것인, 반도체 디바이스의 제조 방법.
  8. 청구항 1에 있어서, 상기 기판을 패터닝하는 단계는,
    상기 기판의 평면 표면 위에 제1 게이트 유전체 및 제1 게이트 구조물을 형성하는 단계;
    패터닝된 제1 게이트 구조물 및 패터닝된 제1 게이트 유전체를 형성하도록 상기 제1 게이트 구조물 및 상기 제1 게이트 유전체를 패터닝하는 단계; 및
    상기 패터닝된 제1 게이트 구조물 및 상기 패터닝된 제1 게이트 유전체를 에칭 마스크로서 사용하여 상기 기판을 에칭하는 단계를 포함하고,
    상기 에칭은 상기 기판의 제1 영역 및 제2 영역을 형성하는 것인, 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판의 제1 영역 및 상기 기판의 제1 영역으로부터 연장하는 제2 영역을 갖도록 상기 기판을 에칭하는 단계로서, 에칭 마스크로서 게이트 구조물을 사용하는 것을 포함하는, 상기 기판 에칭 단계;
    상기 기판의 제1 영역 위에 그리고 상기 기판의 제2 영역의 측벽 위에 격리 층을 성막하는 단계;
    상기 기판의 제2 영역의 측벽 위에 배치된 격리 층을 제거하는 단계; 및
    상기 제거하는 단계 후에, 상기 기판의 제2 영역의 측벽 상에 소스/드레인 영역을 에피텍셜 형성하는 단계를 포함하고,
    상기 소스/드레인 영역은 상기 기판의 제1 영역 위에 배치된 상기 격리 층 위로 연장하는 것인, 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스에 있어서,
    제1 영역 및 상기 제1 영역으로부터 연장하는 제2 영역을 갖는 기판;
    상기 기판의 제1 영역의 표면 위에 배치된 유전체 재료를 포함하는 격리 층;
    상기 기판의 제2 영역의 대향하는 제1 측벽들에 물리적으로 접촉하는 소스/드레인 영역으로서, 상기 격리 층 위로 연장하는 상기 소스/드레인 영역; 및
    상기 기판의 제2 영역의 적어도 상부 표면 위에 배치된 게이트 전극을 포함하는 반도체 디바이스.
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