KR20200137256A - 집적 회로 반도체 소자 및 그 제조 방법 - Google Patents

집적 회로 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20200137256A
KR20200137256A KR1020190063305A KR20190063305A KR20200137256A KR 20200137256 A KR20200137256 A KR 20200137256A KR 1020190063305 A KR1020190063305 A KR 1020190063305A KR 20190063305 A KR20190063305 A KR 20190063305A KR 20200137256 A KR20200137256 A KR 20200137256A
Authority
KR
South Korea
Prior art keywords
region
dielectric layer
gate dielectric
gate
active fin
Prior art date
Application number
KR1020190063305A
Other languages
English (en)
Inventor
이재현
이종한
박성화
박종하
우재훈
정다복
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190063305A priority Critical patent/KR20200137256A/ko
Priority to US16/718,799 priority patent/US11043495B2/en
Priority to CN202010111620.8A priority patent/CN112018169A/zh
Publication of KR20200137256A publication Critical patent/KR20200137256A/ko
Priority to US17/321,760 priority patent/US11664379B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H01L27/1104—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L27/1052—
    • H01L27/1116—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

본 발명의 집적 회로 반도체 소자는 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 및 제1 게이트 유전층 상에 형성된 제1 게이트 전극을 포함하는 제1 트랜지스터를 구비하는 제1 영역과, 제1 영역과 제2 방향으로 접하여 배치된 제2 영역을 포함한다. 제2 영역은 제1 방향으로 연장된 제2 액티브 핀, 제2 방향으로 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층 및 제2 게이트 유전층 상에 형성된 제2 게이트 전극을 포함하는 제2 트랜지스터를 구비한다. 제1 영역 및 제2 영역의 경계선의 근방에 위치한 게이트 유전층 제거 영역을 포함한다. 게이트 유전층 제거 영역은 경계선을 기준으로 제2 방향으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 제1 영역 및 제2 영역중 어느 하나에 배치되어 있다.

Description

집적 회로 반도체 소자 및 그 제조 방법{integrated circuit semiconductor device and fabricating method thereof}
본 발명의 기술적 사상은 집적 회로 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 트랜지스터들을 포함하는 집적 회로 반도체 소자 및 그 제조 방법에 관한 것이다.
집적 회로 반도체 소자는 소비자가 요구하는 우수한 성능을 충족시키기 위해 기판 상에 트랜지스터들이 신뢰성 있게 형성하여야 한다. 그런데, 집적 회로 반도체 소자가 고집적화됨에 따라 평면형 트랜지스터가 아닌 입체형 트랜지스터들, 즉 3차원 트랜지스터들로 구성할 경우, 기판 상에 입체형 트랜지스터들을 신뢰성 있게 형성하는 것이 어려워지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 입체형 트랜지스터들이 신뢰성 있게 형성된 집적 회로 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상술한 집적 회로 반도체 소자의 적합한 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한집적 회로 반도체 소자는 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층 및 상기 제1 게이트 유전층 상에 형성된 제1 게이트 전극을 포함하는 제1 트랜지스터를 구비하는 제1 영역; 상기 제1 영역과 상기 제2 방향으로 접하여 배치되고, 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제2 방향으로 상기 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층 및 상기 제2 게이트 유전층 상에 형성된 제2 게이트 전극을 포함하는 제2 트랜지스터를 구비하는 제2 영역; 및 상기 제1 영역 및 제2 영역의 경계선의 근방에 위치한 게이트 유전층 제거 영역을 포함하되,
상기 게이트 유전층 제거 영역은 상기 경계선을 기준으로 상기 제2 방향으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 상기 제1 영역 및 제2 영역중 어느 하나에 배치되어 있다.
본 발명의 기술적 사상의 집적 회로 반도체 소자는 기판으로부터 돌출되고 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 상기 제1 게이트 유전층과 이격되어 적층된 복수개의 제1 나노 시트들과, 상기 제1 나노시트들을 감싸는 제3 게이트 유전층, 및 상기 제1 게이트 유전층, 상기 제3 게이트 유전층의 상부 및 상기 제1 나노 시트들 사이에 형성된 제1 게이트 전극을 포함하는 제1 멀티 브릿지 채널형 트랜지스터를 구비하는 제1 영역; 상기 제1 영역과 상기 제2 방향으로 인접하여 형성되고, 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장된 제2 액티브 핀, 제1 방향과 수직한 제2 방향으로 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층, 상기 제2 게이트 유전층과 이격되어 적층된 복수개의 제2 나노 시트들, 상기 제2 나노 시트들을 감싸는 제3 게이트 유전층, 및 상기 제2 게이트 유전층, 상기 제4 게이트 유전층의 상부 및 상기 제2 나노 시트들 사이에 형성된 제2 게이트 전극을 포함하는 제2 멀티 브릿지 채널형 트랜지스터를 구비하는 제2 영역; 및 상기 제1 영역 및 제2 영역의 경계선 근방의 상기 기판 상에 위치한 게이트 유전층 제거 영역을 포함하되,
상기 게이트 유전층 제거 영역은 상기 경계선을 기준으로 상기 제2 방향으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 상기 제1 영역 및 제2 영역중 어느 하나에 배치되어 있다.
또한, 본 발명의 기술적 사상의 집적 회로 반도체 소자는 기판으로부터 돌출되고 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층으로 연장된 제1 게이트 유전층 및 상기 제1 게이트 유전층 상에 형성된 제1 게이트 전극을 포함하는 제1 핀형 트랜지스터를 구비하는 제1 영역; 상기 제1 영역과 상기 제2 방향으로 접하여 배치되고 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제2 방향으로 상기 제2 액티브 핀으로부터 제2 소자 분리층으로 연장된 제2 게이트 유전층 및 상기 제2 게이트 유전층 상에 형성된 제2 게이트 전극을 포함하는 제2 핀형 트랜지스터를 구비하는 제2 영역; 및 상기 제1 영역 및 제2 영역의 경계선 근방에 위치한 게이트 유전층 제거 영역을 포함하되, 상기 게이트 유전층 제거 영역은 상기 경계선을 기준으로 상기 제2 방향으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 상기 제1 영역 및 제2 영역중 어느 하나에 배치되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한집적 회로 반도체 소자 제조 방법은 제1 영역 상에 제1 소자 분리층에 의해 한정되고 제1 방향으로 연장되는 제1 액티브 핀을 형성하는 단계; 상기 제1 방향과 수직한 제2 방향으로 인접한 제2 영역 상에 제2 소자 분리층에 의해 한정되고 상기 제1 방향으로 연장되는 제2 액티브 핀을 형성하는 단계; 상기 제1 영역의 상기 제1 액티브 핀 및 제1 소자 분리층 상에 제1 게이트 유전층을 형성하는 단계; 상기 제2 영역의 상기 제2 액티브 핀 및 제2 소자 분리층 상에 제2 게이트 유전층을 형성하는 단계; 및 상기 제1 영역 및 제2 영역의 경계선의 근방에 게이트 유전층 제거 영역을 형성하는 단계를 포함한다. 상기 게이트 유전층 제거 영역은 상기 제2 방향으로 상기 제1 영역 및 제2 영역의 경계선을 기준으로 어느 한쪽으로 치우쳐 형성하거나, 상기 제1 영역 및 제2 영역중 어느 한쪽에 형성한다.
본 발명의 기술적 사상의 집적 회로 반도체 소자는 제1 트랜지스터들을 포함하는 제1 영역 및 제2 트랜지스터들을 포함하는 제2 영역의 경계선의 근방에 게이트 유전층이 제거되는 게이트 유전층 제거 영역을 위치시킨다. 게이트 유전층 제거 영역은 경계선을 기준으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 한쪽에 배치될 수 있다.
이에 따라, 본 발명의 기술적 사상의 집적 회로 반도체 소자는 제1 영역의 제1 트랜지스터들의 문턱 전압들 및 제2 트랜지스터들(TR2)의 문턱 전압들이 설계값에서 벗어나는 금속 게이트 경계 효과를 억제함으로써 신뢰성 있게 제1 트랜지스터들 및 제2 트랜지스터들을 형성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
도 2는 도 1의 집적 회로 반도체 소자의 I-I'에 따른 단면도이다.
도 3은 도 1의 집적 회로 반도체 소자의 II-II'에 따른 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 단면도이다.
도 5a 내지 도 5e는 도 2의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 도 3의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
도 8은 도 7의 집적 회로 반도체 소자의 III-III'에 따른 단면도이다.
도 9는 도 7의 집적 회로 반도체 소자의 IV-IV'에 따른 단면도이다.
도 10 및 도 11은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 단면도들이다.
도 12a 내지 도 12e는 도 8의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 도 9의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 SRAM 셀의 등가 회로도이다.
도 16은 도 15의 SRAM 셀의 레이아웃도의 일 실시예이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
구체적으로, 집적 회로 반도체 소자(10)는 로직 셀 영역을 포함할 수 있다. 로직 셀 영역은 고성능을 갖는 복수개의 셀 트랜지스터들, 예컨대 모스 트랜지스터들(MOS transistor)을 포함할 수 있다. 셀 트랜지스터들은 멀티 브릿지 채널형 트랜지스터들(multi-bridge channel type transistor)을 포함할 수 있다.
집적 회로 반도체 소자(10)는 제1 영역(NR) 및 제2 영역(PR)을 포함할 수 있다. 일부 실시예에서, 제1 영역(NR)은 복수개의 제1 트랜지스터들(TR1), 예컨대 제1 멀티 브릿지 채널형 트랜지스터들(MBC1)이 형성되는 영역일 수 있다. 제1 멀티 브릿지 채널형 트랜지스터들(MBC1)은 N형 트랜지스터, 예컨대 N형 모스 트랜지스터일 수 있다.
일부 실시예에서, 제2 영역(PR)은 복수개의 제2 트랜지스터들(TR2), 예컨대 제2 멀티 브릿지 채널형 트랜지스터들(MBC2)이 형성되는 영역일 수 있다. 제2 멀티 브릿지 채널형 트랜지스터들(MBC2)은 P형 트랜지스터, 예컨대 P형 모스 트랜지스터일 수 있다.
도 1에서, 제1 방향(X 방향)은 채널 길이 방향일 수 있고, 제2 방향(Y 방향)은 채널 폭 방향일 수 있다. 제1 영역(NR) 및 제2 영역(PR)의 제1 트랜지스터들(TR1) 및 제2 트랜지스터들(TR2)은 적어도 하나의 액티브 핀들(102a, 102b)을 구비할 수 있다. 일부 실시예에서, 제1 영역(NR) 및 제2 영역(PR)의 제1 트랜지스터들(TR1) 및 제2 트랜지스터들(TR2)은 2개의 액티브 핀들(102a, 102b)을 포함할 수 있다.
이하에서는 제1 트랜지스터들(TR1) 및 제2 트랜지스터들(TR2)이 하나의 액티브 핀들(102a, 102b)을 포함하는 경우를 예로 들어 채널 폭을 설명한다. 이하에서 보다 구체적으로 집적 회로 반도체 소자(10)의 레이아웃에 대해 설명하며, 본 발명의 기술적 사상이 도 1의 레이아웃에 한정되지는 않는다.
집적 회로 반도체 소자(10)는 제1 방향으로 연장되는 복수개의 제1 액티브 핀들(102a) 및 복수개의 제2 액티브 핀들(102b)이 구비될 수 있다. 제1 액티브 핀들(102a)의 제1 폭, 즉 제2 방향으로의 제1 폭은 W1일 수 있다. 제2 액티브 핀들(102b)의 제2 폭, 즉 제2 방향으로의 제2 폭은 제1 폭(W1)과 다른 W2일 수 있다. 일부 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
제1 액티브 핀들(102a) 및 제2 액티브 핀들(102b)은 각각 제1 영역(NR) 및 제2 영역(PR) 내에 형성될 수 있다. 제1 영역(NR) 내에 위치하는 제1 액티브 핀들(102a)은 제1 트랜지스터(TR1)의 액티브 영역으로 제공될 수 있다. 제2 영역(PR) 내에 위치하는 제2 액티브 핀(102b)은 제2 트랜지스터(TR2)의 액티브 영역으로 제공될 수 있다.
제1 액티브 핀들(102a, 102b) 사이에는 소자 분리층이 구비될 수 있다. 집적 회로 반도체 소자(10)는 제1 액티브 핀들(102a) 및 제2 액티브 핀들(102b)과 수직하는 제2 방향으로 연장되는 복수개의 제1 게이트 전극들(118a) 및 제2 게이트 전극들(118b)이 구비될 수 있다.
제1 영역(NR)에서 제1 액티브 핀들(102a)과 제1 게이트 전극들(118a)이 교차하는 영역에는 복수개의 제1 나노 시트들(106a)이 적층될 수 있다. 제2 영역(PR)에서 제2 액티브 핀들(102b)과 제1 게이트 전극들(118a)이 교차하는 영역에는 복수개의 제2 나노 시트들(106b)이 적층될 수 있다.
본 실시예에서, 제1 나노 시트들(106a) 및 제2 나노 시트들(106b)이 4개 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들어, 나노 시트들(106a) 및 제2 나노 시트들(106b)은 적어도 한 개 이상을 포함할 수 있다.
본 실시예에서, 제1 나노 시트들(106a) 및 제2 나노 시트들(106b)의 단면 모양을 사각형으로 도시하였으나, 제1 나노 시트들(106a) 및 제2 나노 시트들(106b)은 둥글게 형성되어 나노 와이어들로 명명될 수 도 있다.
제1 영역(NR)에서 제2 방향으로 제1 트랜지스터들(TR1)을 구성하는 제1 나노 시트들(106a)의 폭은 W3a 일 수 있다. 제2 영역(PR)에서 제2 방향으로 제2 트랜지스터들(TR2)을 구성하는 제2 나노 시트들(106b)의 폭은 W3a와 다르고, W3a보다 작은 W4a일 수 있다.
이에 따라, 제1 나노 시트들(106a)의 폭(W3a)은 제2 나노 시트들(106b)의 폭(W4a)과 다르기 때문에 제1 트랜지스터(TR1)의 제1 채널 폭과 제2 트랜지스터(TR2)의 제2 채널 폭은 다를 수 있다. 일부 실시예에서, 제1 트랜지스터(TR1)의 제1 채널 폭은 제2 트랜지스터(TR2)의 제2 채널 폭보다 클 수 있다.
레이아웃도로 볼 때, 제1 영역(NR) 및 제2 영역(PR)은 제2 방향(Y 방향)으로 서로 접하여 배치될 수 있다. 즉, 제1 영역(NR)의 아래 및/또는 위에 제2 영역(PR)이 위치할 수 있다. 일부 실시예에서, 제1 영역(NR) 및 제2 영역(PR)은 제2 방향(Y 방향)으로 번갈아 반복 배치될 수도 있다.
앞서 설명한 바와 같이 제1 영역(NR) 내에는 제2 방향으로 복수개의 제1 트랜지스터들(TR1)이 형성될 수 있다. 제2 영역(PR) 내에는 제2 방향으로 복수개의 제2 트랜지스터들(TR2)이 형성될 수 있다. 제1 방향으로 나노 시트들(106a, 106b) 및 게이트 전극들(118a, 118b)의 양측의 제1 액티브 핀들(102a, 102b)에는 소오스/드레인 영역(미도시)이 형성될 수 있다.
제1 영역(NR) 및 제2 영역(PR) 사이 계면에는 제1 방향(X 방향)으로 연장되는 경계선(IF)이 생길 수 있다. 경계선(IF)은 금속 게이트 경계선일 수 있다. 경계선(IF)으로부터 떨어진 거리에 따라 제1 영역(NR)의 제1 트랜지스터들(TR1)의 문턱 전압들 및 제2 영역의 제2 트랜지스터들(TR2)의 문턱 전압들이 설계값에서 벗어날 수 있다.
제1 트랜지스터들(TR1) 및 제2 트랜지스터들(TR2)의 문턱 전압들이 설계값에서 벗어나는 것은 경계선(IF) 근방에 위치하는 게이트 유전층으로 금속층에 포함된 불순물이 확산하기 때문으로 여겨지며, 이를 금속 게이트 경계 효과라 칭할 수 있다. 이와 같은 금속 게이트 경계 효과를 억제하기 위하여, 본 발명의 기술적 사상은 제1 영역(NR) 및 제2 영역(PR)의 경계선(IF)의 근방에 게이트 유전층이 제거되는 제1 게이트 유전층 제거 영역(R2)을 위치시킨다.
제1 게이트 유전층 제거 영역(R2)은 경계선(IF)을 기준으로 제2 방향으로 제1 영역(NR) 및 제2 영역(PR)중 어느 한쪽으로 치우쳐 배치될 수 있다. 제1 게이트 유전층 제거 영역(R2)은 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 서로 다른 거리를 가질 수 있다. 이를 통하여, 제1 영역(NR) 및 제2 영역(PR)에 위치하는 제1 트랜지스터들(TR1) 및 제2 트랜지스터들(TR2)의 문턱 전압들이 설계값으로부터 벗어나는 것을 억제할 수 있다.
일부 실시예에서, 제1 게이트 유전층 제거 영역(R2)의 제2 방향으로의 폭은 W5일 수 있다. 제1 게이트 유전층 제거 영역(R2)은 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 각각 d1 및 d2의 거리를 가질 수 있다.
제1 게이트 유전층 제거 영역(R2) 내에서는 제2 방향으로 제1 및 제2 게이트 전극(118a, 118b)이 끊어진 제1 게이트 절단 영역(CT1)이 위치할 수 있다. 제1 게이트 절단 영역(CT1)은 제1 게이트 유전층 제거 영역(R2) 내에 용이하게 형성될 수 있다. 일부 실시예에서, 제1 게이트 절단 영역(CT1)의 제2 방향으로의 폭은 W5보다 작은 W6일 수 있다.
일부 실시예에서, 제1 영역(NR) 내에 제2 게이트 유전층 제거 영역(R2-1)이 위치할 수 있다. 일부 실시예에서, 제2 게이트 유전층 제거 영역(R2-1)의 제2 방향으로의 폭은 W5-1일 수 있다. 일부 실시예에서, 제2 게이트 유전층 제거 영역(R2-1)의 폭(W5-1)은 제1 게이트 유전층 제거 영역의 폭(W5)과 같거나 작을 수 있다.
제1 영역(NR)의 제2 게이트 유전층 제거 영역(R2-1) 내에 제1 게이트 전극(118a)이 끊어진 제2 게이트 절단 영역(CT2)이 배치될 수 있다. 일부 실시예에서, 제2 게이트 절단 영역(CT2)의 제2 방향으로의 폭은 제1 게이트 절단 영역(CT1)과 동일하게 W6일 수 있다. 제2 게이트 절단 영역(CT2)을 구성하는 제2 게이트 절단 패턴은 절연층, 예컨대 실리콘 질화층으로 구성할 수 있다.
일부 실시예에서, 제1 영역(NR)에서 제2 게이트 절단 영역(CT2)은 제1 방향으로 전체적으로 또는 부분적으로 연장되는 형상을 가질 수 있다. 일부 실시예에서, 제2 게이트 절단 영역(CT2)은 제1 방향으로 두개의 제1 게이트 전극들(118a) 또는 4개의 제1 게이트 전극들(118a)을 절단하는 영역일 수 있다.
일부 실시예에서, 제2 영역(PR) 내에 제3 게이트 유전층 제거 영역(R2-2)이 위치할 수 있다. 일부 실시예에서, 제3 게이트 유전층 제거 영역(R2-2)의 제2 방향으로의 폭은 W5-2일 수 있다. 일부 실시예에서, 제3 게이트 유전층 제거 영역(R2-3)의 폭(W5-2)은 제1 게이트 유전층 제거 영역의 폭(W5)과 같거나 작을 수 있다.
제2 영역(PR) 내에 제2 게이트 전극(118b)이 끊어진 제3 게이트 절단 영역(CT3)이 배치될 수 있다. 일부 실시예에서, 제3 게이트 절단 영역(CT3)의 제2 방향으로의 폭은 제1 게이트 절단 영역(CT1) 및 제2 게이트 절단 영역(CT2)과 동일하게 W6일 수 있다.
일부 실시예에서, 제2 영역(PR)에서 제2 게이트 절단 영역(CT3)은 제1 방향으로 전체적으로 또는 부분적으로 연장되는 형상을 가질 수 있다. 일부 실시예에서, 제3 게이트 절단 영역(CT3)은 제1 방향으로 두개의 제2 게이트 전극들(118b) 또는 4개의 제2 게이트 전극들(118b)을 절단하는 영역일 수 있다.
도 2는 도 1의 집적 회로 반도체 소자의 I-I'에 따른 단면도이다.
구체적으로, 집적 회로 반도체 소자(10)는 기판(100)의 제1 영역(NR) 및 제2 영역(PR)에 각각 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 형성될 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 각각 제1 멀티 브릿지 채널형 트랜지스터(MBC1) 및 제2 멀티 브릿지 채널형 트랜지스터(MBC2)일 수 있다. 집적 회로 반도체 소자(10)는 기판(100)으로부터 제3 방향(Z 방향)으로 돌출된 제1 액티브 핀(102a) 및 제2 액티브 핀(102b)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
제1 액티브 핀(102a) 및 제2 액티브 핀(102b)은 앞서 설명한 바와 제1 방향(X 방향)으로 연장되어 있다. 제1 액티브 핀(102a) 및 제2 액티브 핀(102b)은 Y 방향으로 서로 다른 폭, 즉 W1 및 W2의 폭을 가질 수 있다.
일부 실시예에서, 제2 방향으로 제1 액티브 핀(102a)의 제1 폭(W1)은 제2 액티브 핀(102b)의 제2 폭(W2)보다 클 수 있다. 일부 실시예에서, 제1 액티브 핀(102a)의 상부폭(W1a)은 하부폭(W1b)보다 작을 수 있다. 제2 액티브 핀(102b)의 상부폭(W2a)은 하부폭(W2b)보다 작을 수 있다.
제1 액티브 핀(102a) 및 제2 액티브 핀(102b)을 제외한 기판(100) 상에는 제1 소자 분리층(104a) 및 제2 소자 분리층(104b)이 형성될 수 있다. 제1 소자 분리층(104a) 및 제2 소자 분리층(104b)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제1 액티브 핀(102a) 및 제2 액티브 핀(102b)의 둘레에는 제1 소자 분리층(104a) 및 제2 소자 분리층(104b)이 형성될 수 있다.
일부 실시예에서, 제1 액티브 핀(102a) 및 제2 액티브 핀(102b)은 각각 제1 소자 분리층(104a) 및 제2 소자 분리층(104b)의 표면으로부터 돌출된 제1 핀 돌출부(102p) 및 제2 핀 돌출부(102q)를 포함할 수 있다. 제1 핀 돌출부(102p) 및 제2 핀 돌출부(102q)는 필요에 따라 형성되지 않을 수 있다.
제1 영역(NR)에서는 제1 액티브 핀(102a) 및 제1 핀 돌출부(102p)로부터 제2 방향(Y 방향)으로 제1 소자 분리층(104a) 상으로 제1 게이트 유전층(108a)이 연장되어 있다. 제1 핀 돌출부(102p)의 표면 및 측면과, 제1 소자 분리층(104a)의 일부 영역에 제1 게이트 유전층(108a)이 형성되어 있다.
제1 게이트 유전층(108a) 상에 이격되어 복수개의 제1 나노 시트들(106a)이 적층되어 있고, 제1 나노 시트들(106a)을 감싸게 제3 게이트 유전층(108c)이 형성되어 있다. 제1 영역(NR)에서 제1 나노 시트들(106a)의 폭 및 높이는 각각 W3a 및 W3b일 수 있다. 제1 게이트 유전층(108a) 및 제3 게이트 유전층(108c)의 상부, 및 제1 나노 시트들(106a) 사이에 제1 게이트 전극(118a)이 형성되어 있다.
제2 영역(PR)에서는 제2 액티브 핀(102b) 및 제2 핀 돌출부(102q)로부터 제2 방향(Y 방향)으로 제2 소자 분리층(104b) 상으로 제2 게이트 유전층(108b)이 연장되어 있다. 제1 핀 돌출부(102q)의 표면 및 측면과, 제2 소자 분리층(104b)의 일부 영역에 제2 게이트 유전층(108b)이 형성되어 있다.
제2 게이트 유전층(108b) 상에 이격되어 복수개의 제2 나노 시트들(106b)이 적층되어 있고, 제2 나노 시트들(106b)을 감싸게 제4 게이트 유전층(108d)이 형성되어 있다. 제2 영역(PR)에서 제2 나노 시트들(106b)의 폭 및 높이는 각각 W4a 및 W4b일 수 있다.
제1 영역(NR)에서 제2 방향으로 제1 트랜지스터들(TR1)의 제1 채널 폭은 제1 나노 시트들(106a)의 폭(W3a), 높이(W3b) 및 나노 시트들(106a)의 적층 개수에 의해 정해질 수 있다. 즉, 제1 채널 폭은 (W3a + 2 X W3b) X 4일 수 있다.
제2 영역(PR)에서 제2 방향으로 제2 트랜지스터들(TR2)의 제2 채널 폭은 제2 나노 시트들(106b)의 폭(W4a), 높이(W4b) 및 나노 시트들(106b)의 적층 개수에 의해 정해질 수 있다. 즉, 제2 채널 폭은 (W4a + 2 X W4b) X 4일 수 있다.
일부 실시예에서, 제1 나노 시트들(106a)의 폭(W3a)은 제2 나노 시트들(106b)의 폭(4a)은 다르기 때문에 제1 채널 폭과 제2 채널 폭은 다를 수 있다. 일부 실시예에서, 제1 나노 시트들(106a)의 폭(W3a)이 제2 나노 시트들(106b)의 폭(W4a)보다 크게 구성할 경우, 제1 채널 폭은 제2 채널 폭보다 클 수 있다.
일부 실시예에서, 필요에 따라서 제2 게이트 유전층(108b), 및 제4 게이트 유전층(108d)의 상부, 및 제2 나노 시트들(106b) 사이에 문턱 전압 조절층(114a)이 형성될 수 있다. 문턱 전압 조절층(114a)은 제2 트랜지스터(TR2), 예컨대 P형 트랜지스터의 문턱 전압의 특성에 맞는 일함수를 갖는 금속 물질을 포함할 수 있다. 일부 실시예에서, 문턱 전압 조절층(114a)은 예컨대 Ti, TiN, Ta, TaN 등을 포함할 수 있다.
문턱 전압 조절층(114a) 상에는 제2 게이트 전극(118b)이 형성될 수 있다. 문턱 전압 조절층(114a)이 형성되지 않을 경우에는 제2 게이트 유전층(108b) 및 제4 게이트 유전층(108d)의 상부, 및 제2 나노 시트들(106b) 사이에 제2 게이트 전극(118b)이 형성될 수 있다. 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)은 서로 연결되어 있다. 집적 회로 반도체 소자(10)에서 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)이 형성된 부분을 제외한 부분은 층간 절연막으로 절연되어 있을 수 있다.
일부 실시예에서, 제1 내지 제4 게이트 유전층(108a-108d)은 실리콘 산화층보다 유전율이 큰 고유전층일 수 있다. 예를 들면, 제1 내지 제4 게이트 유전층(108a-108d)은 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO3)란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(Al2O3), 탄탈륨산화물(Ta2O3) 및 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
일부 실시예에서, 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)은 금속 또는 금속 질화물을 포함할 수 있다. 예시적인 실시예에서, 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)은 Ti, TiN, Ta, TaN, TiAlC, TiAlCN, TiAlSiCN, 코발트, 텅스텐 등을 포함할 수 있다.
제1 영역(NR) 및 제2 영역(PR)의 경계선(IF)의 근방에는 게이트 유전층이 제거된 제1 게이트 유전층 제거 영역(R2)이 위치할 수 있다. 제1 게이트 유전층 제거 영역(R2)의 제2 방향으로의 폭은 W5일 수 있다. 제1 영역(NR) 및 제2 영역(PR)의 경계선(IF)의 근방에는 제1 소자 분리층(104a) 및 제2 소자 분리층(104b)의 일부 영역에 제1 게이트 유전층(108a) 및 제2 게이트 유전층(108b)이 일부 제거되어 있다.
제1 게이트 유전층 제거 영역(R2)의 형성으로 인하여 앞서 설명한 금속 게이트 경계 효과를 억제시킬 수 있다. 제1 게이트 유전층 제거 영역(R2)은 앞서 설명한 바와 같이 경계선(IF)을 기준으로 제2 방향(Y 방향)으로 제1 영역(NR) 및 제2 영역(PR)중 어느 한쪽으로 치우쳐 배치될 수 있다.
일부 실시예에서, 제1 게이트 유전층 제거 영역(R2)은 경계선(IF)으로부터 제1 게이트 유전층(108a) 및 제2 게이트 유전층(108b)까지의 각각의 거리(d1, d2)가 서로 다를 수 있다. 일부 실시예에서, 제1 게이트 유전층 제거 영역(R2)은 경계선(IF)으로부터 제1 게이트 유전층(108a)까지의 거리(d1)는 제1 게이트 유전층(108a)까지의 거리(d2)보다 짧을 수 있다.
제1 게이트 유전층 제거 영역(R2)의 일측에는 제2 게이트 유전층(108b)을 커버하는 문턱 전압 조절층(114a)이 형성될 수 있다. 문턱 전압 조절층(114a)은 제1 게이트 유전층(108a)과 연결되지 않을 수 있다. 문턱 전압 조절층(114a)으로 인해 제2 영역(PR)의 제1 게이트 유전층 제거 영역(R2)의 일측에는 제1 단차부(ST1)가 형성될 수 있다. 제2 영역(PR)에서 경계선(IF)으로부터 문턱 전압 조절층(114a)까지의 거리는 d2보다 작은 d3일 수 있다.
도 3은 도 1의 집적 회로 반도체 소자의 II-II'에 따른 단면도이다.
구체적으로, 도 3에서 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 3의 집적 회로 반도체 소자(10)는 제1 게이트 절단 영역(CT1)을 더 포함할 수 있다. 제1 게이트 절단 영역(CT1)은 제1 게이트 유전층 제거 영역(R2) 내에서 제1 및 제2 게이트 전극(118a, 118b)을 절단하는 영역일 수 있다.
제1 게이트 절단 영역(CT1)은 제1 게이트 유전층 제거 영역(R2) 내에 형성하기 때문에 용이하게 형성할 수 있다. 더하여, 제1 게이트 유전층 제거 영역(R2) 내에는 게이트 유전층이 형성되어 있지 않기 때문에, 게이트 전극 물질을 용이하게 식각할 수 있다. 일부 실시예에서, 제1 게이트 절단 영역(CT1)의 제2 방향으로의 폭은 W6일 수 있다. 제1 게이트 절단 영역(CT1)으로 인해 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)은 분리되어 있다.
일부 실시예에서, 제1 게이트 절단 영역(CT1)을 구성하는 게이트 절단 패턴(124)은 절연층, 예컨대 실리콘 질화층으로 구성할 수 있다. 일부 실시예에서, 제1 게이트 절단 영역(CT1)을 구성하는 게이트 절단 패턴(124)의 일측벽은 제1 방향 및 제2 방향에 의한 평면에서 수직한 제3 방향(Z 방향)으로 갈수록 경사지게 구성할 수 있다. 다시 말해, 게이트 절단 패턴(124)의 일측벽은 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)의 표면으로부터 바닥으로 갈수록 경사지게 구성할 수 있다.
일부 실시예에서, 게이트 절단 패턴(124)의 하부폭(W6b)은 상부폭(W6a)보다 작게 구성될 수 있다. 게이트 절단 패턴(124)의 하부 바닥은 소자 분리층(104a, 104b)의 표면보다 아래로 위치할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 단면도이다.
구체적으로, 집적 회로 반도체 소자(20)는 도 2의 집적 회로 반도체 소자(10)와 비교하여 제1 게이트 유전층 제거 영역(R2a)의 형성 위치가 다른 것을 제외하고는 동일할 수 있다. 도 4에서, 도 2와 동일한 참조번호는 동일한 부재를 나타내며, 동일한 내용은 간단히 설명하거나 생략한다.
일부 실시예에서, 집적 회로 반도체 소자(20)는 제1 게이트 유전층 제거 영역(R2a)이 경계선(IF)을 기준으로 제1 영역(NR)에 형성되어 있다. 일부 실시예에서, 도 4와는 다르게 게이트 유전층 제거 영역이 제2 영역(PR)에 형성되어 있을 수 있다.
제2 게이트 유전층(108b)은 경계선(IF)을 기준으로 제1 영역(NR)으로 연장되어 있다. 제2 게이트 유전층(108b)은 경계선(IF)으로부터 제1 영역(NR) 방향으로 거리(d5)만큼 연장되어 있다. 제1 게이트 유전층(108a)의 일단부는 경계선(IF)으로부터 제1 영역(NR) 방향으로의 거리(d4)에 위치할 수 있다. 이에 따라, 제1 게이트 유전층 제거 영역(R2a)은 경계선(IF)으로부터 제1 영역(NR) 방향으로의 제1 게이트 유전층(108a)까지의 거리(d4)와 경계선(IF)으로부터 제1 영역(NR) 방향으로의 제2 게이트 유전층(108b)까지의 거리(d5) 사이의 영역일 수 있다.
집적 회로 반도체 소자(20)는 제2 영역(PR)의 제2 게이트 유전층(108b) 상에 문턱 전압 조절층(114a-1)이 형성되어 있다. 제2 영역(PR)에서 경계선(IF)으로부터 문턱 전압 조절층(114a-1)까지의 거리는 d6일 수 있다. 문턱 전압 조절층(114a-1)과 제2 게이트 유전층(108b)간에는 제2 단차부(ST2)가 형성될 수 있다.
도 5a 내지 도 5e는 도 2의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 5a 내지 도 5e에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5a 내지 도 5e에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 제1 영역(NR) 및 제2 영역(PR)이 형성된 기판(100) 상에 제1 핀 돌출부(102p)를 포함하는 제1 액티브 핀(102a) 및 제2 핀 돌출부(102q)를 포함하는 제2 액티브 핀(102b)을 형성한다.
제1 액티브 핀(102a) 및 제2 액티브 핀(102b)은 각각 제1 폭(W1) 및 제2 폭(W2)으로 형성한다. 제1 액티브 핀(102a)의 상부폭(W1a)은 하부폭(W1b)보다 작게 형성한다. 제2 액티브 핀(102b)의 상부폭(W2a)은 하부폭(W2b)보다 작게 형성한다. 이어서, 제1 액티브 핀(102a) 및 제2 액티브 핀(102b)을 제외한 기판(100) 상에는 제1 소자 분리층(104a) 및 제2 소자 분리층(104b)을 형성한다.
제1 액티브 핀(102a) 및 제2 액티브 핀(102b)의 상부에 각각 복수개의 제1 나노 시트들(106a) 및 복수개의 제2 나노 시트들(106b)을 형성한다. 제1 나노 시트들(106a) 및 제2 나노 시트들(106b)의 폭은 각각 W3 및 W4로 형성한다. 이어서, 제1 액티브 핀(102a), 제2 액티브 핀(102b), 제1 소자 분리층(104a) 및 제2 소자 분리층(104b) 상에 게이트 유전 물질층(108)을 형성한다. 아울러서, 제1 나노 시트들(106a) 및 제2 나노 시트들(106b)의 둘레에 제3 게이트 유전층(108c) 및 제4 게이트 유전층(108d)을 형성한다.
계속하여, 제1 영역(NR) 및 제2 영역(PR)의 경계선 근방(IF)에 게이트 유전 물질층(108)의 일부를 오픈하는 제1 개구부(112)를 갖는 제1 마스크 패턴(110)을 형성한다. 제1 마스크 패턴(110)은 제1 액티브 핀(102a), 제3 게이트 유전층(108c)이 감싸진 제1 나노 시트(106a), 제2 액티브 핀(102b), 제4 게이트 유전층(108c)이 감싸진 제2 나노 시트(106b), 및 게이트 유전 물질층(108)의 일부를 커버할 수 있다. 제1 개구부(112)는 제1 게이트 유전층 제거 영역(R2)에 해당할 수 있다. 제1 개구부(112)는 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 각각 d1 및 d2의 거리를 가질 수 있다.
도 5b 및 도 5c를 참조하면, 도 5b에 도시한 바와 같이 제1 마스크 패턴(110)을 식각 마스크로 게이트 유전 물질층(108)을 식각하여 제1 게이트 유전층(108a) 및 제2 게이트 유전층(108b)을 형성한다. 이에 따라, 제1 영역(NR) 및 제2 영역(PR)의 경계선(IF)의 근방에 게이트 유전 물질층(도 5a의 108)이 제거된 제1 게이트 유전층 제거 영역(R2)이 형성될 수 있다. 제1 게이트 유전층 제거 영역(R2)의 폭은 W5일 수 있다. 제1 게이트 유전층 제거 영역(R2)은 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 각각 d1 및 d2의 거리를 가질 수 있다.
도 5c에 도시한 바와 같이 제1 마스크 패턴(도 5b의 110)을 제거한다. 제1 게이트 유전층(108a), 제1 나노 시트들(106a)을 둘러싼 제3 게이트 유전층(108c), 제2 게이트 유전층(108b), 제2 나노 시트들(106b)을 둘러싼 제4 게이트 유전층(108d), 제1 소자 분리층(104a), 및 제2 소자 분리층(104b) 상에 문턱 전압 조절 물질층(114)을 형성한다. 문턱 전압 조절 물질층(114)은 기판(100)의 전면에 형성한다.
도 5d 및 도 5e를 참조하면, 도 5d에 도시한 바와 같이 제1 영역(NR) 전부와 제2 영역(PR)의 일부의 문턱 전압 조절 물질층(도 5c의 114)을 덮는 제2 개구부(117)를 갖는 제2 마스크 패턴(116)을 형성한다. 제2 개구부(117)의 경계선(IF)으로부터 제2 마스크 패턴(116)까지의 거리는 d3일 수 있다. 이어서, 제2 마스크 패턴(116)을 식각 마스크로 문턱 전압 조절 물질층(도 5c의 114)을 식각하여 문턱 전압 조절층(114a)을 형성한다.
계속하여, 도 5e에 도시한 바와 같이 제2 마스크 패턴을 제거한다. 이렇게 되면, 제2 영역(PR)에서 경계선(IF)으로부터 문턱 전압 조절층(114a)까지의 거리는 d3일 수 있다. 계속하여, 도 2에 도시한 바와 같이 제1 영역(NR) 및 제2 영역(PR) 상에 각각 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)을 형성한다.
도 6a 및 도 6b는 도 3의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 6a 및 도 6b에서, 도 1 내지 도 3, 도 5a 내지 도 5e와 동일한 참조번호는 동일한 부재를 나타낸다. 도 6a 및 도 6b에서, 도 1 내지 도 3, 도 5a 내지 도 5e와 동일한 내용은 간단히 설명하거나 생략한다.
앞서 도 2, 및 도 5a 내지 도 5e에서 설명한 바와 같이 제1 영역(NR) 및 제2 영역(PR) 상에 각각 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)을 형성한다. 도 2에 도시한 바와 같이 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)은 서로 연결되어 있다.
이어서, 도 6a에 도시한 바와 같이 제1 영역(NR) 및 제2 영역(PR)의 경계선 근방에 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)을 관통하여 제3 개구부(120)를 형성한다. 제3 개구부(120)의 바닥은 소자 분리층(104a, 104b)의 표면보다 아래에 형성될 수 있다.
제3 개구부(120)는 제1 게이트 유전층 제거 영역(R2) 내에 형성하기 때문에 용이하게 형성할 수 있다. 더하여, 제3 개구부(120)는 게이트 유전층이 제거된 영역에 형성하기 때문에 제1 게이트 전극(118a) 및 제2 게이트 전극(118b) 주위의 층간 절연층(미도시)의 과도한 손상없이 용이하게 형성할 수 있다.
제3 개구부(120)의 제2 방향으로의 폭은 W6일 수 있다. 제3 개구부(120)의 일측벽은 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)의 표면으로부터 바닥으로 갈수록 경사지게 형성할 수 있다. 일부 실시예에서, 제3 개구부(120)의 하부폭(W6b)은 상부폭(W6a)보다 작게 형성할 수 있다. 제3 개구부(120)에 의해 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)은 분리될 수 있다.
도 6b에 도시한 바와 같이, 제3 개구부(120)를 매립하면서 제1 게이트 전극(118a) 및 제2 게이트 전극(118b) 상에 게이트 절단 물질층(122)을 형성한다. 이어서, 게이트 절단 물질층(122)을 평탄화하여 도 3에 도시한 바와 같이 게이트 절단 패턴(124)을 형성한다.
게이트 절단 패턴(124)은 도 3에 도시한 바와 같이 제1 게이트 절단 영역(CT1)을 구성한다. 제1 게이트 절단 영역(CT1)을 구성하는 게이트 절단 패턴(123)으로 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)은 전기적으로 분리될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
구체적으로, 집적 회로 반도체 소자(40)는 도 1과 비교할 때 제1 트랜지스터들(TR1-1) 및 제2 트랜지스터들(TR2-1)을 핀형 트랜지스터로 구성하는 것을 제외하고는 동일할 수 있다. 도 7에서 도 1에 대응되는 설명은 간단히 설명하거나 생략한다. 집적 회로 반도체 소자(40)는 복수개의 셀 트랜지스터들, 예컨대 모스 트랜지스터들을 포함할 수 있다. 셀 트랜지스터들은 핀형 트랜지스터들일 수 있다.
집적 회로 반도체 소자(40)는 제1 영역(NR) 및 제2 영역(PR)을 포함할 수 있다. 일부 실시예에서, 제1 영역(NR)은 복수개의 제1 트랜지스터들(TR1-1), 예컨대 제1 핀형 트랜지스터들(FIN1)이 형성되는 영역일 수 있다. 제1 핀형 트랜지스터들(FIN1)은 N형 트랜지스터, 예컨대 N형 모스 트랜지스터일 수 있다.
일부 실시예에서, 제2 영역(PR)은 복수개의 제2 트랜지스터들(TR2-1), 예컨대 제2 핀형 트랜지스터들(FIN2)이 형성되는 영역일 수 있다. 제2 핀형 트랜지스터들(FIN2)은 P형 트랜지스터, 예컨대 P형 모스 트랜지스터일 수 있다.
도 7에서, 제1 방향(X 방향)은 채널 길이 방향일 수 있고, 제2 방향(Y 방향)은 채널 폭 방향일 수 있다. 제1 영역(NR) 및 제2 영역(PR)의 제1 트랜지스터들(TR1-1) 및 제2 트랜지스터들(TR2-1)은 적어도 하나의 액티브 핀들(202a, 202b)을 구비할 수 있다. 일부 실시예에서, 제1 영역(NR) 및 제2 영역(PR)의 제1 트랜지스터들(TR1-1) 및 제2 트랜지스터들(TR2-1)은 2개의 액티브 핀들(202a, 202b)을 포함할 수 있다.
이하에서는 제1 트랜지스터들(TR1-1) 및 제2 트랜지스터들(TR2-1)이 하나의 액티브 핀들(202a, 202b)을 포함하는 경우를 예로 들어 채널 폭을 설명한다. 이하에서 보다 구체적으로 집적 회로 반도체 소자(40)의 레이아웃에 대해 설명하며, 본 발명의 기술적 사상이 도 7의 레이아웃에 한정되지는 않는다.
집적 회로 반도체 소자(40)는 제1 방향으로 연장되는 복수개의 제1 액티브 핀들(202a) 및 복수개의 제2 액티브 핀들(202b)이 구비될 수 있다. 제1 액티브 핀들(202a)의 제1 폭, 즉 제2 방향으로의 제1 폭은 W7일 수 있다. 제2 액티브 핀들(202b)의 제2 폭, 즉 제2 방향으로의 제2 폭은 제1 폭(W7)과 다른 W8일 수 있다. 일부 실시예에서, 제1 폭(W7)은 제2 폭(W8)보다 클 수 있다.
제1 영역(NR) 내에 위치하는 제1 액티브 핀들(202a)은 제1 트랜지스터(TR1-1)의 액티브 영역으로 제공될 수 있다. 제2 영역(PR) 내에 위치하는 제2 액티브 핀(202b)은 제2 트랜지스터(TR2-1)의 액티브 영역으로 제공될 수 있다. 제1 액티브 핀들(202a, 202b) 사이에는 소자 분리층이 구비될 수 있다.
집적 회로 반도체 소자(40)는 제1 액티브 핀들(202a) 및 제2 액티브 핀들(202b)과 수직하는 제2 방향으로 연장되는 복수개의 제1 게이트 전극들(218a) 및 제2 게이트 전극들(218b)이 구비될 수 있다. 제1 영역(NR)에서 제2 방향으로 제1 트랜지스터들(TR1-1)의 제1 채널 폭은 제1 게이트 전극(218a)의 하부에 위치하는 제1 액티브 핀(202a)의 폭(W9a)에 의해 정해질 수 있다.
제2 영역(PR)에서 제2 방향으로 제2 트랜지스터들(TR2-1)의 제2 채널 폭은 앞서 제1 채널 폭과 다르며, 제2 게이트 전극(218b)의 하부에 위치하는 제2 액티브 핀(202b)의 폭(W10a)에 의해 정해질 수 있다. 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)의 하부에 위치하는 제1 액티브 핀(202a) 제2 액티브 핀(202b)의 폭(W10a)이 다르기 때문에, 제1 트랜지스터(TR1-1)의 제1 채널 폭과 제2 트랜지스터(TR2-1)의 제2 채널 폭은 다를 수 있다. 일부 실시예에서, 제1 트랜지스터(TR1-1)의 제1 채널 폭은 제2 트랜지스터(TR2-1)의 제2 채널 폭보다 클 수 있다.
레이아웃도로 볼 때, 제1 영역(NR) 및 제2 영역(PR)은 제2 방향(Y 방향)으로 서로 접하여 배치될 수 있다. 제1 영역(NR) 내에는 제2 방향으로 복수개의 제1 트랜지스터들(TR1-1)이 형성될 수 있다. 제2 영역(PR) 내에는 제2 방향으로 복수개의 제2 트랜지스터들(TR2-1)이 형성될 수 있다. 제1 방향으로 게이트 전극들(218a, 218b)의 양측의 제1 액티브 핀들(202a, 202b)에는 소스/드레인 영역(미도시)이 형성될 수 있다.
제1 영역(NR) 및 제2 영역(PR) 사이 계면에는 제1 방향(X 방향)으로 연장되는 경계선(IF)이 생길 수 있다. 경계선(IF)은 금속 게이트 경계선일 수 있다. 앞서 설명한 바와 같이 경계선(IF)으로부터 떨어진 거리에 따라 금속 게이트 경계 효과에 의해 제1 영역(NR)의 제1 트랜지스터들(TR1-1)의 문턱 전압들 및 제2 트랜지스터들(TR2-1)의 문턱 전압들이 설계값에서 벗어날 수 있다.
이와 같은 금속 게이트 경계 효과를 억제하기 위하여, 본 발명의 기술적 사상은 제1 영역(NR) 및 제2 영역(PR)의 경계선(IF)의 근방에는 제1 게이트 유전층 제거 영역(R4)이 위치할 수 있다. 제1 게이트 유전층 제거 영역(R4)은 경계선(IF)을 기준으로 제2 방향으로 제1 영역(NR) 및 제2 영역(PR)중 어느 한쪽으로 치우쳐 배치될 수 있다.
제1 게이트 유전층 제거 영역(R4)은 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 서로 다른 거리를 가질 수 있다. 이를 통하여, 제1 영역(NR) 및 제2 영역(PR)에 위치하는 제1 트랜지스터들(TR1-1) 및 제2 트랜지스터들(TR2-1)의 문턱 전압들이 설계값으로부터 벗어나는 것을 억제할 수 있다.
일부 실시예에서, 제1 게이트 유전층 제거 영역(R4)의 제2 방향으로의 폭은 W11일 수 있다. 제1 게이트 유전층 제거 영역(R4)은 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 각각 d7 및 d8의 거리를 가질 수 있다.
제1 게이트 유전층 제거 영역(R4) 내에서는 제2 방향으로 제1 및 제2 게이트 전극(218a, 218b)이 끊어진 제1 게이트 절단 영역(CT4)이 위치할 수 있다. 제1 게이트 절단 영역(CT4)은 제1 게이트 유전층 제거 영역(R4) 내에 용이하게 형성될 수 있다. 일부 실시예에서, 제1 게이트 절단 영역(CT4)의 제2 방향으로의 폭은 W12일 수 있다. 제1 게이트 절단 영역(CT4)을 구성하는 게이트 절단 패턴은 절연층, 예컨대 실리콘 질화층으로 구성될 수 있다.
일부 실시예에서, 제1 영역(NR) 내에 제2 게이트 유전층 제거 영역(R4-1)이 위치할 수 있다. 일부 실시예에서, 제2 게이트 유전층 제거 영역(R4-1)의 제2 방향으로의 폭(W11-1)은 제1 게이트 유전층 제거 영역(R4)의 폭(W11)과 같거나 작을 수 있다. 제1 영역(NR)의 제2 게이트 유전층 제거 영역(R4-1) 내에 제1 게이트 전극(218a)이 끊어진 제2 게이트 절단 영역(CT5)이 배치될 수 있다.
일부 실시예에서, 제2 게이트 절단 영역(CT5)의 제2 방향으로의 폭은 제1 게이트 절단 영역(CT4)과 동일하게 W12일 수 있다. 제2 게이트 절단 영역(CT5)을 구성하는 제2 게이트 절단 패턴은 절연층, 예컨대 실리콘 질화층으로 구성될 수 있다.
일부 실시예에서, 제2 영역(PR) 내에 제3 게이트 유전층 제거 영역(R4-2)이 위치할 수 있다. 제3 게이트 유전층 제거 영역(R4-2)의 제2 방향으로의 폭은 W11과 같거나 작은 W11-2일 수 있다.
제2 영역(PR) 내에 제2 게이트 전극(218b)이 끊어진 제3 게이트 절단 영역(CT6)이 배치될 수 있다. 일부 실시예에서, 제3 게이트 절단 영역(CT6)의 제2 방향으로의 폭(W12)은 제1 게이트 절단 영역(CT4) 및 제2 게이트 절단 영역(CT5)과 동일하게 W12일 수 있다. 제3 게이트 절단 영역(CT6)을 구성하는 게이트 절단 패턴은 절연층, 예컨대 실리콘 질화층으로 구성될 수 있다.
도 8은 도 7의 집적 회로 반도체 소자의 III-III'에 따른 단면도이다.
구체적으로, 집적 회로 반도체 소자(40)는 기판(200)의 제1 영역(NR) 및 제2 영역(PR)에 각각 제1 트랜지스터(TR1-1) 및 제2 트랜지스터(TR2-1)가 형성될 수 있다. 제1 트랜지스터(TR1-1) 및 제2 트랜지스터(TR2-1)는 각각 제1 핀형 트랜지스터(FIN1) 및 제2 핀형 트랜지스터(FIN2)일 수 있다. 집적 회로 반도체 소자(40)는 기판(200)으로부터 제3 방향(Z 방향)으로 돌출된 제1 액티브 핀(202a) 및 제2 액티브 핀(202b)을 포함할 수 있다. 기판(200)은 앞서 설명한 도 2의 기판(100)과 동일한 물질로 구성될 수 있다.
제1 액티브 핀(202a) 및 제2 액티브 핀(202b)은 앞서 설명한 바와 제1 방향(X 방향)으로 연장되어 있다. 제1 액티브 핀(202a) 및 제2 액티브 핀(102b)은 제2 방향(Y 방향)으로 서로 다른 폭, 즉 W7 및 W8의 폭을 가질 수 있다.
일부 실시예에서, 제2 방향으로 제1 액티브 핀(202a)의 제1 폭(W7)은 제2 액티브 핀(202b)의 제2 폭(W8)보다 클 수 있다. 일부 실시예에서, 제1 액티브 핀(202a)의 상부폭(W7a)은 하부폭(71b)보다 작을 수 있다. 제2 액티브 핀(202b)의 상부폭(W8a)은 하부폭(W8b)보다 작을 수 있다.
제1 액티브 핀(202a) 및 제2 액티브 핀(202b)을 제외한 기판(200) 상에는 제1 소자 분리층(204a) 및 제2 소자 분리층(204b)이 형성될 수 있다. 제1 소자 분리층(204a) 및 제2 소자 분리층(204b)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제1 액티브 핀(202a) 및 제2 액티브 핀(202b)의 둘레에는 제1 소자 분리층(204a) 및 제2 소자 분리층(204b)이 형성될 수 있다.
일부 실시예에서, 제1 액티브 핀(102a) 및 제2 액티브 핀(102b)은 각각 제1 소자 분리층(204a) 및 제2 소자 분리층(204b)의 표면으로부터 돌출된 제1 핀 돌출부(202p) 및 제2 핀 돌출부(202q)를 포함할 수 있다. 제1 영역(NR)에서 제1 액티브 핀(202a)을 구성하는 제1 핀 돌출부(202p)의 폭 및 높이는 각각 W9a 및 W9b일 수 있다.
제1 영역(NR)에서는 제1 액티브 핀(202a) 및 제1 핀 돌출부(202p)로부터 제2 방향(Y 방향)으로 제1 소자 분리층(204a) 상으로 제1 게이트 유전층(208a)이 연장되어 있다. 제1 핀 돌출부(202p)의 표면 및 측면과, 제1 소자 분리층(204a)의 일부 영역에 제1 게이트 유전층(208a)이 형성되어 있다.
제1 게이트 유전층(208a) 상에는 제1 게이트 전극(218a)이 형성되어 있다. 제2 영역(PR)에서는 제2 액티브 핀(202b) 및 제2 핀 돌출부(202q)로부터 제2 방향(Y 방향)으로 제2 소자 분리층(204b) 상으로 제2 게이트 유전층(208b)이 연장되어 있다. 제2 핀 돌출부(202q)의 표면 및 측면과, 제2 소자 분리층(204b)의 일부 영역에 제2 게이트 유전층(208b)이 형성되어 있다.
제1 게이트 유전층(208a) 및 제2 게이트 유전층(208b)은 앞서 도 2에서 설명한 제1 내지 제4 게이트 유전층(108a-108d)과 동일한 물질로 구성될 수 있다. 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)은 앞서 도 2에서 설명한 제1 게이트 전극(118a) 및 제2 게이트 전극(118b)과 동일한 물질로 구성될 수 있다.
제2 영역(PR)에서 제2 액티브 핀(202b)을 구성하는 제2 핀 돌출부(202q)의 폭 및 높이는 각각 W10a 및 W10b일 수 있다. 일부 실시예에서, 필요에 따라서 제2 영역(PR)의 제2 게이트 유전층(208b) 상에 문턱 전압 조절층(214a)이 형성될 수 있다. 문턱 전압 조절층(214a)은 제2 트랜지스터(TR2-1), 예컨대 P형 트랜지스터의 문턱 전압의 특성에 맞는 일함수를 갖는 금속 물질을 포함할 수 있다. 일부 실시예에서, 문턱 전압 조절층(214a)은 Ti, TiN, Ta, TaN 등을 포함할 수 있다.
문턱 전압 조절층(214a) 상에는 제2 게이트 전극(218b)이 형성될 수 있다. 문턱 전압 조절층(214a)이 형성되지 않을 경우에는 제2 게이트 유전층(208b) 상에 제2 게이트 전극(218b)이 형성될 수 있다. 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)은 서로 연결되어 있다.
제1 영역(NR)에서 제2 방향으로 제1 트랜지스터들(TR1-1)의 제1 채널 폭은 제1 핀 돌출부(202p)의 폭(W9a), 높이(W9b)에 의해 정해질 수 있다. 즉, 제1 채널 폭은 (W9a + 2 X W9b)일 수 있다. 제2 영역(PR)에서 제2 방향으로 제2 트랜지스터들(TR2-1)의 제2 채널 폭은 제2 핀 돌출부(202q)의 폭(W10), 높이(W10b)에 의해 정해질 수 있다. 즉, 제2 채널 폭은 (W10a + 2 X W10b)일 수 있다.
일부 실시예에서, 제1 핀 돌출부(202p)의 폭(W9a)은 제2 핀 돌출부(202q)의 폭(W10a)과 다르기 때문에 제1 채널 폭과 제2 채널 폭은 다를 수 있다. 일부 실시예에서, 제1 핀 돌출부(202p)의 폭(W9a)은 제2 핀 돌출부(202q)의 폭(W10a)보다 크게 구성할 경우, 제1 채널 폭은 제2 채널 폭보다 클 수 있다.
금속 게이트 경계 효과를 억제하기 이하여 제1 영역(NR) 및 제2 영역(PR)의 경계선(IF)의 근방에는 게이트 유전층이 형성되어 있지 않은 제1 게이트 유전층 제거 영역(R4)이 위치할 수 있다. 제1 게이트 유전층 제거 영역(R4)의 제2 방향으로의 폭은 W11일 수 있다.
제1 게이트 유전층 제거 영역(R4)은 경계선(IF)을 기준으로 제2 방향(Y 방향)으로 제1 영역(NR) 및 제2 영역(PR)중 어느 한쪽으로 치우쳐 배치될 수 있다. 일부 실시예에서, 제1 게이트 유전층 제거 영역(R4)은 경계선(IF)으로부터 제1 게이트 유전층(208a) 및 제2 게이트 유전층(208b)까지의 각각의 거리(d7, d8)가 서로 다를 수 있다. 일부 실시예에서, 제1 게이트 유전층 제거 영역(R4)은 경계선(IF)으로부터 제1 게이트 유전층(408a)까지의 거리(d7)는 제1 게이트 유전층(208a)까지의 거리(d8)보다 짧을 수 있다.
제1 게이트 유전층 제거 영역(R4)의 일측에는 제2 게이트 유전층(108b)을 커버하는 문턱 전압 조절층(214a)이 형성될 수 있다. 문턱 전압 조절층(214a)은 제1 게이트 유전층(208a)과 연결되지 않을 수 있다. 문턱 전압 조절층(214a)으로 인해 제2 영역(PR)의 제1 게이트 유전층 제거 영역(R4)의 일측에는 단차부(ST1)가 형성될 수 있다.
도 9는 도 7의 집적 회로 반도체 소자의 IV-IV'에 따른 단면도이다.
구체적으로, 도 9에서 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. 도 9의 집적 회로 반도체 소자(40)는 제1 게이트 절단 영역(CT4)을 더 포함할 수 있다. 제1 게이트 절단 영역(CT4)은 제1 게이트 유전층 제거 영역(R4) 내에서 제1 및 제2 게이트 전극(218a, 218b)을 절단하는 영역일 수 있다. 제1 게이트 절단 영역(CT4)은 제1 게이트 유전층 제거 영역(R24 내에 형성하기 때문에 용이하게 형성할 수 있다. 일부 실시예에서, 제1 게이트 절단 영역(CT4)의 제2 방향으로의 폭은 W12일 수 있다. 제1 게이트 절단 영역(CT4)으로 인해 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)은 분리되어 있다.
일부 실시예에서, 제1 게이트 절단 영역(CT4)을 구성하는 게이트 절단 패턴(222)의 일측벽은 제1 방향 및 제2 방향에 의한 평면에서 수직한 제3 방향(Z 방향)으로 갈수록 경사지게 구성할 수 있다. 다시 말해, 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)의 표면으로부터 바닥으로 갈수록 경사지게 구성할 수 있다. 일부 실시예에서, 게이트 절단 패턴(222)의 하부폭(W12b)은 상부폭(W12a)보다 작게 구성될 수 있다.
도 10 및 도 11은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 단면도들이다.
구체적으로, 도 10 및 도 11에서 도 7 내지 도 8과 동일한 참조번호는 동일한 부재를 나타낸다. 도 10의 집적 회로 반도체 소자(60)는 도 8과 비교할 때 제2 문턱 전압 조절층(214b)을 포함하는 것을 제외하고는 동일할 수 있다. 도 11의 집적 회로 반도체 소자(60)는 도 9와 비교할 때 제2 문턱 전압 조절층(214b)을 포함하는 것을 제외하고는 동일할 수 있다.
도 10 및 도 11에 도시한 바와 같이, 제1 영역(NR)의 제1 게이트 유전층(208a) 상에 제2 문턱 전압 조절층(214b)을 형성한다. 제2 문턱 전압 조절층(214b)은 제1 트랜지스터(TR1-1), 예컨대 N형 트랜지스터의 문턱 전압의 특성에 맞는 일함수를 갖는 금속 물질을 포함할 수 있다. 일부 실시예에서, 제2 문턱 전압 조절층(214b)은 TiAlC, TiAlCN, TiAlSiCN 등을 포함할 수 있다
제2 문턱 전압 조절층(214b)은 제2 영역(PR)의 제2 게이트 유전층(208b)과 연결되어 있지 않다. 제1 영역(NR)에 제2 문턱 전압 조절층(214b)을 포함하여 제1 트랜지스터(TR1-1)의 문턱 전압을 용이하게 조절할 수 있다.
더하여, 도 11에 도시한 바와 같이 집적 회로 반도체 소자(60)는 제1 게이트 절단 영역(CT4)을 더 포함할 수 있다. 제1 게이트 절단 영역(CT4)은 제1 게이트 유전층 제거 영역(R4) 내에서 제1 및 제2 게이트 전극(218a, 218b)을 절단하는 영역일 수 있다. 제1 게이트 절단 영역(CT4)은 제1 게이트 유전층 제거 영역(R4) 내에 형성하기 때문에 용이하게 형성할 수 있다. 제1 게이트 절단 영역(CT4)으로 인해 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)은 분리되어 있다.
도 12a 내지 도 12e는 도 8의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 12a 내지 도 12e에서, 도 7 및 도 8과 동일한 참조번호는 동일한 부재를 나타낸다. 도 12a 내지 도 12e에서, 도 7 및 도 8과 동일한 내용은 간단히 설명하거나 생략한다.
도 12a를 참조하면, 제1 영역(NR) 및 제2 영역(PR)이 형성된 기판(200) 상에 제1 핀 돌출부(202p)를 포함하는 제1 액티브 핀(202a) 및 제2 핀 돌출부(202q)를 포함하는 제2 액티브 핀(202b)을 형성한다.
제1 액티브 핀(202a) 및 제2 액티브 핀(202b)은 각각 제1 폭(W7) 및 제2 폭(W8)으로 형성한다. 제1 액티브 핀(802a)의 상부폭(W7a)은 하부폭(W7b)보다 작게 형성한다. 제2 액티브 핀(202b)의 상부폭(W8a)은 하부폭(W8b)보다 작게 형성한다. 이어서, 제1 액티브 핀(202a) 및 제2 액티브 핀(202b)을 제외한 기판(200) 상에는 제1 소자 분리층(204a) 및 제2 소자 분리층(204b)을 형성한다.
제1 액티브 핀(202a), 제2 액티브 핀(202b), 제1 소자 분리층(204a) 및 제2 소자 분리층(204b) 상에 게이트 유전 물질층(208)을 형성한다. 계속하여, 제1 영역(NR) 및 제2 영역(PR)의 경계선 근방(IF)에 게이트 유전 물질층(208)의 일부를 오픈하는 제1 개구부(212)를 갖는 제1 마스크 패턴(210)을 형성한다.
제1 마스크 패턴(210)은 제1 액티브 핀(202a), 제2 액티브 핀(102b), 및 게이트 유전 물질층(208)의 일부를 커버할 수 있다. 제1 개구부(212)는 제1 게이트 유전층 제거 영역(R4)에 해당할 수 있다. 제1 개구부(212)는 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 각각 d7 및 d8의 거리를 가질 수 있다.
도 12b 및 도 12c를 참조하면, 도 12b에 도시한 바와 같이 제1 마스크 패턴(210)을 식각 마스크로 게이트 유전 물질층(208)을 식각하여 제1 게이트 유전층(208a) 및 제2 게이트 유전층(208b)을 형성한다.
이에 따라, 제1 영역(NR) 및 제2 영역(PR)의 경계선(IF)의 근방에 게이트 유전 물질층(도 12a의 208)이 제거된 제1 게이트 유전층 제거 영역(R4)이 형성될 수 있다. 제1 게이트 유전층 제거 영역(R4)의 폭은 W11일 수 있다. 제1 게이트 유전층 제거 영역(R4)은 경계선(IF)으로부터 제2 방향의 제1 영역(NR) 및 제2 영역(PR)쪽으로 각각 d7 및 d4의 거리를 가질 수 있다.
도 12c에 도시한 바와 같이 제1 마스크 패턴(도 12b의 210)을 제거한다. 제1 게이트 유전층(208a), 제2 게이트 유전층(208b), 제1 소자 분리층(204a), 및 제2 소자 분리층(204b) 상에 문턱 전압 조절 물질층(214)을 형성한다. 문턱 전압 조절 물질층(214)은 기판(200)의 전면에 형성한다.
도 12d 및 도 12e를 참조하면, 도 12d에 도시한 바와 같이 제1 영역(NR) 전부와 제2 영역(PR)의 일부의 문턱 전압 조절 물질층(도 12c의 214)을 덮는 제2 개구부(217)를 갖는 제2 마스크 패턴(216)을 형성한다. 제2 개구부(217)의 경계선(IF)으로부터 제2 마스크 패턴(216)까지의 거리는 d9일 수 있다. 이어서, 제2 마스크 패턴(216)을 식각 마스크로 문턱 전압 조절 물질층(도 12c의 214)을 식각하여 문턱 전압 조절층(214a)을 형성한다.
계속하여, 도 12e에 도시한 바와 같이 제2 마스크 패턴(216)을 제거한다. 이렇게 되면, 제2 영역(PR)에서 경계선(IF)으로부터 문턱 전압 조절층(214a)까지의 거리는 d9일 수 있다. 계속하여, 도 8에 도시한 바와 같이 제1 영역(NR) 및 제2 영역(PR) 상에 각각 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)을 형성한다.
도 13a 및 도 13b는 도 9의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 13a 및 도 13b에서, 도 7 내지 도 9, 도 12a 내지 도 12e와 동일한 참조번호는 동일한 부재를 나타낸다. 도 13a 및 도 13b에서, 도 7 내지 도 9, 도 12a 내지 도 12e와 동일한 내용은 간단히 설명하거나 생략한다.
앞서 도 8, 및 도 12a 내지 도 12e에서 설명한 바와 같이 제1 영역(NR) 및 제2 영역(PR) 상에 각각 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)을 형성한다. 도 8에 도시한 바와 같이 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)은 서로 연결되어 있다.
이어서, 도 13a에 도시한 바와 같이 제1 영역(NR) 및 제2 영역(PR)의 경계선 근방에 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)을 관통하여 제3 개구부(220)를 형성한다. 제3 개구부(220)는 제1 게이트 유전층 제거 영역(R4) 내에 형성하기 때문에 용이하게 형성할 수 있다.
더하여, 제3 개구부(220)는 제3 개구부(120)는 게이트 유전층이 제거된 영역에 형성하기 때문에 제1 게이트 전극(218a) 및 제2 게이트 전극(218b) 주위의 층간 절연층(미도시)의 과도한 손상없이 용이하게 형성할 수 있다.
제3 개구부(220)의 제2 방향으로의 폭은 W12일 수 있다. 제3 개구부(220)의 일측벽은 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)의 표면으로부터 바닥으로 갈수록 경사지게 형성할 수 있다. 일부 실시예에서, 제3 개구부(220)의 하부폭(W12b)은 상부폭(W12a)보다 작게 형성할 수 있다. 제3 개구부(220)에 의해 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)은 분리될 수 있다.
도 13b에 도시한 바와 같이, 제3 개구부(220)를 매립하면서 제1 게이트 전극(218a) 및 제2 게이트 전극(218b) 상에 게이트 절단 물질층(221)을 형성한다. 이어서, 게이트 절단 물질층(221)을 평탄화하여 도 9에 도시한 바와 같이 게이트 절단 패턴(222)을 형성한다.
게이트 절단 패턴(222)은 도 9에 도시한 바와 같이 제1 게이트 절단 영역(CT4)을 구성한다. 제1 게이트 절단 영역(CT4)을 구성하는 게이트 절단 패턴(222)으로 제1 게이트 전극(218a) 및 제2 게이트 전극(218b)은 전기적으로 분리될 수 있다.
도 14는 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
구체적으로, 전자 장치(300)는 반도체 칩(310)을 포함할 수 있다. 반도체 칩(310)은 프로세서(Processor; 311), 임베디드 메모리(Embedded Memory; 313) 및 캐쉬 메모리(Cache Memory; 315)를 포함할 수 있다. 프로세서(311)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함할 수 있다.
전자 장치(300)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(311)는 어플리케이션 프로세서(Application Processor)일 수 있다. 임베디드 메모리(313)는 프로세서(311)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(313)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(313)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 임베디드 메모리(313)는 프로세서(311)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
임베디드 메모리(313)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 반도체 칩(310)에 임베디드되면 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(300)가 구현될 수 있다. 나아가, SRAM이 반도체 칩(310)에 임베디드되면, 전자 장치(300)의 작동 전력(Active Power)의 소모량이 감소할 수 있다.
일 예로, SRAM은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함할 수 있다. 캐쉬 메모리(315)는 프로세서 코어들(C1 내지 Cn)과 함께 반도체 칩(310) 위에 실장될 수 있다. 캐쉬 메모리(315)는 캐쉬 데이터(DATc)를 저장할 수 있다. 캐쉬 데이터(DATc)는 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐쉬 메모리(315)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다.
일 예로, 캐쉬 메모리(315)는 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐쉬 메모리(315)가 이용되는 경우 프로세서(311)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐쉬 메모리(315)가 이용되는 경우, 전자 장치(300)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 14에서, 캐쉬 메모리(315)는 프로세서(311)와 별개의 구성 요소로 도시되었다. 그러나, 캐쉬 메모리(315)는 프로세서(311)에 포함되도록 구성될 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 SRAM 셀의 등가 회로도이다.
구체적으로, SRAM 셀(330)은 본 발명의 실시예에 따른 집적 회로 반도체 소자(10 내지 60)를 이용하여 구현될 수 있다. 일 예로, SRAM 셀(330)은 도 14에서 설명한 임베디드 메모리(313) 및/또는 캐쉬 메모리(315)에 적용될 수 있다.
SRAM 셀(330)은 제1 풀업 트랜지스터(PU1, first pull-up transistor), 제1 풀다운 트랜지스터(PD1, first pull-down transistor), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제1 액세스 트랜지스터(PG1, first access transistor) 및 제2 액세스 트랜지스터(PG2)를 포함할 수 있다.
제1 및 제2 풀업 트랜지스터들(PU1, PU2)은 P형 모스 트랜지스터들인 반면에 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)과 제1 및 제2 액세스 트랜지스터들(PG1, PG2)은 N형 모스 트랜지스터들일 수 있다.
제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 서로 연결된 게이트 전극들(게이트들)은 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 제1 인버터의 출력단에 해당할 수 있다.
제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)는 제2 인버터를 구성할 수 있다. 제2 풀업 및 제2 풀다운 트랜지스터들(PU2, PD2)의 서로 연결된 게이트 전극들(게이트들)은 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 제2 인버터의 출력단에 해당할 수 있다.
제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 게이트 전극들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀업 및 제2 풀다운 트랜지스터들(PU2, PD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)의 제2 소오스/드레인은 전원 전압(Vdd)에 연결될 수 있다. 제1 풀다운 트랜지스터(PD1) 및 제2 풀다운 트랜지스터(PD2)의 제2 소오스/드레인은 접지 전압(Vss)에 연결될 수 있다.
제1 액세스 트랜지스터(PG1)의 제1 소오스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(PG1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 제2 액세스 트랜지스터(PG2)의 제1 소오스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(PG2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(PG1, PG2)의 게이트 전극들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다.
도 16은 도 15의 SRAM 셀의 레이아웃도의 일 실시예이다.
구체적으로, 도 16은 도 15의 SRAM 셀(330)을 구현한 일 실시예일 수 있다. 도 16의 SRAM 셀(330)은 본 발명의 실시예에 따른 집적 회로 반도체 소자(10 내지 60)를 이용하여 구현될 수 있다. SRAM 셀(330)은 단위 SRAM 셀(330u)을 포함할 수 있다.
도 16에서, 제1 방향(X 방향)은 채널 길이 방향일 수 있고, 제2 방향(Y 방향)은 채널 폭 방향일 수 있다. SRAM 셀(330)은 제1 영역(NR1), 제2 영역(PR) 및 제3 영역(NR2)을 포함할 수 있다. 제2 방향(Y 방향)으로 제2 영역(PR)의 위 및 아래에 각각 제1 영역(NR1) 및 제2 영역(NR2)가 위치할 수 있다. 제1 영역(NR1) 및 제3 영역(NR2)은 도 1 및 도 7의 제1 영역(NR)에 해당할 수 있다. 제2 영역(PR)은 도 1 및 도 7의 제2 영역(PR)에 해당할 수 있다.
제1 영역(NR1) 및 제3 영역(NR2)은 제1 및 제3 트랜지스터, 예컨대 N형 모스 트랜지스터를 포함할 수 있다. 제1 영역(NR1)은 제1 트랜지스터로써 제1 풀다운 트랜지스터(PD1) 및 제1 액세스 트랜지스터(PG1)을 포함할 수 있다. 제3 영역(NR2)은 제3 트랜지스터로써 제2 풀다운 트랜지스터(PD2) 및 제2 액세스 트랜지스터(PG2)을 포함할 수 있다. 일부 실시예에서, 제1 풀다운 트랜지스터(PD1), 제1 액세스 트랜지스터(PG1), 제2 풀다운 트랜지스터(PD2) 및 제2 액세스 트랜지스터(PG2)은 멀티 브릿지 채널형 트랜지스터 또는 핀형 트랜지스터일 수 있다.
제2 영역(PR)는 제2 트랜지스터, 예컨대 P형 모스 트랜지스터를 포함할 수 있다. 제2 영역(PR)은 제2 트랜지스터로써 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)을 포함할 수 있다. 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 멀티 브릿지 채널형 트랜지스터 또는 핀형 트랜지스터일 수 있다.
제1 풀다운 트랜지스터(PD1) 및 제1 액세스 트랜지스터(PG1)는 각각 제1 방향(X 방향)으로 연장되는 2개의 제1 액티브 핀(332a)을 구비할 수 있다. 제1 풀다운 트랜지스터(PD1) 및 제1 액세스 트랜지스터(PG1)가 2개의 제1 액티브 핀(332a)을 구비하는 것으로 도시하였으나, 이에 본 발명이 한정되지 않는다. 제1 풀다운 트랜지스터(PD1) 및 제1 액세스 트랜지스터(PG1)는 각각 제2 방향(Y 방향)으로 연장되는 제1 게이트 전극(334a)을 구비할 수 있다.
제1 풀다운 트랜지스터(PD1) 및 제1 액세스 트랜지스터(PG1)는 제1 액티브 콘택 패턴(342a, 소오스 /드레인 콘택 패턴)을 포함할 수 있다. 제1 액티브 콘택 패턴(342a)은 공통의 제1 소오스/드레인(SD1a), 및 제2 소오스/드레인(SD2a)을 포함할 수 있다. 제1 풀다운 트랜지스터(PD1)의 제2 소오스/드레인(SD2a)은 접지 전압(Vss)에 연결되고, 제1 액세스 트랜지스터(PG1)의 제2 소오스/드레인(SD2a)은 제1 비트 라인(BL1)에 연결될 수 있다. 제1 액세스 트랜지스터(PG1)에 포함된 제1 게이트 전극(334a)에는 워드 라인(WL)과 연결되는 제1 금속 콘택 패턴(344a)이 형성될 수 있다.
제2 풀다운 트랜지스터(PD2) 및 제2 액세스 트랜지스터(PG2)는 각각 제1 방향(X 방향)으로 연장되는 2개의 제3 액티브 핀(332c)을 구비할 수 있다. 제2 풀다운 트랜지스터(PD2) 및 제2 액세스 트랜지스터(PG2)가 2개의 제3 액티브 핀(332c)을 구비하는 것으로 도시하였으나, 이에 본 발명이 한정되지 않는다. 제2 풀다운 트랜지스터(PD2) 및 제2 액세스 트랜지스터(PG2)는 각각 제2 방향(Y 방향)으로 연장되는 제3 게이트 전극(334c)을 구비할 수 있다.
제2 풀다운 트랜지스터(PD2) 및 제2 액세스 트랜지스터(PG2)는 제3 액티브 콘택 패턴(342c, 소오스 /드레인 콘택 패턴)을 포함할 수 있다. 제3 액티브 콘택 패턴(342c)은 공통의 제1 소오스/드레인(SD1c), 및 제2 소스 드레인(SD2c)을 포함할 수 있다. 제2 풀다운 트랜지스터(PD2)의 제2 소오스/드레인(SD2c)은 접지 전압(Vss)에 연결되고, 제2 액세스 트랜지스터(PG2)의 제2 소오스/드레인(SD2c)는 제2 비트 라인(BL2)에 연결될 수 있다. 제2 액세스 트랜지스터(PG2)에 포함된 제3 게이트 전극(334c)에는 워드 라인(WL)과 연결되는 제4 금속 콘택 패턴(344c)이 형성될 수 있다.
제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 제1 방향(X 방향)으로 연장되는 하나의 제2 액티브 핀(332b)을 구비할 수 있다. 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)가 각각 1개의 제2 액티브 핀(332b)을 구비하는 것으로 도시하였으나, 이에 본 발명이 한정되지 않는다. 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 제2 방향(Y 방향)으로 연장되는 제2 게이트 전극(334b)을 구비할 수 있다.
제1 풀업 트랜지스터(PU1)는 제2 액티브 콘택 패턴(342b-1, 소오스 /드레인 콘택 패턴)을 포함할 수 있다. 제2 액티브 콘택 패턴(342b-1)은 제1 소오스/드레인(SD1b-1) 및 제2 소오스 드레인(SD2b-1)을 포함할 수 있다. 제1 소오스/드레인(SD1b-1)은 제1 풀다운 트랜지스터(PD1) 및 제1 액세스 트랜지터(PG1)의 제1 소오스/드레인(SD1a)과 연결될 수 있다. 제1 소오스/드레인은 제2 금속 콘택 패턴(344b)를 통하여 제1 노드(N1)에 연결될 수 있다. 제2 소오스/드레인(SD2b-1)은 전원 전압(Vdd) 에 연결될 수 있다.
제2 풀업 트랜지스터(PU1)는 제3 액티브 콘택 패턴(342b-2, 소오스 /드레인 콘택 패턴)을 포함할 수 있다. 제3 액티브 콘택 패턴(342b-2)은 제1 소오스/드레인(SD1b-2) 및 제2 소오스 /드레인(SD2b-2)을 포함할 수 있다. 제1 소오스/드레인(SD1b-2)은 제2 풀다운 트랜지스터(PD2) 및 제2 액세스 트랜지스터(PG2)의 제1 소오스/드레인(SD1c)과 연결될 수 있다. 제1 소스/드레인은 제2 금속 콘택 패턴(344b)를 통하여 제1 노드(N2)에 연결될 수 있다. 제2 소오스/드레인(SD2b-2)은 전원 전압(Vdd)에 연결될 수 있다.
제1 영역(NR1) 및 제2 영역(PR) 사이의 계면에는 제1 방향(X 방향)으로 연장되는 제1 경계선(IF1)이 생길 수 있다. 앞서 설명한 금속 게이트 경계 효과에 의해 제1 경계선(IF1)으로부터 떨어진 거리에 따라 제1 풀다운 트랜지스터(PD1), 제1 액세스 트랜지스터(PG1) 및 제1 풀업 트랜지스터(PU1)의 문턱 전압들이 설계값에서 벗어날 수 있다. 이에 따라, 제1 영역(NR1) 및 제2 영역(PR)의 제1 경계선(IF1)의 근방에 게이트 유전층이 제거되는 제1 게이트 유전층 제거 영역(R5)을 위치시킬 수 있다.
제2 영역(PR) 및 제3 영역(NR2) 사이의 계면에는 제1 방향(X 방향)으로 연장되는 제2 경계선(IF1)이 생길 수 있다. 앞서 설명한 금속 게이트 경계 효과에 의해 제2 경계선(IF1)으로부터 떨어진 거리에 따라 제2 풀다운 트랜지스터(PD2), 제2 액세스 트랜지스터(PG2) 및 제2 풀업 트랜지스터(PU2)의 문턱 전압들이 설계값에서 벗어날 수 있다. 이에 따라, 제2 영역(PR) 및 제3 영역(NR2)의 제2 경계선(IF12의 근방에 게이트 유전층이 제거되는 제2 게이트 유전층 제거 영역(R6)을 위치시킬 수 있다.
제1 게이트 유전층 제거 영역(R5)은 제1 경계선(IF1)을 기준으로 제2 방향으로 제1 영역(NR1) 및 제2 영역(PR)중 어느 한쪽으로 치우쳐 배치될 수 있다. 일부 실시예에서, 제1 게이트 유전층 제거 영역(R5)의 제2 방향으로의 폭은 W13일 수 있다. 제1 게이트 유전층 제거 영역(R5)은 제1 경계선(IF1)으로부터 제2 방향의 제1 영역(NR1) 및 제2 영역(PR)쪽으로 각각 d11 및 d11보다 큰 d12의 거리를 가질 수 있다.
제2 게이트 유전층 제거 영역(R6)은 제2 경계선(IF2)를 기준으로 제2 방향으로 제2 영역(PR1) 및 제3 영역(NR2)중 어느 한쪽으로 치우쳐 배치될 수 있다. 일부 실시예에서, 제2 게이트 유전층 제거 영역(R6)의 제2 방향으로의 폭은 W14일 수 있다. 제2 게이트 유전층 제거 영역(R6)은 제1 경계선(IF2)으로부터 제2 방향의 제3 영역(NR2) 및 제2 영역(PR)쪽으로 각각 d13 및 d13보다 큰 d14의 거리를 가질 수 있다.
아울러서, 제1 게이트 유전층 제거 영역(R5) 내에서는 제2 방향으로 제1 액세스 트랜지스터(PG1)의 제1 게이트 전극(334a)과 제2 풀업 트랜지스터(PU1)의 제2 게이트 전극(334b)이 끊어진 제1 게이트 절단 영역(CT7)이 위치할 수 있다. 제1 게이트 절단 영역(CT7)은 제1 게이트 유전층 제거 영역(R5) 내에 용이하게 형성될 수 있다.
제2 게이트 유전층 제거 영역(R6) 내에서는 제2 방향으로 제2 액세스 트랜지스터(PG2)의 제3 게이트 전극(334c)과 제1 풀업 트랜지스터(PU1)의 제2 게이트 전극(334b)이 이 끊어진 제2 게이트 절단 영역(CT8)이 위치할 수 있다. 제2 게이트 절단 영역(CT8)은 제2 게이트 유전층 제거 영역(R6) 내에 용이하게 형성될 수 있다.
더하여, 제1 액티브 핀(332a), 제2 액티브 핀(332b) 및 제3 액티브 핀(332b)의 Y 방향의 폭은 서로 동일하거나 다를 수 있다. 또한, 제1 게이트 절단 영역(CT7)에 의해 구분되는 영역들, 즉 제1 영역(NR1)과 제2 영역(PR)의 액티브 핀들(332a, 332b)의 Y 방향의 폭은 서로 동일하거나 다를 수 있다. 또한, 제2 게이트 절단 영역(CT8)에 의해 구분되는 영역들, 즉 제2 영역(PR)과 제3 영역(NR2)의 액티브 핀들(332ba, 332c)의 Y 방향의 폭은 서로 동일하거나 다를 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 20, 40, 60: 집적 회로 반도체 소자, TR1, TR2: 트랜지스터, 102a, 102b, 202a, 202b: 액티브 핀, 108a, 108b, 108c, 108d, 208a, 208b: 게이트 유전층, 118a, 118b, 218a, 218b: 게이트 전극

Claims (20)

  1. 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 및 상기 제1 게이트 유전층 상에 형성된 제1 게이트 전극을 포함하는 제1 트랜지스터를 구비하는 제1 영역;
    상기 제1 영역과 상기 제2 방향으로 접하여 배치되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제2 방향으로 상기 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층, 및 상기 제2 게이트 유전층 상에 형성된 제2 게이트 전극을 포함하는 제2 트랜지스터를 구비하고; 및
    상기 제1 영역 및 제2 영역의 경계선의 근방에 위치한 게이트 유전층 제거 영역을 포함하되,
    상기 게이트 유전층 제거 영역은 상기 경계선을 기준으로 상기 제2 방향으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 상기 제1 영역 및 제2 영역중 어느 하나에 배치되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 제1항에 있어서, 상기 게이트 유전층 제거 영역은,
    상기 경계선으로부터 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층까지의 각각의 거리가 서로 다르게 되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  3. 제1항에 있어서, 상기 제2 방향으로 상기 제1 액티브 핀의 제1 폭은 상기 제2 액티브 핀의 제2 폭과 다르게 되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  4. 제1항에 있어서, 상기 제2 게이트 유전층 상에는 상기 제2 게이트 유전층을 커버하는 문턱 전압 조절층이 더 형성되어 있고,
    상기 문턱 전압 조절층은 상기 제1 게이트 유전층과는 연결되어 있지 않은 것을 특징으로 하는 집적 회로 반도체 소자.
  5. 제1항에 있어서, 상기 게이트 유전층 제거 영역의 내부에는 상기 제2 방향으로 연장된 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 절단하는 게이트 절단 영역이 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  6. 제1항에 있어서, 상기 제1 트랜지스터는 N형 트랜지스터이고, 상기 제2 트랜지스터는 P형 트랜지스터인 것을 특징으로 하는 집적 회로 반도체 소자.
  7. 제1항에 있어서, 상기 제1 액티브 핀 및 제2 액티브 핀은 각각 제1 소자 분리층 및 제2 소자 분리층의 표면으로부터 돌출된 제1 핀 돌출부 및 제2 핀 돌출부를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  8. 기판으로부터 돌출되고 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 상기 제1 게이트 유전층과 이격되어 적층된 복수개의 제1 나노 시트들과, 상기 제1 나노시트들을 감싸는 제3 게이트 유전층, 및 상기 제1 게이트 유전층, 상기 제3 게이트 유전층의 상부 및 상기 제1 나노 시트들 사이에 형성된 제1 게이트 전극을 포함하는 제1 멀티 브릿지 채널형 트랜지스터를 구비하는 제1 영역;
    상기 제1 영역과 상기 제2 방향으로 인접하여 형성된 제2 영역을 포함하되, 상기 제2 영역은 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장된 제2 액티브 핀, 제1 방향과 수직한 제2 방향으로 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층, 상기 제2 게이트 유전층과 이격되어 적층된 복수개의 제2 나노 시트들, 상기 제2 나노 시트들을 감싸는 제3 게이트 유전층, 및 상기 제2 게이트 유전층, 상기 제4 게이트 유전층의 상부 및 상기 제2 나노 시트들 사이에 형성된 제2 게이트 전극을 포함하는 제2 멀티 브릿지 채널형 트랜지스터를 구비하고; 및
    상기 제1 영역 및 제2 영역의 경계선 근방의 상기 기판 상에 위치한 게이트 유전층 제거 영역을 포함하되,
    상기 게이트 유전층 제거 영역은 상기 경계선을 기준으로 상기 제2 방향으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 상기 제1 영역 및 제2 영역중 어느 하나에 배치되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  9. 제8항에 있어서, 상기 게이트 유전층 제거 영역은,
    상기 경계선으로부터 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층까지의 각각의 거리가 서로 다르게 되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  10. 제8항에 있어서, 상기 게이트 유전층 제거 영역 내부에는 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 절단하는 게이트 절단 영역이 더 형성되어 있고,
    상기 제1 방향 및 제2 방향에 의한 평면에서 수직한 제3 방향으로 상기 게이트 절단 영역을 구성하는 게이트 절단 패턴의 일측벽은 상기 기판의 하부에서 상부로 갈수록 경사지고, 상기 게이트 절단 패턴의 하부폭은 상부폭보다 작게 구성하는 것을 특징으로 하는 집적 회로 반도체 소자.
  11. 제8항에 있어서, 상기 제1 멀티 브릿지 채널형 트랜지스터는 N형 트랜지스터이고, 상기 제2 멀티 브릿지 채널형 트랜지스터는 P형 트랜지스터인 것을 특징으로 하는 집적 회로 반도체 소자.
  12. 기판으로부터 돌출되고 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층으로 연장된 제1 게이트 유전층 및 상기 제1 게이트 유전층 상에 형성된 제1 게이트 전극을 포함하는 제1 핀형 트랜지스터를 구비하는 제1 영역;
    상기 제1 영역과 상기 제2 방향으로 접하여 배치된 제2 영역을 포함하되, 상기 제2 영역은 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제2 방향으로 상기 제2 액티브 핀으로부터 제2 소자 분리층으로 연장된 제2 게이트 유전층 및 상기 제2 게이트 유전층 상에 형성된 제2 게이트 전극을 포함하는 제2 핀형 트랜지스터를 구비하는 제2 영역; 및
    상기 제1 영역 및 제2 영역의 경계선 근방에 위치한 게이트 유전층 제거 영역을 포함하되,
    상기 게이트 유전층 제거 영역은 상기 경계선을 기준으로 상기 제2 방향으로 제1 영역 및 제2 영역중 어느 한쪽으로 치우쳐 배치되거나, 상기 제1 영역 및 제2 영역중 어느 하나에 배치되어 있는 것을 특징으로 하는 집적 회로 반도체 소자
  13. 제12항에 있어서, 상기 제2 방향으로 상기 제1 액티브 핀의 제1 폭은 상기 제2 액티브 핀의 제2 폭과 다르게 구성되어 있고, 상기 제2 방향으로 상기 제1 핀형 트랜지스터의 제1 채널 폭은 상기 제2 핀형 트랜지스터의 제2 채널 폭과 다르게 구성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  14. 제12항에 있어서, 상기 제2 게이트 유전층 상에는 상기 제2 게이트 유전층을 커버하는 제1 문턱 전압 조절층이 더 형성되어 있고, 상기 제1 문턱 전압 조절층은 상기 제1 게이트 유전층과는 연결되어 있지 않고,
    상기 제1 게이트 유전층 상에는 상기 제1 게이트 유전층을 커버하는 제2 문턱 전압 조절층이 더 형성되어 있고, 상기 제2 문턱 전압 조절층은 상기 제2 게이트 유전층과는 연결되어 있지 않은 것을 특징으로 하는 집적 회로 반도체 소자.
  15. 제1 영역 상에 제1 소자 분리층에 의해 한정되고 제1 방향으로 연장되는 제1 액티브 핀을 형성하는 단계;
    상기 제1 방향과 수직한 제2 방향으로 인접한 제2 영역 상에 제2 소자 분리층에 의해 한정되고 상기 제1 방향으로 연장되는 제2 액티브 핀을 형성하는 단계;
    상기 제1 영역의 상기 제1 액티브 핀 및 제1 소자 분리층 상에 제1 게이트 유전층을 형성하는 단계;
    상기 제2 영역의 상기 제2 액티브 핀 및 제2 소자 분리층 상에 제2 게이트 유전층을 형성하는 단계; 및
    상기 제1 영역 및 제2 영역의 경계선의 근방에 게이트 유전층 제거 영역을 형성하는 단계를 포함하되,
    상기 게이트 유전층 제거 영역은 상기 제2 방향으로 상기 제1 영역 및 제2 영역의 경계선을 기준으로 어느 한쪽으로 치우쳐 형성하거나, 상기 제1 영역 및 제2 영역중 어느 한쪽에 형성하는 것을 특징으로 집적 회로 반도체 소자 제조 방법.
  16. 제15항에 있어서, 상기 제1 게이트 유전층, 제2 게이트 유전층 및 게이트 유전층 제거 영역의 형성 단계는,
    상기 제1 액티브 핀, 제2 액티브 핀, 제1 소자 분리층 및 제2 소자 분리층 상에 게이트 유전 물질층을 형성하는 단계; 및
    상기 게이트 유전 물질층을 패터닝하여 상기 제1 게이트 유전층, 제2 게이트 유전층 및 게이트 유전층 제거 영역을 형성하는 것을 특징으로 하는 집적 회로 반도체 소자 제조 방법.
  17. 제15항에 있어서, 상기 게이트 유전층 제거 영역은,
    상기 경계선으로부터 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층까지의 각각의 거리를 서로 다르게 형성하는 것을 특징으로 하는 집적 회로 반도체 소자 제조 방법.
  18. 제15항에 있어서, 상기 게이트 유전층 제거 영역을 형성하는 단계 후에,
    상기 제1 게이트 유전층 및 제2 게이트 유전층 상에 각각 상기 제2 방향으로 연장된 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계와,
    상기 게이트 유전층 제거 영역의 내부에 상기 제2 방향으로 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 절단하는 게이트 절단 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 반도체 소자 제조 방법.
  19. 제15항에 있어서, 상기 제1 게이트 유전층을 형성하는 단계 후에,
    상기 제1 게이트 유전층과 이격되어 복수개의 제1 나노 시트들를 적층하는 단계, 및 상기 제1 나노시트들을 감싸는 제3 게이트 유전층을 더 형성하는 단계와,
    상기 제2 게이트 유전층과 이격되어 복수개의 제2 나노 시트들을 적층하는 단계, 및 상기 제2 나노 시트들을 감싸는 제4 게이트 유전층을 더 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자 제조 방법.
  20. 제19항에 있어서, 상기 제1 나노 시트들, 제2 나노 시트들, 제3 게이트 유전층 및 제4 게이트 유전층을 형성하는 단계 후에,
    상기 제1 게이트 유전층 및 제3 게이트 유전층의 상부, 및 상기 제1 나노 시트들 사이에 제1 게이트 전극을 더 형성하는 단계와,
    상기 제2 게이트 유전층 및 제4 게이트 유전층의 상부, 및 상기 제2 나노 시트들 사이에 제2 게이트 전극을 더 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자 제조 방법.
KR1020190063305A 2019-05-29 2019-05-29 집적 회로 반도체 소자 및 그 제조 방법 KR20200137256A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190063305A KR20200137256A (ko) 2019-05-29 2019-05-29 집적 회로 반도체 소자 및 그 제조 방법
US16/718,799 US11043495B2 (en) 2019-05-29 2019-12-18 Integrated circuit semiconductor device and method of manufacturing the same
CN202010111620.8A CN112018169A (zh) 2019-05-29 2020-02-24 集成电路半导体装置及其制造方法
US17/321,760 US11664379B2 (en) 2019-05-29 2021-05-17 Integrated circuit semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190063305A KR20200137256A (ko) 2019-05-29 2019-05-29 집적 회로 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20200137256A true KR20200137256A (ko) 2020-12-09

Family

ID=73506427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190063305A KR20200137256A (ko) 2019-05-29 2019-05-29 집적 회로 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US11043495B2 (ko)
KR (1) KR20200137256A (ko)
CN (1) CN112018169A (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor
US11056396B1 (en) * 2019-12-27 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having gate dielectric layers of varying thicknesses and method of forming the same
US11302692B2 (en) * 2020-01-16 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
US11329165B2 (en) * 2020-02-26 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with isolation structure
US11955485B2 (en) * 2020-06-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US20220352180A1 (en) * 2021-04-30 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices With Threshold Voltage Modulation Layer
US20220392896A1 (en) * 2021-06-07 2022-12-08 Intel Corporation Integrated circuit structures with backside gate cut or trench contact cut
US20230022681A1 (en) * 2021-07-22 2023-01-26 Qualcomm Incorporated Cell architecture for a semiconductor device
KR20230036204A (ko) * 2021-09-07 2023-03-14 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11742350B2 (en) * 2021-09-23 2023-08-29 International Business Machines Corporation Metal gate N/P boundary control by active gate cut and recess

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006087B2 (en) 2013-02-07 2015-04-14 International Business Machines Corporation Diode structure and method for wire-last nanomesh technologies
US9627375B2 (en) * 2014-02-07 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
KR20170015705A (ko) * 2015-07-30 2017-02-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9748387B2 (en) * 2015-11-13 2017-08-29 Globalfoundries Inc. Methods of forming PMOS FinFET devices and multiple NMOS FinFET devices with different performance characteristics
KR102404973B1 (ko) * 2015-12-07 2022-06-02 삼성전자주식회사 반도체 장치
US9972494B1 (en) * 2016-11-15 2018-05-15 Globalfoundries Inc. Method and structure to control channel length in vertical FET device
US10079289B2 (en) 2016-12-22 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US10103065B1 (en) 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
US10566245B2 (en) 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
US9935112B1 (en) 2017-05-19 2018-04-03 Globalfoundries Inc. SRAM cell having dual pass gate transistors and method of making the same
US10410933B2 (en) 2017-05-23 2019-09-10 Globalfoundries Inc. Replacement metal gate patterning for nanosheet devices
US10461171B2 (en) * 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks
US10153209B1 (en) 2018-02-05 2018-12-11 Globalfoundries Inc. Insulating gate separation structure and methods of making same
KR102553778B1 (ko) 2018-05-23 2023-07-10 삼성전자주식회사 반도체 소자
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US11276691B2 (en) * 2018-09-18 2022-03-15 Intel Corporation Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths

Also Published As

Publication number Publication date
US20200381432A1 (en) 2020-12-03
US11664379B2 (en) 2023-05-30
US20210272957A1 (en) 2021-09-02
CN112018169A (zh) 2020-12-01
US11043495B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
KR20200137256A (ko) 집적 회로 반도체 소자 및 그 제조 방법
KR102012508B1 (ko) 밸런싱된 기록 포트를 가지는 sram 셀
US10431583B2 (en) Semiconductor device including transistors with adjusted threshold voltages
US20220115378A1 (en) Vertical memory device
US10811426B2 (en) NVM memory HKMG integration technology
KR102202753B1 (ko) 반도체 장치 및 그 제조 방법
KR20210000529A (ko) 집적 회로 반도체 소자
KR102402761B1 (ko) 반도체 장치 및 이의 제조 방법
KR102486477B1 (ko) 반도체 장치 및 이의 제조 방법
EP3340300A1 (en) A bit cell for a static random access memory
CN104299986A (zh) 半导体器件及其制造方法
US20190326284A1 (en) Semiconductor device including transistors with adjusted threshold voltages
US10804198B2 (en) Semiconductor devices having nonlinear bitline structures
KR20160079598A (ko) 반도체 장치 및 그 제조 방법
US11532624B2 (en) Semiconductor device
CN105990446B (zh) 半导体器件
KR20160067618A (ko) 트랜지스터들을 포함하는 반도체 소자
KR20140094335A (ko) 반도체 장치 및 그 제조 방법
JP2022027712A (ja) フィッシュボーン構造を有する半導体デバイス及びその形成方法
KR20140126625A (ko) 반도체 장치 및 그 제조 방법
KR20170009672A (ko) 반도체 장치 및 그 제조 방법
US11930629B2 (en) Semiconductor memory device including multiple conductive line layers
KR20190034822A (ko) 반도체 장치
US20230276619A1 (en) Semiconductor devices having cell array and peripheral regions therein
US11581321B2 (en) SRAM structures with improved write word line placement

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal