CN103887304A - 用于单片数据转换接口保护的装置及其形成方法 - Google Patents
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Abstract
提供了用于单片数据转换接口保护的设备和方法。在具体实施方式中，保护装置包括用于在信号节点和电源高节点之间提供保护的第一硅控整流器(SCR)和第一二极管，用于在信号节点和电源低节点之间提供保护的第二SCR和第二二极管，以及用于在电源高节点和电源低节点之间提供保护的第三SCR和第三二极管。SCR和二极管结构集成在公共电路布局中，由此在结构间共用某些阱和有源区域。按照这样的方式配置保护装置使得能够利用单个单元实现原位的输入/输出接口保护。保护装置适合于亚3V操作下的单片数据转换接口保护。
Description
技术领域
本发明的实施例涉及电子系统，更具体地说，涉及每秒数千兆比特通信接口应用中的单片静电释放(ESD)保护装置。
背景技术
电子电路可能暴露至瞬间电事件，或者暴露至具有相对短持续时间、相对较快的改变电压和高功率的电信号。例如，瞬间电事件可包括静电释放(ESD)事件。
瞬间电事件可能由于相对于较小面积的IC的过压情况和/或高程度的功耗而损坏电子系统内的集成电路（IC）。高功耗可增大电路温度，并导致大量问题，例如薄的栅氧击穿、浅结损坏、窄金属损坏和/或表面电荷累计。
而且，用于每秒数千兆比特通信的相对大规模的片上系统(SoC)可在集成电路上集成分布式多级数据转换功能。这种系统可使用诸如结合了大数字信号处理单元和采用范围介于例如大约0.9V至大约3V之间的电源电压的高速模拟电路的互补金属氧化物半导体(CMOS)技术之类的工艺技术。由于在不损害信号整体性的情况下针对电过应力实现非传统的分布式片上保护的复杂性，大规模功能性SoC在制造期间特别容易失效。诸如组件充电模式(charged-device-model，CDM)ESD应力条件之类的过应力可能导致这样的损坏，从而影响可靠系统实现的产率和生存力。
需要提供一种改进的保护装置，包括适合相对大规模片上系统(SoC)应用的保护装置。
发明内容
在一个实施例中，提供了一种设备。设备包括：衬底，衬底中的第一掺杂类型的第一半导体区域，衬底中的第二掺杂类型的第二半导体区域，衬底中的第一掺杂类型的第三半导体区域以及衬底中的第二掺杂类型的第四半导体区域。第二半导体区域布置在第一和第三半导体区域之间，第三半导体区域布置在第二和第四半导体区域之间。设备还包括第一半导体区域中的第二类型的第一扩散区域，与第一半导体区域邻接的第一栅极区域，第二半导体区域中的第一类型的第二扩散区域，第二半导体区域中的第一类型的第三扩散区域，第三半导体区域中的第二类型的第四扩散区域，第四半导体区域中的第一类型的第五扩散区域，以及与第四半导体区域邻接的第二栅极区域。第二扩散区域、第二半导体区域、第一半导体区域和第一扩散区域被配置成操作作为第一硅控整流器(SCR)。此外，第三扩散区域、第二半导体区域、第三半导体区域和第四扩散区域被配置成操作作为第二SCR。而且，第五扩散区域、第四半导体区域、第三半导体区域和第四扩散区域被配置成操作作为第三SCR。
在另一实施例中，提供了一种制造保护装置的方法。所述方法包括：形成衬底中的第一掺杂类型的第一半导体区域；形成衬底中的第二掺杂类型的第二半导体区域；形成衬底中的第一掺杂类型的第三半导体区域；以及形成衬底中的第二掺杂类型的第四半导体区域。第二半导体区域位于第一和第三半导体区域之间，而且第三半导体区域位于第二和第四半导体区域之间。所述方法还包括形成第一半导体区域中的第二类型的第一扩散区域，形成与第一半导体区域邻接的第一栅极区域，形成第二半导体区域中的第一类型的第二扩散区域，形成第二半导体区域中的第一类型的第三扩散区域，形成第三半导体区域中的第二类型的第四扩散区域，形成第四半导体区域中的第一类型的第五扩散区域，以及形成与第四半导体区域邻接的第二栅极区域。
附图说明
图1是包括接口的集成电路的一个实施例的示意框图。
图2A是根据一个实施例的垂直分割的保护装置的俯视图。
图2B是沿线2B-2B截取的图2A的保护装置的截面图，其被注释成图示终端连接的一个实施方式。
图2C是沿线2B-2B截取的图2A的保护装置的注释截面图。
图3是图2A-2C的保护装置的电路图。
图4是根据另一实施例的保护装置的截面图。
图5A-5C是针对根据一个实施例的保护装置的各种应力条件的电流和电压与时间对照图的示例。
图6是根据一个实施例的保护装置的电容与电压的对照图的一个示例。
图7是根据一个实施例的保护装置的传输线脉冲电流与电压数据的对照图的一个示例。
图8A是根据另一实施例的保护装置的截面图。
图8B是根据另一实施例的保护装置的截面图。
图9A是根据另一实施例的保护装置的截面图。
图9B是根据另一实施例的保护装置的截面图。
图10A是根据另一实施例的保护装置的截面图。
图10B是根据另一实施例的保护装置的截面图。
图11A是根据另一实施例的保护装置的截面图。
图11B是根据另一实施例的保护装置的截面图。
具体实施方式
以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。
本文使用的诸如“上”、“下”、“上方”等之类的术语指的是附图所示定位的器件，并且应该进行相应的解释。还应该理解的是，由于半导体器件（例如晶体管）内的区域是通过利用不同杂质对半导体材料的不同部分进行掺杂或使杂质的浓度不同来进行定义的，所以不同区域之间的具体物理边界可能不会实际存在于完成的器件中，相反，区域可能从一个转换成另一个。附图所示的一些边界具有这样的类型，并且仅仅为了方便读者而被图示为突变结构。在下述实施例中，p型区域可包括p型半导体材料，例如硼，作为掺杂物。而且，n型区域可包括n型半导体材料，例如磷，作为掺杂物。技术人员将构想出上述区域中的掺杂物的各种浓度。而且，栅极电介质可包括绝缘体，例如高k电介质。而且，栅极可包括具有可变功函数的导电区与，例如可变功函数金属或多晶硅。技术人员将理解的是，各种掺杂物浓度、导电材料和绝缘材料可用于下面描述的区域。
用于高速接口的单片静电释放(ESD)保护装置的概览
为了有助于确保电子系统是可靠的，制造商可以在各种组织(例如，电子器件工程联合委员会(JEDEC)、国际电工委员会(IEC)、汽车工程协会(AEC)以及国际标准化组织(ISO))设置的标准所描述的明确的应力条件下测试电子系统。标准可覆盖前面讨论的宽范围的瞬间电事件，包括静电释放(ESD)事件。
通过向IC的特定节点（例如，IC的引脚或焊盘）提供保护装置而提高了电子电路可靠性。保护装置通过在瞬态信号的电压达到触发电压时从高阻状态转化至低阻状态来将节点处的电压电平保持在预定安全范围内。据此，保护装置可分流与瞬态信号相关的电流的至少一部分，以防止瞬态信号的电压达到可导致IC损坏的最常见原因之一的正或负失效电压。
具体保护方案可使用分开的保护装置保护信号节点，例如输入和/或输出信号引脚、以及IC的上端电源和下端电源。例如，可以在信号节点和上端电源之间、信号节点和下端电源之间、以及上端电源和下端电源之间布置具有分开的物理布局的分开的保护结构。
在此提供了单片ESD保护装置及其形成方法。在具体实施方式中，保护装置包括用于在信号节点和电源高节点之间提供保护的第一硅控整流器(SCR)和第一二极管，用于在信号节点和电源低节点之间提供保护的第二SCR和第二二极管，以及电源高节点和电源低节点之间提供保护的第三SCR和第三二极管。SCR和二极管结构可被集成在公共电路布局中，由此在结构之间共用具体阱和有源区域。按照这样的方式配置保护装置可相对于在分开的布局中提供各个节点之间的保护结构的配置减小保护电路的面积。在一个实施例中，保护装置利用单个单元提供了原位的输入/输出接口保护。
在此描述的保护装置可用于通过消除在上端电源和下端电源之间提供分开的保护结构的必要来改进设计复杂度。保护装置可有助于为利用各种工艺（例如，包括亚-28-nm高-k金属-栅极CMOS工艺）制造的IC提供集成保护方案。
在具体实施方式中，保护装置被集成为电路接口的一部分并与输入/输出(IO)电路组件合成，作为分布式晶圆级封装和原位ESD保护。这样的保护装置可被用于例如片上系统(SoC)每秒数千兆比特模数和/或数模转换器。例如，此处的指教可实现与高数据速率转换器相关的接口节点的保护。比如，在一个实施方式中，保护装置可为在高达大约10GHz下工作的时钟信号节点提供保护和/或为在大约2GHz和大约5GHz之间工作的模数转换器输入提供保护。
在具体配置中，保护装置可为具有小于或者等于大约3V（比如，0.9V）的电压域提供保护。保护装置可具有相对恒定的输入/输出(IO)电容。例如，在一个实施方式中，保护装置具有介于大约340fF(femtofarad)至大约360fF的范围内的IO电容，由此降低了与电容失配和/或寄生电容负载相关的信号变形的影响。此外，在具体实施方式中，通过降低器件宽度，电容的值可按比例地减小至大约50fF，从而实现适合于在具有更低电容规格和更小应力电流处理能力的具体模数转换器(ADC)应用中使用的值。在具体配置中，保护装置可具有相对低的持续泄漏，例如125摄氏度(C)下的小于大约10纳安(nA)的泄漏。保护装置还可具有相对快的激活，例如小于大约100皮秒(ps)的导通或激活时间。保护装置可包括嵌入保护装置的集成布局中的互补保护结构以提供针对不同ESD应力模式的片上保护。
图1是集成电路30的一个实施例示意框图。集成电路（IC）30包括第一保护电路1a、第一信号节点2a(IO-1)、第一电源低节点3a(VSS1)、第一电源高节点4a(VDD1)、第二电源高节点4b(VDD2)、衬底电源节点5(VSUB)、接收器6、电阻器8和二极管9。
在具体实施方式中，信号节点2a、第一电源低节点3a、第一电源高节点4a、和/或衬底电源节点5可对应于集成电路(IC)的键合焊盘。然而，其它配置是可行的，例如其中IC使用凸点来提供IC外部的电连接的实施方式。例如，此处的指教可应用至球阵列封装(BGA)芯片级封装(CSP)配置。其它的接触形式也是可行的，例如引脚和引线。
在一个实施例中，可利用优化成使得电容最小的金属叠层来制造节点。比如，IO信号节点可以是上连至器件级的第六金属互连层(金属层6，未示出)的通孔/塞体，而可以在上至第三金属互连层(金属层3，未示出)的器件级处定义第一电源低节点3a和第一电源高节点4a，从而在信号和电源基准之间保持金属互连层的三个层次。根据器件金属化定义，针对大约最佳电流处理能力和低电容的以阱为特征的通孔/塞体/金属叠层可随后用于连接至顶层金属互连层，由此不同信号可通过利用重分布层(RDL)而重新分布。在具体实施方式中，RDL可对应于被添加用于利用相对小的寄生合作将不同系统信号连接至凸点的最上层金属层。
集成电路30例示了集成电路的一个示例，其可包括一个或多个在此描述的保护装置。然而，保护装置可被用于其它集成电路配置，例如，包括使用更多或更少保护装置、信号节点和/或电源高或电源低节点的集成电路的实施方式。
图示的集成电路30包括多个电源高节点。如图1所示，第一电源高节点4a被借助于二极管9电连接至第二电源高节点4b。提供多个电源高节点可用来改进不同电源域之间的噪声隔离和/或用来允许电源域以不同电势电压工作。此外，按照这样的方式耦接电源高节点还可以有助于在ESD事件期间提供多个释放路径。虽然图1例示了集成电路30包括一个电源低节点3a，但是集成电路30可包括附加的电源低节点。因此，此处的指教可应用至包括一个或多个高电源和/或一个或多个低电源的IC。
在一个实施例中，第一电源高节点4a和第一电源低节点3a之间的电压差小于或等于大约0.9V。然而，其它配置是可行的。
第一保护电路1a可被用于向接收器6和/或集成电路30的其它电路提供瞬间电事件保护。例如，第一保护电路1a可进行保护以防止第一信号节点2a和第一电源低节点3a之间、第一信号节点2a和第一电源高节点4a之间和/或第一电源低节点3a和第一电源高节点4a之间接收到的ESD事件。
信号节点2可对应于很宽范围的发信号节点，例如输入或接收节点、时钟信号节点、输出或传输节点和/或输入/输出或双向节点。
第一保护电路1a包括并行地电连接在第一电源高节点4a和信号节点2a之间的第一SCR11和第一二极管21。第一保护电路1a还包括并行地电连接在信号节点2a和第一电源低节点3b之间的第二SCR12和第二二极管22。第一保护电路1a还包括并行地电连接在第一电源高节点4a和第一电源低节点3a之间的第三SCR13和第三二极管23。第一保护电路1a还包括电连接在衬底电源节点5和第一电源高节点4a之间的第四二极管24。
第一二极管21可进行保护以防止使得信号节点2a的电压相对于第一电源高节点4a的电压增大的ESD事件，第一SCR11可进行保护以防止使得信号节点2a的电压相对于第一电源高节点4a的电压降低的ESD事件。此外，第二二极管22可进行保护以防止使得信号节点2a的电压相对于第一电源低节点3a的电压降低的ESD事件ESD事件，第二SCR12可进行保护以防止使得信号节点2a的电压相对于第一电源低节点3a的电压增大的ESD事件。此外，第三二极管23可进行保护以防止第一电源高节点4a的电压相对于第一电源低节点3a的电压降低的ESD事件，第三SCR13可进行保护以防止第一电源高节点4a的电压相对于第一电源低节点3a的电压上升的ESD事件。如下面还将详细描述的那样，各种SCR和二极管结构可共用阱、扩散区域和/或其它结构以便相对于其中利用在分开的电路布局中实现的保护结构的配置减小保护电路的面积。
在图示的配置中，第一保护电路1a还包括第四二极管24，其可与第三二极管23并行电连接。按照这样的方式配置第一保护电路1a可增大保护装置对在第一电源高节点4a和第一电源低节点3a之间接收的ESD事件的电流处理能力。第四二极管24还可有助于对具体保护阱或环结构提供保护。然而，其它配置是可行的。
在具体配置中，用于偏置衬底的电压可被耦接至一个或多个集成电路的电源域。例如，在图1所示的配置中，电阻器8已经被电连接在衬底电源节点5和第一电源低节点3a之间。然而，其它配置是可行的，例如其中以其它方式连接衬底电源节点5的实施方式、或其中省略衬底电源节点5而是利用第一电源低节点3a来偏置衬底的实施方式。
下面将描述可被用于实现第一保护电路1a的保护装置的各种实施例。虽然已经在图1的集成电路30的环境中描述了保护装置，但是保护装置可用于集成电路的其它配置。
图2A是根据一个实施例的保护装置40的俯视图。图2B是沿线2B-2B截取的图2A保护装置40的截面图。图2C是沿线2B2B截取的图2A的保护装置40的注释截面图。
保护装置40包括p-阱42、第一n-阱43a、第二n-阱43b、第一至第六p-类型扩散或P+区域44a-44f、第一至第四n-类型扩散或N+区域45a-45d、第一至第三n-类型金属(NMET)栅极区域46a-46c、第一和第二p-类型金属(PMET)栅极区域47a，47b、氧化物区域48以及第一至第三抗保护氧化物(RPO)区域41a-41c。出于清晰的原因，氧化物区域48、NMET栅极区域46a-46c、PMET栅极区域47a，47b和RPO区域41a-41c已经从图2A的俯视图中省略。在p-类型衬底49中制造图示的保护装置40。然而，此处的指教可应用至其它类型的衬底。例如，此处的指教可应用至其中图示的有源和阱区域下极性采用相反的掺杂类型的使用n-类型衬底的配置。
如图2A所示，p-阱42被布置在p-类型衬底49中，而且第一和第二n-阱43a，43b被配置成邻接p-阱42中的岛。此外，第一P+区域44a和第一N+区域45a被布置在p-阱42的第一或左边区域中，其中第一N+区域45a处于第一P+区域44a和第一n-阱43a之间。而且，第三N+区域45c被布置在p-阱42的第二或中央区域中。此外，第五P+区域44e被布置在p-阱42的第三或右边区域中。第二P+区域44b、第二N+区域45b和第三P+区域44c被布置在第一n-阱43a中。第二P+区域44b布置在第二N+区域45b和p-阱42的左边区域之间。此外，第二N+区域45b布置在第二和第三P+区域44b，44c之间。而且，第三P+区域44c布置在第二N+区域45b和p-阱42的中间区域之间。此外，第四P+区域44d和第四N+区域45d被布置在第二n-阱43b中，其中第四P+区域44d处于第四N+区域45d和p-阱42的中间区域之间。第六P+区域44f已经被配置成环绕第一和第二n-阱43a，43b、第一至第四N+区域45a-45d和第一至第五P+区域44a-44e的环。
第一NMET栅极区域46a被布置在p-阱42的左边区域上方，而且在第一P+区域44a和第一N+区域45a之间延伸。此外，第一PMET栅极区域47a被布置在第一n-阱43a和p-阱42的左边区域之间的边界上方，而且从第二P+区域44b向第一N+区域45a延伸。而且，第二NMET栅极区域46b被布置在第一n-阱43a和p-阱42的中间区域之间的边界上方，并且从第三N+区域45c向第三P+区域44c延伸。此外，第三NMET栅极区域46c被布置在第二n-阱43b和p-阱42的中间区域之间的边界上方，而且从第三N+区域45c向第四P+区域44d延伸。而且，第二PMET栅极区域47b被布置在第二n-阱43b上方，而且在第四P+区域44d和第四N+区域45d之间延伸。
在具体工艺中，例如高-k金属栅极CMOS工艺，金属可被用于实现n-类型金属氧化物半导体(NMOS)和p-类型金属氧化物半导体(PMOS)晶体管的栅极。此外，PMOS晶体管的栅极金属和NMOS晶体管的栅极金属的组成和/或处理可被分别配置成实现与NMOS和PMOS晶体管的适当阈值电压相对应的功函数。就此处的使用而言，PMET栅极区域可对应于与工艺的PMOS晶体管相关的栅极金属结构，NMET栅极区域可对应于与工艺的NMOS晶体管相关的栅极金属结构。
在图示的配置中，保护装置40包括利用具有不同功函数的金属实现的栅极。然而，其它配置是可行的，例如其中由诸如多晶硅之类的不同于金属的材料制作出栅极的实施方式。在具体实施方式中，栅极区域包括诸如二氧化硅或高-k电介质之类的导电结构和电介质结构，例如，介于10埃至50埃的范围内。
图示的保护装置40包括氧化物区域48。氧化物或隔离区域48的形成可包括：在p-类型衬底49中刻蚀沟槽，利用诸如二氧化硅(SiO2)之类的电介质填充沟槽，以及利用任何适当方法（例如化学机械平坦化）去除多余电介质。在具体实施方式中，氧化物区域48可以是布置在具体有源区域之间的浅沟槽区域。
如图2A所示，具体阱、有源区域和栅极区域在第一或垂直方向延伸。按照这样的方式配置装置可有助于控制保护装置40的激活期间电流在第二或水平方向上的流动。
在具体配置中，可利用连接在一起以操作作为保护装置的多个次级单元段或构件块来实现保护装置40。例如，在图2A-2C的配置中，在垂直方向上复制的三个次级单元段实现了保护装置40，这三个次级单元段可利用互连层和触点彼此连接而且可以是可配置的通孔金属（仅掩模改变）。在一些配置中，次级单元还可以被布置成在水平方向上彼此相接，以有助于其中水平定向的单元与IC裸片宽长比更好地对齐的实施方式中的金属连接。
利用次级单元实现保护装置可有助于通过提供相对于单个单元配置具有改进的制造工艺控制的结构来提供改进的性能。例如，利用多个次级单元可降低保护装置中与精细处理特征或制造限制内的未对准相关的部分之间的变化。这种变化可影响持续泄漏、电流处理能力和/或击穿特征。利用多个次级单元可相对于采用单个次级单元的配置减小变化，这可具有具体工艺中的相对大量的制造变化。虽然保护装置40已经被图示为包括三个次级单元，但是保护装置40可包括更多或更少的次级单元。
如图2A所示，第六P+区域44f可被实现为与每个次级单元相关的围绕N+区域、P+区域和栅极区域的环。第六P+区域44f可操作作为保护环以减少电荷从保护装置40向衬底的注入。
在图示的配置中，第一RPO区域41a被布置在第一PMET栅极区域47a的一部分上方以及第一PMET栅极区域47a和第一N+区域45a之间的p-阱42的左边区域的表面的上方。此外，第二RPO区域41b被布置在第二NMET栅极区域46b的一部分上方以及第二NMET栅极区域46b和第三P+区域44c之间的第一n-阱43a的表面上方。而且，第三RPO区域41c被布置在第三NMET栅极区域46c的一部分上方以及第三NMET栅极区域46c和第四P+区域44d之间的的第二n-阱43b的一部分上方。然而，RPO区域的其它配置和/或其中RPO的全部或部分被省略的实施方式是可行的。
RPO区域41a-41c可被用于在处理期间防止硅化物层在保护装置40的表面上的局部形成。硅化物层可具有相对低的电阻，因此可在ESD事件期间具有高电流密度。在具体示例中，阻止硅化物形成可进一步改进高应力电流处理能力，这是因为经过硅化物层和/或接近半导体表面的高电流可导致器件损坏，例如与硅化物形成的焦耳加热和低融化点相关的硅化物融化。由此，利用RPO区域41a-41c来防止形成硅化物层(同时在其它接触区域上形成硅化物)，可通过与没有RPO区域相比相对地增大流经保护装置的更深半导体区域（例如保护装置的阱和扩散区域）的电流量，来增大保护装置在过应力期间的稳健性。
当省略RPO区域时，MOS-形成包括由加速应力期间的导通速度取代的更高的持续泄漏电流。
在图示的配置中，在PMET栅极区域47a的边缘和第一N+区域45a的边缘之间提供间隔。然而，其它配置是可行的。例如，PMET栅极区域47a可延伸以消除间隔，由此使得PMET栅极区域47a和第一N+区域45a毗邻。使得这两个区域毗邻可加速高电流应力期间器件的导通，但是可允许更高的MOS导致的持续泄漏。
在此处具体实施方式中，p-阱42的左边区域可被称为保护装置40的第一半导体区域，第一n-阱43a可被称为保护装置40的第二半导体区域，p-阱42的中间区域可被称为保护装置40的第三半导体区域，第二n-阱43b可被称为保护装置40的第四半导体区域，p-阱42的右边区域可被称为保护装置40的第五半导体区域。虽然保护装置40例示了其中第一至第五半导体区域被实现为阱的配置，但是其它配置是可行的。例如，在以下参考参考图10A-11B描述各种实施例中，一个或多个阱被省略而由本征区域取代。
虽然图2A例示了保护装置40的一个可能的顶部示图或俯视图，其它配置是可行的，例如包括更多或更少次级单元的配置和/或包括阱、栅极和/或扩散区域的不同布置的配置。例如，在一个实施例中，利用多个p-阱实现p-阱42的左边、中间和右边区域。
参考图2B-2C，保护装置40的截面图已经被注释为示意性地解释保护装置40与信号节点2、电源高节点VDD、电源低节点VSS和衬底电源节点VSUB之间的各种电连接。已经在图2B-2C中示意性地描述了节点与器件的有源区域和栅极区域之间的电连接的一个实施方式。可例如利用触点和金属层（例如与金属化或后端处理相关的那些）进行图示的电连接。
在图示的配置中，第一NMET栅极区域46a和第二PMET栅极区域47b电悬浮。在该配置中第一NMET栅极区域46a和第二PMET栅极区域47b不操作作为金属氧化物半导体(MOS)晶体管的栅极，这是因为不同掺杂极性的区域处于栅极区域的相反侧。然而，第一NMET栅极区域46a和第二PMET栅极区域47b已经被有利地用于操作作为注入阻挡区域以允许瞬间应力期间的更均匀的电流传导和更快的响应。
第二和第三NMET栅极区域46b，46c和第一PMET栅极区域47a可与MOS晶体管结构相关，如以下将参考图3更详细地描述的那样。
衬底电源节点VSUB已经被电连接至第六P+区域44f，其在具体实施方式中可沿着保护装置40的外周布置以操作作为保护环。连接衬底电源节点VSUB至第六P+区域44f可降低保护装置集成在芯片上时的载流子注入和/或锁定风险。在一个实施例中，第六P+区域44f是对电源低节点（例如，控制衬底电源节点VSUB的电压的VSS）的Kelvin连接。例如，第六P+区域44f可被连接成使得第六P+区域44f和衬底电源节点VSUB之间的电阻大于p-类型衬底49和电源低节点VSS之间的电阻。虽然保护装置40被图示为包括衬底电源节点VSUB和电源低节点VSS，其它配置是可行的，例如包括其中省略了衬底电源VSUB而是将第六P+区域44f电连接至电源低节点VSS的实施方式。
图2C的保护装置40已经被注释为示出了从图示的结构形成的具体等效电路装置，例如第一NPN双极型晶体管51、第二NPN双极型晶体管52、第三NPN双极型晶体管53、第一电阻器81、第二电阻器82、第三电阻器83、第四电阻器84、第一PNP双极型晶体管61、第二PNP双极型晶体管62、第三PNP双极型晶体管63、第一二极管71、第二二极管72、第三二极管73和第四二极管74。处于简洁的目的，将在下文中参考图3描述的具体电路装置已经从图2C中省略，例如具体的MOS晶体管结构。图2C的保护装置40也已经被图示为包括电阻器80，其可以是在具体实施方式中提供的一个清晰电阻器，以提供第二N+区域45b和电源高节点VDD之间的附加电阻。
可以以任何适当方式实现电阻器80，例如通过使用几何结构被选择以实现期望电阻的电阻性材料。在一个实施例中，电阻器80的电阻被选择成介于大约100Ω至大约10kΩ的范围内。在具体实施方式中，可利用集成在器件形成足迹中的n-类型和/或p-类型多晶电阻器结构来实现电阻器80。
第一NPN双极型晶体管51包括与第一N+区域45a相关的发射极、与p-阱42的左边区域相关的基极以及与第一n-阱43a相关的集电极。第二NPN双极型晶体管52包括与第三N+区域45c相关的发射极、与p-阱42的中间区域相关的基极以及与第一n-阱43a相关的集电极。第三NPN双极型晶体管53包括与第三N+区域45c相关的发射极、与p-阱42的中间区域相关的基极以及与第二n-阱43b相关的集电极。第一PNP双极型晶体管61包括与第二P+区域44b相关的发射极、与第一n-阱43a相关的基极和与p-阱42的左边区域相关的集电极。第二PNP双极型晶体管62包括与第三P+区域44c相关的发射极、与第一n-阱43a相关的基极和与p-阱42的中间区域相关的集电极。第三PNP双极型晶体管63包括与第四P+区域44d相关的发射极、与第二n-阱43b相关的基极和与p-阱42的中间区域相关的集电极。
第一二极管71包括与第一N+区域45a相关的阴极与第一P+区域44a和p-阱42的左边区域相关的阳极。第二二极管72包括与第四P+区域44d相关的阳极以及与第四N+区域45d和第二n-阱43b相关的阴极。第三二极管73包括与第五P+区域44e和p-阱42的右边区域相关的阳极以及与第二n-阱43b和第四N+区域45d相关的阴极。
第一和第二二极管71，72包括二极管的p-n结接口上方的金属栅极结构。例如，在图示的配置中，第一NMET栅极区域46a的边缘位于第一N+区域45a和p-阱42的左边区域之间的边界的上方，第二PMET栅极区域47b的边缘位于第四P+区域44d和第二n-阱43b之间的边界的上方。
这样的二极管在此可被称为“栅控二极管”，其可提供相对于某些传统二极管结构的改进的导电性。例如，在ESD事件期间，正向二极管导通可相对于传统二极管结构更靠近栅控二极管的表面。此外，栅控二极管的阳极和阴极区域可被形成为彼此更靠近，从而减小二极管的电阻并最小化二极管的正向恢复。利用一个或多个栅控二极管可导致应力条件期间的更低的电压过激。
第一电阻器81与第一P+区域44a和第二和第三NPN双极型晶体管52，53的基极之间的p-阱42和衬底49的电阻相关。第二电阻器82与第二N+区域45b和第一和第二PNP双极型晶体管61，62的基极之间的第一n-阱43a的电阻相关。第三电阻器83与第二PNP双极型晶体管62的基极和第二NPN双极型晶体管52的集电极之间的第一n-阱43a的电阻相关。第四电阻器84与第五P+区域44e和第二和第三NPN双极型晶体管52，53的基极之间的p-阱42和衬底49的电阻相关。
图3是图2A-2C的保护装置40的电路图100。电路图100包括NPN双极型晶体管51-53、PNP双极型晶体管61-63、二极管71-74和电阻器s80-84，之前可能已经对它们进行了描述。电路图100例示了组件与信号节点2、电源高VDD、电源低VSS和衬底电源节点VSUB之间的各种连接。
电路图100例示了图1的第一保护电路1a的一个实施方式。例如，第一NPN双极型晶体管51和第一PNP双极型晶体管61可操作作为第一SCR11，第二NPN双极型晶体管52和第二PNP双极型晶体管62可操作作为第二SCR12，第三NPN双极型晶体管53和第三PNP双极型晶体管63可操作作为第三SCR13。而且，图3的第一至第四二极管71-74可分别操作作为图1的第一至第四二极管21-24。图1的附加结构（例如电阻器8）已经在图3中图示。
电路图100还包括第一和第二NMOS晶体管91，94、第一和第二PMOS晶体管92，93和第一和第二持续电路传导阻挡区域95，96。
参考图2C和3，第一NMOS晶体管91可具有与第一N+区域45a相关的源极、与第一n-阱43a相关的漏极、与第一PMET栅极区域47a相关的栅极以及与p-阱42的左边区域相关的体区。如图2C所示，在第一N+区域45a与第一PMET栅极区域47a的边缘之间布置了隔离或间隔。间隔可操作来提供第一NMOS晶体管91的源极与信号节点2之间的第一持续电路传导阻挡区域95。在ESD事件期间，位移电流可流经第一持续电路传导阻挡区域95和第一NMOS晶体管91，从而减小器件的导通电阻。提供隔离可进一步操作来相对于其中第一N+区域45a与PMET栅极区域47a的边缘毗邻的配置减小第一NMOS晶体管91的静态泄漏电流。此外，已经利用包括PMET的栅极实现了第一NMOS晶体管91，其被操作来相对于采用NMET的配置增大第一NMOS晶体管的阈值电压并减小泄漏电流。
第二NMOS晶体管94包括与第三N+区域45c相关的源极、与第二n-阱43b相关的漏极、与第三NMET栅极区域46c相关的栅极、以及与p-阱42的中间区域相关的体区。第二NMOS晶体管94可改进对在电源高节点VDD和电源低节点VSS之间接收的ESD事件的保护。
第一PMOS晶体管92包括与第四P+区域44d相关的源极、与p-阱42的中间区域相关的漏极、与第三NMET栅极区域46c相关的栅极、以及与第二n-阱43b相关的体区。如图2C所示，已经在第四P+区域44d和第三NMET栅极区域46c的边缘之间提供了隔离。间隔可操作来提供第一PMOS晶体管92的源极和信号节点2之间的第二持续电路传导阻挡区域96。提供间隔可操作来相对于其中第四P+区域44d与第三NMET栅极区域46c的边缘毗邻的配置减小第一PMOS晶体管92的静态泄漏电流。第一PMOS晶体管92可改进保护对信号节点2和电源低节点VSS之间接收的ESD事件的保护。
第二PMOS晶体管93包括与第二P+区域44b相关的源极、与p-阱42的左边区域相关的漏极、与第一PMET栅极区域47a相关的栅极、以及与第一n-阱43a相关的体区。第二PMOS晶体管93可相对于第一电源低节点VSS改进对使得电源高节点VDD的电压减小的ESD事件的保护。
图4是根据另一实施例的保护装置110的截面图。保护装置110包括n-阱103a、第一至第三p-阱102a-102c、深n-阱108、第一至第三RPO区域101a-101c、第一至第五P+区域104a-104e、第一至第六N+区域105a-105f、第一和第二NMET栅极区域106a，106b、第一至第三PMET栅极区域107a-107c、以及氧化物区域48。在p-类型衬底49中制造保护装置110。
图4的保护装置110类似于图2A-2C的保护装置40，除了阱和扩散区域的掺杂已经反过来以提供具有互补极性的保护装置并且将不同器件区域与衬底隔离开。例如，图4的n-阱103a可对应于图2A-2C的p-阱42，但是极性是反的，而且图4的第一和第二p-阱102a，102b可分别对应于图2A-2C的第一和第二n-阱43a，43b，但是极性是反的。类似地，图4的第一至第六N+区域105a-105f可分别对应于图2A-2C的第一至第六P+区域44a-44f，但是极性是反的。类似地，图4的第一至第四P+区域104a-104d可分别对应于图2A-2C的第一至第四N+区域45a-45d，但是极性是反的。而且，图4的第一和第二NMET栅极区域106a，106b可分别对应于图2A-2C的第一和第二PMET栅极区域47a，47b，但是极性是反的。此外，图4的第一至第三PMET栅极区域107a-107c可分别对应于图2A-2C的第一至第三NMET栅极区域46a-46c，但是极性是反的。而且，图4的第一至第三RPO区域101a-101c可分别对应于图2A-2C的第一至第三RPO区域41a-41c。
相对于图2A-2C的保护装置40，图4的保护装置110还包括第五P+区域104e、第三p-阱102c和深n-阱108。第五P+区域104e和第三p-阱102c可被配置成围绕保护装置110的外周，而且可操作作为保护环以降低对p-类型衬底49的载流子注入从而提高锁定稳健性。深n-阱108已经被布置在n-阱103a和第一和第二p-阱102a，102b下方，并可被用于电隔离第一和第二p-阱102a，102b与p-类型衬底49。
为了保持适当的结偏置，图4的保护装置110与电源高低节点VDD，VSS之间的电连接已经相对于图2A-2C的配置反过来了。
保护装置110的其它细节可与前面描述的类似。
图5A-5C是针对根据一个实施例的保护装置的各种应力条件的电流和电压与时间对照图的示例。数据对应于用于图2A-2C的保护装置40的一个实施方式的传输线脉冲(TLP)数据。虽然已经示出了数据的一个示例，其它数据是可行的，例如与特定布局实施方式和/或用于制造保护装置的工艺相关的数据。
图5A对应于具有大约a300ps的上升时间和大约5ns的脉冲宽度的1安培极快传输线(vftlp)应力条件的IO对VSS瞬态响应示图。图5A包括电压波形191a和电流波形191b。如图5A所示，图示的配置具有小于大约65ps的介于大约4.5V和6V之间的过激电压。
图5B对应于针对与上述参考图5A类似的应力条件的VDD对IO瞬态响应示图。示图包括电压波形192a和电流波形192b。图示的配置具有小于大约65ps的介于大约4.5V和7V之间的过激电压。
图5C对应于针对与上述参考图5A类似的应力条件的VDD对VSS瞬态响应示图。示图包括电压波形192a和电流波形192b。图示的配置具有小于大约65ps的介于大约4.5V和7V之间的过激电压。
图6是根据一个实施例的保护装置的电容与电压的对照图164的一个示例。数据对应于图2A-2C的保护装置40的一个实施方式的电容数据，其中具有6个分段/每个5-m宽（总宽30m）。
示图164针对高电源电压和低电源电压之间的电压差的各种量。如图6所示，电容可介于340fF至大约360fF的量的范围内，包括金属化。可通过经由金属变化断开器件分段来进一步减小相对少量的寄生电容。相对少量的寄生电容可产生对信号节点传递或接收的信号变形的影响相对较小的保护装置。
虽然已经示出了电容数据的一个示例，但是电容数据随着各种因素而变化。例如，电容量可部分地取决于用于实现保护装置的次级单元的尺寸和数量(参见图2A的俯视图)。例如，在一个实施例中，次级单元的宽度可介于大约10m至大约40m的范围内，而且每个次级单元的高度可介于大约4m至大约8m的范围内，信号节点的总体电容可介于大约70fF至大约400fF的范围内。然而，其它配置是可行的。
图7是根据一个实施例的保护装置的传输线脉冲电流与电压数据的对照图的一个示例。数据可对应于图2A-2C的保护装置40的一个实施方式的TLP数据。然而，其它结果也是可行的。
示图包括针对IO至VDD的正偏的二极管的第一曲线195a以及类似SCR的结构响应于IO至VSS应力的第二曲线195b。第一和第二曲线195a，195b对应于与具有大约a600ps的上升时间和大约a100ns的宽度的TLP脉冲相关的测量结果。如图7所示，保护装置可具有介于大约1A至大约1.5的范围内的TLP电流处理能力以及IO至VSS应力条件下大约2V的触发电压。
图8A是根据另一实施例的保护装置200的截面图。保护装置200包括n-阱103a、第一至第三p-阱102a-102c、深n-阱108、第一和第二RPO区域201a、201b、第一至第五P+区域104a-104e、第一至第六N+区域105a-105f、第一和第二NMET栅极区域206a，206b、第一至第三PMET栅极区域207a-207c、以及氧化物区域48。在p-类型衬底49中制造保护装置110。
图8A的保护装置200类似于图4的保护装置110，除了保护装置200包括栅极区域和RPO区域的不同布置。
例如，如图8A所示，第一PMET栅极区域207a被布置在n-阱103a的左边区域上方并在第一N+区域105a和第一P+区域104a之间延伸。此外，第二PMET栅极区域207b被布置在第一p-阱102a和n-阱103a的左边区域之间的边界上方，而且从第一P+区域104a向第二N+区域105b延伸。如图8A所示，第一RPO区域201a被布置在第二PMET栅极区域207b的一部分上方以及第二PMET栅极区域207b和第二N+区域105b之间的第一p-阱102a的表面上方。此外，第三PMET栅极区域207c被布置在第一p-阱102a和n-阱103a的中间区域之间的边界上方，而且在第三N+区域105c和第三P+区域104c之间延伸。而且，第一NMET栅极区域206a被布置在第二p-阱102b和n-阱103a的中间区域之间的边界上方，而且从第四N+区域105d向第三P+区域104c延伸。如图8A所示，第二RPO区域201b被布置在第一NMET栅极区域206a的一部分上方而且在第一NMET栅极区域206a和第三P+区域104c之间的n-阱103a的中间区域的表面上方。此外，第二NMET栅极区域206b被布置在第二p-阱102b的上方，而且在第四N+区域105d和第四P+区域104d之间延伸。在图示的配置中，第一PMET栅极区域207a和第二NMET栅极区域206b电悬浮。此外，第二PMET栅极区域207b和第三PMET栅极区域207c被电连接至电源高VDD，第一NMET栅极区域206a被电连接至电源低VSS。
保护装置200已经被注释为包括第一和第二PMOS晶体管202a，202b和第一和第二NMOS晶体管203a，203b。第一PMOS晶体管202a包括分别与第一P+区域104a、第一p-阱102a、第二PMET栅极区域207b和n-阱103a相关的源极、漏极、栅极和体区。第一NMOS晶体管203a包括分别与第四N+区域105d、n-阱103a的中间区域、第一NMET栅极区域206a和第二p-阱102b相关的源极、漏极、栅极和体区。第二PMOS晶体管202b包括分别与第三P+区域104c、第一p-阱102a、第三PMET栅极区域207c和n-阱103a的中间区域相关的源极、漏极、栅极和体区。第二NMOS晶体管203b包括分别与第三N+区域105c、n-阱103a的中间区域、第三PMET栅极区域207c和第一p-阱102a相关的源极、漏极、栅极和体区。
虽然图8A已经被注释为示出具体装置，但是保护装置200包括附加的器件，例如包括之前描述的硅控整流器(SCR)中操作的双极型晶体管。出于简洁的目的已经从图8A省略了这些细节。
第一RPO区域201a提供了第二PMET栅极区域207b的边缘与第二N+区域105b之间的隔离，并可被用于防止形成具有分别与第二N+区域105b、n-阱103a的左边区域和第二PMET栅极区域207b相关的源极、漏极和栅极的NMOS晶体管。此外，第二PMET栅极区域207b被电连接至电源高VDD，这可操作来使得第一PMOS晶体管202a在正常发信号条件下截至。然而，在信号节点2和电源低节点VSS之间的ESD事件期间，第一PMOS晶体管202a可激活以提高保护装置的电流处理能力和/或导通速度。
此外，第二RPO区域201b提供了第一NMET栅极区域206a的边缘与第三P+区域104c之间的隔离，并可被用于防止形成具有分别与第三P+区域104c、第二p-阱102b和第一NMET栅极区域206a相关的源极、漏极和栅极的PMOS晶体管。此外，第二NMET栅极区域206b被电连接至电源低VSS，这可操作来使得第一NMOS晶体管203a在正常发信号条件下截至。然而，在信号节点2和电源高节点VDD之间的ESD事件期间，第一NMOS晶体管203a可激活以有利于ESD保护。
在图示的配置中，第二NMOS晶体管203b和第二PMOS晶体管202b可在电源低VSS和电源高VDD之间接收的ESD事件期间导通并传导。
图8B是根据另一实施例的保护装置210的截面图。
图8B的保护装置210类似于图8A的保护装置200，除了保护装置210例示了包括第三RPO区域201c的并且其中第三PMET栅极区域207c被电连接至电源低VSS的配置。如图8B所示，第三RPO区域201c被布置在第三PMET栅极区域207c的一部分上方并且在第三PMET栅极区域207c和第三P+区域104c之间的n-阱103a的中间区域的表面上方。
按照这样的方式配置保护装置210可防止形成图8A所示的第二PMOS晶体管202b，而且可减小正常发信号条件期间的第二NMOS晶体管203b的泄漏电流。图示的配置可被用于例如具有高电源和低电源之间的低持续电流规格的应用。然而，按照这样的方式配置保护装置210还可降低装置针对电源低VSS和电源高VDD之间接收的ESD事件的电流处理能力和/或导通速度。图8B的保护装置210的其它细节可与前面描述的类似。
图9A是根据另一实施例的保护装置220的截面图。保护装置220包括第一和第二n-阱43a，43b、第一至第六p-类型扩散or P+区域44a-44f、第一至第四n-类型扩散或N+区域45a-45d、第一和第二NMET栅极区域226a，226b、第一至第三PMET栅极区域227a-227c、氧化物区域48、以及第一和第二RPO区域221a，221b。在p-类型衬底49中制造图示的保护装置220。
图9A的保护装置220类似于图2A-2C的保护装置40，除了保护装置220包括栅极和RPO区域的不同布置。栅极和RPO区域的布置类似于图8A所示的布置，但是极性是反的。
例如，如图9A所示，第一NMET栅极区域226a被布置在p-阱42的左边区域上方并在第一P+区域44a和第一N+区域45a之间延伸。此外，第二NMET栅极区域226b被布置在第一n-阱43a和p-阱42的左边区域之间的边界上方，并从第一N+区域45a向第二P+区域44b延伸。如图9A所示，第一RPO区域221a被布置在第二NMET栅极区域226b的一部分上方并在第二NMET栅极区域226b和第二P+区域44b之间的第一n-阱43a的表面上方。此外，第一PMET栅极区域227a被布置在第一n-阱43a和p-阱42的中间区域之间的边界上方，并在第三P+区域44c和第三N+区域45c之间延伸。而且，第二PMET栅极区域227b被布置在第二n-阱43b和p-阱42的中间区域之间的边界上方，而且从第四P+区域44d向第三N+区域45c延伸。如图9A所示，第二RPO区域221b被布置在第二PMET栅极区域227b的一部分上方，并在第二PMET栅极区域227b和第三N+区域45c之间的p-阱42的中间区域的表面上方。此外，第三PMET栅极区域227c被布置在第二n-阱43b的上方，而且在第四P+区域44d和第四N+区域45d之间延伸。在图示的配置中，第一NMET栅极区域226a和第三PMET栅极区域227c电悬浮。此外，第一PMET栅极区域227a和第二PMET栅极区域227b被电连接至电源高VDD，第二NMET栅极区域226b被电连接至电源低VSS。
保护装置220的其它细节可与前面描述的类似。
图9B是根据另一实施例的保护装置230的截面图。图9B的保护装置230类似于图9A的保护装置220，除了保护装置230例示了包括第三RPO区域221c并且其中第一PMET栅极区域227a被电连接至电源低VSS的配置。如图9B所示，第三RPO区域221c被布置在第一PMET栅极区域227a的一部分上方而且在第一PMET栅极区域227a和第三P+区域44c之间的第一n-阱43a的表面上方。
保护装置230的其它细节可与前面描述的类似。
图10A是根据另一实施例的保护装置240的截面图。保护装置240包括n-阱103a、第一至第三p-阱102a-102c、深n-阱108、第一和第二RPO区域201a，201b、第一至第五P+区域104a-104e、第一至第六N+区域105a-105f、第一和第二NMET栅极区域206a，206b、第一至第三PMET栅极区域207a-207c、氧化物区域48、以及第一和第二n-类型本征区域245a，245b。在p-类型衬底49中制造保护装置240。
图10A的保护装置240类似于图8A的保护装置200，除了保护装置240包括第一和第二n-类型本征区域245a，245b。
在具体制造工艺中，本征或NTN注入阻挡区域可被用来阻挡制造期间的阱注入。例如，在一个实施例中，NTN注入阻挡区域可被用来阻挡掺杂n-阱和p-阱（例如n-阱103a和第一至第三p-阱102a-102c）相关的注入。NTN注入阻挡区域的使用可导致本征区域的形成，本征区域具有与背景掺杂浓度相对应的掺杂。例如，在图示的配置中，第一和第二n-类型本征区域245a，245b可具有与背景掺杂浓度相对应的n-类型掺杂或与深n-阱108的形成相关的轮廓。在形成本征区域之后，NTN注入阻挡区域可被去除并且可在制造了保护装置之后不存在。
如图10A所示，第一N+区域105a and第一P+区域104a被布置在第一n-类型本征区域245a中。此外，第一PMET栅极区域207a被布置在第一N+区域105a和第一P+区域104a之间的第一n-类型本征区域245a上方。而且，第二PMET栅极区域207b被布置在第一n-类型本征区域245a和第一p-阱102a之间的边界上方，而且从第一P+区域104a向第二N+区域105b延伸。而且，第三P+区域104c被布置在第二n-类型本征区域245b中。此外，第三PMET栅极区域207c被布置在第二n-类型本征区域245b和第一p-阱102a之间的边界上方，而且在第三P+区域104c和第三N+区域105c之间延伸。而且，第一NMET栅极区域206a被布置在第二n-类型本征区域245b和第二p-阱102b之间的边界上方，而且从第四N+区域105d向第三P+区域104c延伸。第二RPO区域201b包括第一NMET栅极区域206a上方的第一部分以及第三P+区域104c和第一NMET栅极区域206a之间的第二n-类型本征区域245b的表面上方的第二部分。
在保护装置240中包括第一和第二n-类型本征区域245a，245b可相对于采用阱而不是本征区域的配置减小装置的寄生电容。保护装置240的其它细节可与前面描述的类似。
图10B是根据另一实施例的保护装置250的截面图。图10B的保护装置250类似于图10A的保护装置240，除了保护装置250例示了包括第三RPO区域201c而且其中第三PMET栅极区域207c被电连接至电源低VSS的配置。如图10B所示，第三RPO区域201c被布置在第三PMET栅极区域207c的一部分上方而且在第三PMET栅极区域207c和第三P+区域104c之间的第二n-类型本征区域245b的表面上方。
保护装置250的其它细节可与前面描述的类似。
图11A是根据另一实施例的保护装置260的截面图。保护装置260包括第一和第二n-阱43a，43b、第一至第六p-类型扩散或P+区域44a-44f、第一至第四n-类型扩散或N+区域45a-45d、第一和第二NMET栅极区域226a，226b、第一至第三PMET栅极区域227a-227c、氧化物区域48、第一和第二RPO区域221a，221b、以及第一和第二p-类型本征区域265a，265b。在p-类型衬底49中制造图示的保护装置260。
图11A的保护装置260类似于图9A的保护装置220，除了保护装置260包括第一和第二p-类型本征区域265a，265b。
如上所述，在具体制造工艺中，NTN注入阻挡区域可用来阻挡制造期间的阱注入。NTN注入阻挡区域可用来阻挡与对n-阱和p-阱（例如p-阱42第一和第二n-阱43a，43b）进行掺杂相关的注入。NTN注入阻挡区域的使用可导致本征区域的形成，本征区域具有与背景掺杂浓度相对应的掺杂。例如，在图示的配置中，第一和第二p-类型本征区域265a，265b可具有与背景掺杂浓度相对应的p-类型掺杂或者与p-类型衬底49的掺杂相关的轮廓。在形成本征区域之后，NTN注入阻挡区域可被去除并且可在制造了保护装置之后不存在。
如图11A所示，第一P+区域44a和第一N+区域45a被布置在第一p-类型本征区域265a中。此外，第一NMET栅极区域226a被布置在第一P+区域44a和第一N+区域45a之间的第一p-类型本征区域265a上方。而且，第二NMET栅极区域226b被布置在第一p-类型本征区域265a和第一n-阱43a之间的边界上方，而且从第一N+区域45a向第二P+区域44b延伸。而且，第三N+区域45c被布置在第二p-类型本征区域265b中。此外，第一PMET栅极区域227a被布置在第二p-类型本征区域265b和第一n-阱43a之间的边界上方，而且在第三N+区域45c和第三P+区域44c之间延伸。而且，第一PMET栅极区域227a被布置在第二p-类型本征区域265b和第二n-阱43b之间的边界上方，而且从第四P+区域44d向第三N+区域45c延伸。第二RPO区域221b包括第二PMET栅极区域227b上方的第一部分以及第三N+区域45c和第二PMET栅极区域227b之间的第二p-类型本征区域265b的表面上方的第二部分。
在保护装置260包括第一和第二p-类型本征区域265a，265b可相对于阱而不是本征区域的配置减小器件的寄生电容。保护装置260的其它细节可与前面描述的类似。
图11B是根据另一实施例的保护装置270的截面图。图11B的保护装置270类似于图11A的保护装置260，除了保护装置270例示了包括第三RPO区域221c并且其中第一PMET栅极区域227a被电连接至电源低VSS的配置。如图11B所示，第三RPO区域221c被布置在第一PMET栅极区域227a的一部分上方并且在第一PMET栅极区域227a和第三P+区域44c之间的第二p-类型本征区域265b的表面上方。
保护装置270的其它细节可与前面描述的类似。
应用
采用上述保护方案的装置可实施在各种电子装置和接口应用中。除了半导体工业中的其它应用之外，电子装置的示例可包括但不限于消费电子产品、消费电子产品的部分、电子测试设备、高稳健性工业及汽车应用等。电子装置的示例还可包括光网或其它通信网络的电路以及用于电压基准和电动汽车电源管理的电路。电子产品可包括用于移动电话、基站、车辆引擎管理控制器、传输控制器等的电源管理集成电路而且，电子装置可包括未完工的产品，包括用于工业、医疗和汽车应用的产品。
前述说明以及权利要求可表示被“连接”或“耦接”在一起的元素或特征。就此处的使用而言，除非相反地明确说明，否则“连接”指的是一个元素/特征直接或间接连接至另一元素/特征，并且并非必须是机械的。类似地，除非相反地明确说明，否则“耦接”指的是一个元素/特征直接或间接耦接至另一元素/特征，并且并非必须是机械的。因此，虽然附图所示的各种方案描绘了元素和组件的示例配置，但是其它的插入元素、装置、特征或组件可出现在实际实施例中（假设所示电路的功能不会受到不利的影响）。
虽然已经针对具体实施例描述了本发明，但是对于本领域普通技术人员而言显而易见的其它实施例，包括不提供前述所有特征和优势的实施例，也包含在本发明的范围内。而且，上述各种实施例可组合以提供进一步的实施例。而且，一个实施例中示出的具体特征也可并入其它实施例。从而，本发明的范围仅仅由所附权利要求所限定。
Claims (23)
1.一种设备，包括:
衬底；
衬底中的第一掺杂类型的第一半导体区域；
衬底中的第二掺杂类型的第二半导体区域；
衬底中的第一掺杂类型的第三半导体区域，其中第二半导体区域位于第一和第三半导体区域之间；
衬底中的第二掺杂类型的第四半导体区域，其中第三半导体区域位于第二和第四半导体区域之间；
第一半导体区域中的第二类型的第一扩散区域；
与第一半导体区域邻接的第一栅极区域；
第二半导体区域中的第一类型的第二扩散区域；
第二半导体区域中的第一类型的第三扩散区域；
第三半导体区域中的第二类型的第四扩散区域；
第四半导体区域中的第一类型的第五扩散区域；以及
与第四半导体区域邻接的第二栅极区域，
其中第二扩散区域、第二半导体区域、第一半导体区域和第一扩散区域被配置成操作作为第一硅控整流器(SCR)，
其中第三扩散区域、第二半导体区域、第三半导体区域和第四扩散区域被配置成操作作为第二SCR，而且
其中第五扩散区域、第四半导体区域、第三半导体区域和第四扩散区域被配置成操作作为第三SCR。
2.根据权利要求1所述的设备，其中第一半导体区域包括第一阱区域，其中第二半导体区域包括第二阱区域，其中第三半导体区域包括第三阱区域，而且其中第四半导体区域包括第四阱区域。
3.根据权利要求2所述的设备，进一步包括衬底中的第一掺杂类型的第五阱区域，其中第四阱区域处于第三和第五阱区域之间，
其中第一阱区域和第一扩散区域之间的结被配置成操作作为第一二极管，其中第五扩散区域和第四阱区域之间的结被配置成操作作为第二二极管，而且
其中第五阱区域和第四阱区域之间的结被配置成操作作为第三二极管。
4.根据权利要求3所述的设备，进一步包括：
与第一和第五扩散区域电连接的信号节点；
与第二和第三扩散区域电连接的第一电源节点；以及
与第四扩散区域电连接的第二电源节点。
5.根据权利要求4所述的设备，进一步包括：
与第一和第二阱区域的边界邻接的第三栅极区域；
与第二和第三阱区域的边界邻接的第四栅极区域；以及
与第三和第四阱区域的边界邻接的第五栅极区域。
6.根据权利要求5所述的设备，其中第三栅极区域包括与第一类型相关的金属，第四栅极区域包括与第二类型相关的金属，而且第五栅极区域包括与第二类型相关的金属。
7.根据权利要求6所述的设备，其中第三栅极区域被电连接至第一电源节点，其中第四栅极区域被电连接至第二电源节点，而且其中第五栅极区域被电连接至第二电源节点。
8.根据权利要求6所述的设备，进一步包括：
第一抗保护氧化物(RPO)区域，其中第一RPO区域的至少一部分布置在第一扩散区域和第三栅极区域之间；
第二RPO区域，其中第二RPO区域的至少一部分布置在第三扩散区域和第四栅极区域之间；以及
第三RPO区域，其中第三RPO区域的至少一部分布置在第五扩散区域和第五栅极区域之间。
9.根据权利要求4所述的设备，进一步包括：
处于第一阱区域中并与第二电源节点电连接的第一类型的第六扩散区域；处于第二阱区域中并与第一电源节点电连接的第二类型的第七扩散区域；处于第四阱区域中并与第一电源节点电连接的第二类型的第八扩散区域；以及
处于第五阱区域中并与第二电源节点电连接的第一类型的第九扩散区域。
10.根据权利要求9所述的设备，
其中第一栅极区域布置在第一和第六扩散区域之间；而且
其中第二栅极区域布置在第五和第八扩散区域之间。
11.根据权利要求10所述的设备，其中第一栅极区域包括与第二类型相关的金属，而且第二栅极区域包括与第一类型相关的金属。
12.根据权利要求10所述的设备，其中第一和第二栅极区域电悬浮。
13.根据权利要求9所述的设备，进一步包括电连接在第七扩散区域和第一电源节点之间的清晰电阻器。
14.根据权利要求5所述的设备，其中第三栅极区域包括与第二类型相关的金属，第四栅极区域包括与p类型相关的金属，而且第五栅极区域包括与第一类型相关的金属。
15.根据权利要求14所述的设备，其中第三栅极区域被电连接至第二电源节点，and其中第五栅极区域被电连接至第一电源节点。
16.根据权利要求15所述的设备，进一步包括：
第一RPO区域，其中第一RPO区域的至少一部分布置在第二扩散区域and第三栅极区域之间；
第二RPO区域，其中第二RPO区域的至少一部分布置在第四扩散区域和第五栅极区域之间。
17.根据权利要求16所述的设备，其中第四栅极区域被电连接至电源高节点。
18.根据权利要求16所述的设备，其中第一类型是n类型，第二类型是p类型，其中设备还包括第三RPO区域，其中第三RPO区域的至少一部分布置在第四扩散区域和第四栅极区域之间，其中第四栅极区域被电连接至电源低节点。
19.根据权利要求16所述的设备，其中第一类型是p类型，第二类型是n类型，其中设备还包括第三RPO区域，其中第三RPO区域的至少一部分布置在第三扩散区域和第四栅极区域之间，其中第四栅极区域被电连接至电源低节点。
20.根据权利要求4所述的设备，其中第一类型是p类型，第二类型是n类型。
21.根据权利要求4所述的设备，其中第一类型是n类型，第二类型是p类型，其中设备还包括：
布置在第二阱区域、第三阱区域、第四阱区域、以及第一和第五阱区域的至少一部分下方的第一类型的深阱区域。
22.根据权利要求1所述的设备，其中第一半导体区域包括第一本征区域，其中第二半导体区域包括第一阱区域，其中第三半导体区域包括第二本征区域，而且其中第四半导体区域包括第四阱区域。
23.一种制造保护装置的方法，所述方法包括：
形成衬底中的第一掺杂类型的第一半导体区域；
形成衬底中的第二掺杂类型的第二半导体区域；
形成衬底中的第一掺杂类型的第三半导体区域，其中第二半导体区域位于第一和第三半导体区域之间；
形成衬底中的第二掺杂类型的第四半导体区域，其中第三半导体区域位于第二和第四半导体区域之间；
形成第一半导体区域中的第二类型的第一扩散区域；
形成与第一半导体区域邻接的第一栅极区域；
形成第二半导体区域中的第一类型的第二扩散区域；
形成第二半导体区域中的第一类型的第三扩散区域；
形成第三半导体区域中的第二类型的第四扩散区域；
形成第四半导体区域中的第一类型的第五扩散区域；以及
形成与第四半导体区域邻接的第二栅极区域。
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