CN103887303B - 参考单电源的信号io保护装置及其形成方法 - Google Patents

Abstract

提供了参考单电源的信号IO保护装置。在具体实施方式中，保护装置包括第一硅控整流器(SCR)和第一二极管，用于在信号节点和诸如电源低网络或电源高网络之类的电源网络之间提供保护。SCR和二极管结构集成在公共电路布局中，以便在结构之间共用具体阱和有源区域。在其它实施方式中，保护装置包括第一和第二SCR，用于在信号节点和电源低网络之间或信号节点和电源高网络之间提供保护，SCR结构集成在公共电路布局中。保护装置适合于亚3V操作下对单个电源的单个单元数据转换接口保护。

Description

参考单电源的信号IO保护装置及其形成方法

技术领域

本发明的实施例涉及电子系统，更具体地说，涉及参考单电源的信号输入/输出(IO)保护装置。

背景技术

电子电路可能暴露至瞬间电事件，或者暴露至具有相对短持续时间、相对较快的改变电压和高功率的电信号。例如，瞬间电事件可包括诸如静电释放(ESD)事件之类的电过应力(EOS)。

瞬间电事件可能由于相对于较小面积的IC的过压情况和/或高程度的功耗而损坏电子系统内的集成电路（IC）。高功耗可增大IC的温度，并导致大量问题，例如薄的栅氧击穿、浅结损坏、窄金属损坏和/或表面电荷累计。

而且，用于每秒数千兆比特通信的相对大规模的片上系统(SoC)可在集成电路上集成分布式多级数据转换功能。这种系统可使用诸如结合了大数字信号处理单元和采用范围介于例如大约0.9V至大约3V之间的电源电压的高速模拟电路的互补金属氧化物半导体(CMOS)技术之类的工艺技术。系统接口通常需要具有对参考诸如接地GND之类的低电源并超过诸如电源电压V_DD之类高电源的的信号（或者反过来的信号）的处理能力。在这种限制下，IO保护装置需要提供稳健的参考单电源的保护。由于在不损害信号整体性的情况下针对电过应力实现非传统的分布式片上保护的复杂性，大规模功能性SoC在制造期间特别容易失效。诸如组件充电模式(charged-device-model，CDM)ESD应力条件之类的过应力可能导致这样的损坏，从而影响可靠系统实现的产率和生存力。

需要提供一种有效的保护装置，包括适合于用于相对大规模片上系统(SoC)应用的允许参考单电源的接口引脚的保护装置。

发明内容

在一个实施例中，一种设备包括衬底，衬底中的第一n型半导体区域，衬底中的第一p型半导体区域，衬底中的第二n型半导体区域，衬底中的第二p型半导体区域，第一n型半导体区域中的第一p型扩散区域，第一p型半导体区域中的第一n型扩散区域，第二p型半导体区域中的第二n型扩散区域，深n型区域，以及处于第一p型扩散区域和第一n型扩散区域之间的栅极区域或抗保护氧化物(RPO)区域中的至少一个。深n型区域处于第一n型半导体区域的至少一部分、第一p型半导体区域、第二n型半导体区域和第二p型半导体区域的下方。第一n型扩散区域被电连接至第一节点，而且第一p型扩散区域和第二n型扩散区域被电连接至第二节点。第一p型半导体区域布置在第一和第二n型半导体区域之间，第二n型半导体区域布置在第一和第二p型半导体区域之间。第一p型扩散区域、第一n型半导体区域、第一p型半导体区域和第一n型扩散区域被配置成操作作为第二节点和第一节点之间的第一电路径中的第一硅控整流器(SCR)。

在具体配置中，设备还包括第一p型半导体区域中的第二p型扩散区域，第二p型半导体区域中的第三p型扩散区域，以及衬底中的第三n型半导体区域。第二p型半导体区域布置在第二和第三n型半导体区域之间，其中深n型区域进一步布置在第三n型半导体区域的至少一部分下方，第一节点包括电源低网络，第二节点包括信号节点。在一些配置中，第三p型扩散区域被电连接至电源低网络，第二n型扩散区域和第二p型半导体区域被配置成操作作为电源低网络和信号节点之间的第二电路径中的二极管。在其它配置中，设备还包括第二n型半导体区域中的电连接至电源低网络的第四p型扩散区域，而且第四p型扩散区域、第二n型半导体区域、第二p型半导体区域和第二n型扩散区域被配置成操作作为电源低网络和信号节点之间的第二电路径中的第二SCR。

在另一实施例中，一种设备包括：衬底，衬底中的第一掺杂类型的第一半导体区域，衬底中的第二掺杂类型的第二半导体区域，衬底中的第一掺杂类型的第三半导体区域，衬底中的第二掺杂类型的第四半导体区域，第一半导体区域中的第二类型的第一扩散区域，第二半导体区域中的第一类型的第二扩散区域，第四半导体区域中的第一类型的第三扩散区域，第一类型的深区域，处于第一和第二扩散区域之间的栅极区域或RPO区域中的至少一个。第二半导体区域布置在第一和第三半导体区域之间，第三半导体区域布置在第二和第四半导体区域之间。第二扩散区域被电连接至第一节点，第一和第三扩散区域被电连接至第二节点。第一类型的深区域处于第一半导体区域的至少一部分、第二半导体区域、第三半导体区域以及第四半导体区域下方。第一扩散区域、第一阱区域、第二阱区域和第二扩散区域被配置成操作作为SCR。

在另一实施例中，提供了一种制造保护装置的方法。所述方法包括：在衬底中形成深n型区域，在衬底中形成第一n型半导体区域，在衬底中形成第一p型半导体区域，在衬底中形成第二n型半导体区域，以及在衬底中形成第二p型半导体区域。第一p型半导体区域布置在第一和第二n型半导体区域之间，第第二n型半导体区域布置在第一和第二p型半导体区域之间，而且深n型区域处于第一n型半导体区域的至少一部分、第一p型半导体区域、第二n型半导体区域和第二p型半导体区域下方。所述方法还包括在第一n型半导体区域中形成第一p型扩散区域，在第一p型半导体区域中形成第一n型扩散区域，电连接第一n型扩散区域至第一节点，在第二p型半导体区域中形成第二n型扩散区域，电连接第一p型扩散区域和第二n型扩散区域至第二节点，以及在第一p型扩散区域和第一n型扩散区域之间形成栅极区域或RPO区域中的至少一个。

附图说明

图1A是包括接口和参考单电源的信号IO保护装置的射频(RF)集成电路的一个实施例的示意框图。

图1B是包括接口以及参考单电源的两个节点的信号IO保护装置的RF集成电路的另一实施例的示意框图。

图2A是包括参考单电源的信号IO保护装置的集成电路接口布局的一个实施例的俯视图。

图2B是包括参考单电源的两个节点的信号IO保护装置的集成电路接口布局的一个实施例的俯视图。

图3A是根据一个实施例的垂直分段的参考单电源的信号IO保护装置的俯视图。

图3B是沿线3B-3B截取的图3A的保护装置的截面图，其已经被注释为图示出节点连接的个实施方式。

图3C是沿线3B-3B截取的图3A的保护装置的注释截面图。

图4是图3A-3C的保护装置的等效电路图。

图5是与公共半导体衬底隔离的保护装置的一个实施例的截面图。

图6是包括接口和参考单电源的两个节点的信号IO保护装置的RF集成电路的另一实施例的示意框图。

图7A是根据一个实施例的参考单电源的信号IO保护装置的俯视图。

图7B是沿线7B-7B截取的图7A的保护装置的截面图，其已经被注释为图示出节点连接的一个实施方式。

图7C是沿线7B-7B截取的图7A的保护装置的注释截面图。

图8是图7A-7C的保护装置的等效电路图。

图9是根据另一实施例的参考单电源的信号IO保护装置的截面图。

图10根据另一实施例的参考单电源的信号IO保护装置的截面图。

图11根据另一实施例的参考单电源的信号IO保护装置的截面图。

图12根据另一实施例的参考单电源的信号IO保护装置的截面图。

图13根据另一实施例的参考单电源的信号IO保护装置的截面图。

图14根据另一实施例的参考单电源的信号IO保护装置的截面图。

图15根据另一实施例的参考单电源的信号IO保护装置的截面图。

图16根据另一实施例的参考单电源的信号IO保护装置的截面图。

图17根据另一实施例的参考单电源的信号IO保护装置的截面图。

具体实施方式

以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。

本文使用的诸如“上”、“下”、“上方”等之类的术语指的是附图所示定位的器件，并且应该进行相应的解释。还应该理解的是，由于半导体器件（例如晶体管）内的区域是通过利用不同杂质对半导体材料的不同部分进行掺杂或使杂质的浓度不同来进行定义的，所以不同区域之间的具体物理边界可能不会实际存在于完成的器件中，相反，区域可能从一个转换成另一个。附图所示的一些边界具有这样的类型，并且仅仅为了方便读者而被图示为突变结构。在下述实施例中，p型区域可包括p型半导体材料，例如硼，作为掺杂物。而且，n型区域可包括n型半导体材料，例如磷，作为掺杂物。技术人员将构想出上述区域中的掺杂物的各种浓度。而且，栅极电介质可包括绝缘体，例如高k电介质。而且，栅极可包括具有可变功函数的导电区与，例如可变功函数金属或多晶硅。技术人员将理解的是，各种掺杂物浓度、导电材料和绝缘材料可用于下面描述的区域。

用于高速接口的单电源参考静电释放(ESD)保护装置的概览

为了有助于确保电子系统是可靠的，制造商可以在各种组织(例如，电子器件工程联合委员会(JEDEC)、国际电工委员会(IEC)、汽车工程协会(AEC)以及国际标准化组织(ISO))设置的标准所描述的明确的应力条件下测试电子系统。标准可覆盖前面讨论的宽范围的瞬间电事件，包括静电释放(ESD)事件。

通过向IC的特定节点（例如，IC的引脚或焊盘）提供保护装置而提高了电子电路可靠性。保护装置通过在瞬态信号的电压达到触发电压时从高阻状态转化至低阻状态来将节点处的电压电平保持在预定安全范围内。据此，保护装置可分流与瞬态信号相关的电流的至少一部分，以防止瞬态信号的电压达到可导致IC损坏的最常见原因之一的正或负失效电压。

提供了用于单电源基准ESD保护的设备和方法。在具体实施方式中，保护装置包括用于提供保护以防止使得信号节点的电压相对于低电源电压增大的正极性ESD事件的硅控整流器(SCR)、以及用于提供保护以防止使得信号节点的电压相对于低电源电压下降的负极性ESD事件的二极管。SCR可在正常发信号条件期间提供高阻挡电压以防止不期望的激活，而且二极管可具有相对低的阻挡电压以保护电路不发生与下降至低电源电压以下的信号节点的电压相关的损坏。

在其它实施方式中，保护装置包括用于提供保护以防止在信号节点和低电源之间接收的正极性ESD事件的第一SCR、以及用于提供保护以防止在信号节点和下端电源之间接收的负极性ESD事件的第二SCR。保护装置可被用于提供高正向和高反向阻挡电压，并且可用于例如其中信号节点的电压在正常操作期间在低电源电压以下工作的配置。

可利用相对紧致的电路布局来实现此处描述的保护装置。例如，在信号节点和低电源之间提供正向及反向保护的结构，可集成在公共电路布局中，并且可共用阱、有源区域或其它结构。在一个实施例中，保护装置利用单个单元提供了原位输入/输出接口保护。保护装置可有助于为利用各种工艺（例如，亚-28-nm高-k金属-栅极CMOS工艺）制造的IC提供集成的保护方案。

在具体实施方式中，保护装置被集成为电路接口的一部分并与输入/输出(IO)电路组件合成，作为分布式晶圆级封装和原位ESD保护。这样的保护装置可被用于向片上系统(SoC)配置中的高频信号节点提供保护。例如，此处的指教可为诸如在射频下工作的接收器之类的电路提供保护。在具体配置中，保护装置可被用来保护高数据数量转换器，例如每秒数千兆比特模数和/或数模转换器。比如，在一个实施方式中，保护装置可为在高达大约10GHz下工作的时钟信号节点提供保护和/或为在大约2GHz和大约5GHz之间工作的模数转换器输入提供保护。

在具体配置中，保护装置可为具有小于或者等于大约3V（比如，0.9V）的电压域提供保护。保护装置可具有相对恒定的输入/输出(IO)电容。例如，在一个实施方式中，保护装置具有介于大约50fF(femtofarad)至大约400fF的范围内的IO电容，由此降低了与电容失配和/或寄生电容负载相关的信号变形的影响。此外，在具体实施方式中，通过降低器件宽度，电容的值可按比例地减小至大约30fF，从而实现适合于在具有更低电容规格和更小应力电流处理能力的具体模数转换器(ADC)应用中使用的值。

在具体配置中，保护装置可具有相对低的持续泄漏，例如125摄氏度(C)下的小于大约10纳安(nA)的泄漏。保护装置还可具有相对快的激活，例如小于大约100皮秒(ps)的导通或激活时间。保护装置可包括嵌入保护装置的集成布局中的互补保护结构以提供针对不同ESD应力模式的片上保护。

图1A是射频(RF)集成电路20的一个实施例的示意框图。集成电路（IC）20包括保护电路1、信号节点2(IO-1)、低电源节点3(V_SS1)、高电源节点4(V_DD1)、衬底电源节点5(V_SUB)、射频电路6、电源钳位宏电路7和电阻器8。

在具体实施方式中，信号节点2、低电源节点3、高电源节点4和/或衬底电源节点5可对应于集成电路(IC)的键合焊盘。然而，其它配置是可行的，例如其中IC使用凸点来提供IC外部的电连接的实施方式。例如，此处的指教可应用至球阵列封装(BGA)芯片级封装(CSP)配置。其它的接触形式也是可行的，例如引脚和引线。

在一个实施例中，可利用优化成使得电容最小的金属叠层来制造节点。比如，信号节点2可以是上连至器件级的第六金属互连层(金属层6，未示出)的通孔/塞体，而可以在上至第三金属互连层(金属层3，未示出)的器件级处定义低电源节点3和高电源节点4，从而在信号和电源基准之间保持金属互连层的三个层次。根据器件金属化定义，针对大约最佳电流处理能力和低电容的以阱为特征的通孔/塞体/金属叠层可随后用于连接至顶层金属互连层，由此不同信号可通过利用重分布层(RDL)而重新分布。在具体实施方式中，RDL可对应于被添加用于利用相对小的寄生合作将不同系统信号连接至凸点的最上层金属层。

集成电路20例示了集成电路的一个示例，其可包括一个或多个在此描述的保护装置。然而，保护装置可被用于其它集成电路配置，例如，包括使用更多或更少保护装置、信号节点和/或高电源或低电源节点的集成电路的实施方式。

虽然图1A例示了集成电路20包括一个信号节点、一个低电源节点和一个高电源节点，但是集成电路20可包括其它信号节点、低电源节点和/或高电源节点。此外，虽然图示了单电源域，但是此处的指教可应用至多个电源域配置。

在一个实施例中，高电源节点4和低电源节点3之间的电压差小于或等于大约0.9V。然而，其它配置是可行的。

信号节点2可对应于很宽范围的发信号节点，例如输入或接收节点、时钟信号节点、输出或传输节点和/或输入/输出或双向节点。在一个实施例中，信号节点2是数模转换器(DAC)输出，例如参考低电源的NMOS DAC输出或参考高电源的PMOS DAC输出。

在具体配置中，用于偏置衬底的电压可被耦接至一个或多个集成电路的电源域。例如，在图1A所示的配置中，电阻器8已经被电连接在衬底电源节点5和低电源节点3之间。然而，其它配置是可行的，例如其中以其它方式连接衬底电源节点5的实施方式、或其中省略衬底电源节点5而是利用低电源节点3来偏置衬底的实施方式。

电源钳位宏电路7可被用于保护集成电路20以防止在高电源节点4和低电源节点3之间接收的ESD事件。例如，电源钳位宏电路7可被用于将高电源节点4和低电源节点3之间的电压保持在安全范围内。例如，电源钳位宏电路7可包括被布置成提供期望保护特征的SCR和/或二极管结构。在具体配置中，电源钳位宏电路7操作来向与IC的不同信号节点相关的电路提供保护。

保护电路1包括第一SCR 11、第一二极管21和第二二极管22。如图1A所示，第一SCR 11包括电连接至信号节点2的阳极以及电连接至低电源节点3的阴极。此外，第一二极管21包括电连接至低电源节点3的阳极以及电连接至信号节点2的阴极。

保护电路1可被用于为RF电路6和/或集成电路20的其它电路提供瞬间电事件保护。例如，保护电路1可提供保护以防止在信号节点2和低电源节点3之间接收的正和负极性ESD事件。

例如，当正极性ESD事件使得信号节点2的电压相对于低电源节点3的电压增大时，第一SCR 11可激活或导通以提供保护。此外，当负极性ESD事件使得信号节点2的电压相对于低电源节点3的电压下降时，第一二极管21可导通。然而，在信号节点2的正常操作条件期间，保护电路1可断开。

第一SCR 11可被用于为在信号节点2和低电源节点3之间接收的正向或正电压提供高阻挡电压。例如，在一个实施例中，第一SCR 11可具有介于大约2V至大约6V的范围内的触发电压。第一二极管21可具有针对在信号节点2和低电源节点3之间接收的反向或负电压的相对低的阻挡电压。例如，在一个实施例中，第一二极管21可在介于大约0.3V至大约0.7V的范围内的正向二极管电压下触发。在具体实施方式中，第一SCR 11具有针对反向配置的相对高的击穿电压，例如大于大约4V的击穿电压。

在具体实施方式中，保护电路1可与电源钳位宏电路7结合地操作以提供保护来防止在高电源节点4和信号节点2之间接收的ESD事件。例如，在具体配置中，当ESD事件使得高电源节点4的电压相对于信号节点2的电压增大时，可以通过电源钳位宏电路7和第一二极管21的串联组合在高电源节点4和信号节点2之间提供保护路径。此外，当ESD事件使得高电源节点4的电压相对于信号节点2的电压降低时，可以通过第一SCR 11电源钳位宏电路7低导通路径的串联组合在高电源节点4和信号节点2之间提供保护路径。

将保护电路1配置成与电源钳位宏电路7结合地操作以提供保护来防止在高电源节点4和信号节点2之间接收的ESD事件，对于各种配置而言是有用的。例如，信号整体性和/或隔离和噪声注入限制可能不允许在高电源节点4和信号节点2之间直接使用分开的保护电路。

如图1A所示，保护电路1还包括第二二极管22，其包括电连接至衬底电源节点5的阳极以及电连接至高电源节点4的阴极。第二二极管22可被用于针对高电源节点4和低电源节点3之间接收的负极性ESD事件增大电源钳位宏电路7的电流处理能力，和/或为具体保护阱或保护电路1的环结构提供保护。然而，其它配置是可行的。

如下面还将详细描述的那样，保护电路1的SCR和二极管结构可共用阱、扩散区域和/或其它结构以相对于采用分开的电路布局中实现的保护结构的配置减小保护电路的面积。

图1B是集成电路25的另一实施例的示意框图。

图1B的集成电路25类似于图1A的集成电路20，除了图1B的集成电路25包括第一低电源节点3a和第二低电源节点3b，它们可利用金属化而彼此连接从而形成低电源网络。因此，不同于在低电源网络中包括一个低电源节点的图1A所示的配置，图示的配置包括两个低电源节点in低电源网络。此处的指教可应用至包括一个、两个或三个或更多低电源节点的低电源网络。如图1B所示，第一SCR 11电连接在信号节点2和第一低电源节点3a之间，第一二极管21电连接在信号节点2和第二低电源节点3b之间。

在具体配置中，第一和第二低电源节点3a，3b可对应于分开的低电源键合焊盘和/或通孔叠层。在一个实施例中，第一低电源节点3a、信号节点2和第二低电源节点3b对应于地-信号-地(G-S-G)IC接口。按照这样的方式配置接口可有助于提供当信号节点2在诸如射频之类的高频下操作时的感应返回路径。此外，G-S-G配置还可以提供对信号节点2的屏蔽。

图2A是根据一个实施例的集成电路接口布局30的俯视图。

接口布局30包括高电源节点4、低电源节点3、信号节点2和衬底电源节点5，它们按照从左到右四个一排的方式布置。例如，图示的节点可对应于球阵列封装(BGA)芯片级封装(CSP)配置中的IC的键合焊盘或通孔叠层的一部分的布置。

如图2A所示，接口布局30已经被注释为包括第一SCR 11和第一二极管21，它们可被用于在低电源节点3和信号节点2之间提供ESD保护。此外，接口布局30已经被注释为包括第一金属环31，其围绕第二金属环32，第二金属环32又围绕低电源节点3、信号节点2、第一SCR 11和第一二极管21。如图2A所示，第一金属环31被电连接至衬底电源节点5，第二金属环32被电连接至高电源节点4。在具体配置中，第一金属环31可电连接至P+保护环结构，第二金属环32可电连接至N+保护环结构。例如，在采用p型衬底的配置中，P+保护环可操作来收集多数载流子，N+保护环可操作来收集少数载流子，从而改进保护装置对衬底的隔离以及消除锁定的风险。

接口布局30例示了用于图1A的集成电路20的接口布局的一个示例。然而，其它配置是可行的。

图2B是根据另一实施例的集成电路接口布局35的俯视图。

图2B的接口布局35类似于图2A的接口布局30，除了图2B的接口布局35包括第一低电源节点3a和第二低电源节点3b。如图2B所示，已经按照从左到右五个一排的方式布置高电源节点4、第一低电源节点3a、信号节点2、第二低电源节点3b和衬底电源节点5。此外，第一SCR11电连接在信号节点2和第一低电源节点3a之间，第一二极管21电连接在信号节点2和第二低电源节点3b之间。而且，接口布局35还包括低电源环33，其被用来将第一和第二低电源节点3a，3b彼此连接。低电源环33可有助于减小第一和第二低电源节点3a，3b之间的电阻，从而改进信号节点2的隔离和/或提供感应返回路径。

接口布局35例示了用于图1B的集成电路的接口布局的一个示例。然而，其它配置是可行的。

下面将描述保护装置的各种实施例。例如，保护装置可用于图1A-1B的集成电路20，25。然而，保护装置可用于集成电路的其它配置。

图3A是根据一个实施例的垂直分段的信号IO保护装置40的俯视图。图3B是沿线3B-3B截取的图3A的保护装置40的截面图。图3C是沿线3B-3B截取的图3A的保护装置40的注释截面图。

保护装置40包括深n-阱41、第一p-阱42a、第二p-阱42b、第三p-阱42c、n-阱43、第一至第四p型扩散或P+区域44a-44d、第一至第四n型扩散或N+区域45a-45d、第一和第二n型金属(NMET)栅极区域46a，46b和氧化物区域48。出于简洁的目的，深n-阱41和氧化物区域48已经从图3A的俯视图中省略。图示的保护装置40被制造在p型衬底49中。然而，此处的指教可应用至其它类型的衬底。例如，此处的指教可应用至采用其中图示的有缘和阱区域的极性使用相反的掺杂类型的n型衬底的配置。

如图3A所示，n-阱43被布置在p型衬底49中，第一和第二p-阱42a，42b被配置成n-阱43中的邻接岛。此外，第三p-阱42c被配置成围绕n-阱43。第一P+区域44a被布置在n-阱43的第一或左边区域中。此外，第二N+区域45b被布置在n-阱43的第二或中间区域中。而且，第四N+区域45d被布置在n-阱43的第三或右边区域中。此外，第一N+区域45a和第二P+区域44b被布置在第一p-阱42a中，其中第二P+区域44b布置在第一N+区域45a和n-阱43的中间区域之间。而且，第三N+区域45c和第三P+区域44c被布置在第二p-阱42b中，其中第三N+区域45c布置在n-阱43的中间区域和第三P+区域44c之间。此外，第四N+区域45d已经被配置成围绕第一和第二p-阱42a，42b、第一至第三N+区域45a-45c和第一至第三P+区域44a-44c的环。而且，第四P+区域44d被布置在第三p-阱42c中，并且已经被布置成围绕n-阱43、第一至第四N+区域45a-45d和第一至第三P+区域44a-44c的环。此外，第一NMET栅极区域46a被布置在第一p-阱42a和n-阱43的左边区域之间的边界上方，而且在第一P+区域44a和第一N+区域45a之间延伸。而且，第二NMET栅极区域46b被布置在第二p-阱42b上方，而且在第三N+区域45c和第三P+区域44c之间延伸。

在具体工艺中，例如高-k金属栅极CMOS工艺，金属可被用于实现n-类型金属氧化物半导体(NMOS)和p-类型金属氧化物半导体(PMOS)晶体管的栅极。此外，PMOS晶体管的栅极金属和NMOS晶体管的栅极金属的组成和/或处理可被分别配置成实现与NMOS和PMOS晶体管的适当阈值电压相对应的功函数。就此处的使用而言，PMET栅极区域可对应于与工艺的PMOS晶体管相关的栅极金属结构，NMET栅极区域可对应于与工艺的NMOS晶体管相关的栅极金属结构。

在图示的配置中，保护装置40包括利用具有不同功函数的金属实现的栅极。然而，其它配置是可行的，例如其中由诸如多晶硅之类的不同于金属的材料制作出栅极的实施方式。在具体实施方式中，栅极区域包括诸如二氧化硅或高-k电介质之类的导电结构和电介质结构，例如，介于10埃至50埃的范围内。

图示的保护装置40包括氧化物区域48。氧化物或隔离区域48的形成可包括：在p-类型衬底49中刻蚀沟槽，利用诸如二氧化硅(SiO₂)之类的电介质填充沟槽，以及利用任何适当方法（例如化学机械平坦化）去除多余电介质。在具体实施方式中，氧化物区域48可以是布置在具体有源区域之间的浅沟槽区域。

如图3A所示，具体阱、有源区域和栅极区域在第一或垂直方向延伸。按照这样的方式配置装置可有助于控制保护装置40的激活期间电流在第二或水平方向上的流动。

在具体配置中，可利用连接在一起以操作作为保护装置的多个次级单元或构件块来实现保护装置40。例如，在图3A-3C的配置中，在垂直方向上复制的三个次级单元段实现了保护装置40，这三个次级单元可利用互连层和触点彼此连接。在一些配置中，次级单元还可以被布置成在水平方向上彼此相接，以有助于其中水平定向的单元与IC裸片宽长比更好地对齐的实施方式中的金属连接。

利用次级单元实现保护装置可有助于通过提供相对于单个单元配置具有改进的制造工艺控制的结构来提供改进的性能。例如，利用多个次级单元可降低保护装置中与精细处理特征或制造限制内的未对准相关的部分之间的变化。这种变化可影响持续泄漏、电流处理能力和/或击穿特征。利用多个次级单元可相对于采用单个次级单元的配置减小变化，这可具有具体工艺中的相对大量的制造变化。虽然保护装置40已经被图示为包括三个次级单元，但是保护装置40可包括更多或更少的次级单元。

在图示的配置中，深n-阱41已经被布置在n-阱43和第一和第二p-阱42a，42b下方，而且可被用于将第一和第二p-阱42a，42b与p型衬底49电隔离。

如图3A所示，第四P+区域44d和第四N+区域45d可被实现为围绕与每个次级单元相关的N+区域、P+区域和栅极区域的环。在具体实施方式中，第四P+区域44d和第四N+区域45d可被分别电连接至图2B的第一和第二金属环31，32。第四P+区域44d和第四N+区域45d可操作作为保护环，用于减少电荷从保护装置40向衬底49的注入。

在此处的具体实施方式中，n-阱43的左边区域可被称为保护装置40的第一半导体区域，第一p-阱42a可被称为保护装置40的第二半导体区域，n-阱43的中间区域可被称为保护装置40的第三半导体区域，第二p-阱42b可被称为保护装置40的第四半导体区域，而且n-阱43的右边区域可被称为保护装置40的第五半导体区域。虽然保护装置40例示了其中第一至第五半导体区域被实现为阱的配置，但是其它配置是可行的。例，在以下参考参考图14-15描述的各种实施例中，一个或多个阱被省略而替换使用本征区域。

虽然图3A例示了保护装置40的一个可能的俯视图，但是其它配置是可行的，例如包括更多或更少次级单元的配置和/或包括阱、栅极和/或扩散区域的不同布置的配置。例如，在一个实施例中，利用多个n-阱实现n-阱43的左边、中间和右边区域。

而且，虽然图3A-3C图示了n-阱43和第三p-阱42c毗邻，但是在其他配置中，隔离或间隙可布置在n-阱43和第三p-阱42c之间。例如，清晰隔离可布置在n-阱43的边缘和第三p-阱42c的边缘之间，或者本征或NTN注入阻挡区域可被用来阻挡制造期间的阱注入，从而提供阱之间的隔离。这个隔离可被用于提高锁定免疫力并增大n-阱(NW)对p-阱(PW)的隔离阻挡电压。在一个实施例中，n-阱43和第三p-阱42c隔开大约0.5um至大约2um（例如1um）。

参考图3B-3C，保护装置40的截面图已经被注释为示意性地描绘了保护装置40与信号节点2、高电源节点4、第一低电源节点3a、第二低电源节点3b和衬底电源节点5之间的各种电连接。虽然图3B-3C示意性描绘了节点与器件的有源区域和栅极结构之间的电连接的一个实施方式，但是其它配置是可行的。例如，可利用触点和金属层（例如与金属化或后端处理相关的触点和金属层）来实现图示的电连接。

在图示的配置中，第一P+区域44a和第三N+区域45c被电连接至信号节点2。此外，第一N+区域45a被电连接至第一低电源节点3a而且连接至第一NMET栅极区域46a。而且，第二和第三P+区域44b，44c被电连接至第二低电源节点3b。此外，第四N+区域45d被电连接至高电源节点4，第四P+区域44d被电连接至衬底电源节点5。

虽然图3B-3C图示了采用第一和第二低电源节点3a，3b的配置，但是此处的指教可应用至采用更多或更少低电源节点的配置。一个或多个互连的低电源节点在此可被称为低电源网络。

在图示的配置中，第二NMET栅极区域46b电悬浮。第二NMET栅极区域46b不操作作为金属氧化物半导体(MOS)晶体管的栅极，这是因为不同掺杂极性的区域处于栅极区域的相反侧。然而，第二NMET栅极区域46b已经被有利地用于操作作为注入阻挡区域以允许瞬间应力期间的更均匀的电流传导和更快的响应。

第一NMET栅极区域46a可与MOS晶体管结构相关，如下面还将详细描述的那样。

衬底电源节点V_SUB已经被电连接至第四P+区域44d。在一个实施例中，第四P+区域44d以Kelvin连接方式连接至第一和/或第二低电源节点3a，3b。例如，第四P+区域44d可被连接成使得第四P+区域44d和衬底电源节点5之间的电阻大于p型衬底49和第一和第二低电源节点3a，3b之间的电阻。虽然保护装置40被图示为包括衬底电源节点5，但是衬底电源节点5被省略而代之以电连接第四P+区域44d至第一和/或第二低电源节点3a，3b。

图3C的保护装置40已经被注释为示出由图示的结构形成的具体等效电路装置，例如第一NPN双极型晶体管51、第一PNP双极型晶体管61、第一电阻器81、第二电阻器82、第一二极管71、第二二极管72、第三二极管73和PMOS晶体管91。图3C的保护装置40已经被图示为包括第一电阻器结构70和第二电阻器结构80，它们可以是清晰电阻器。虽然保护装置40被图示为包括第一和第二电阻器结构70，80，但是可以省略这两个电阻器结构之一或者两者。

第一电阻器结构70可被用于在n-阱43和高电源节点4之间提供其它电阻，这可有助于改进与功率注入去耦合，降低锁定风险，和/或减小持续泄漏。比如，第一电阻器结构70可防止不期望的信号从高电源节点4注入信号节点2。第二电阻器结构80可被用于在第二P+区域44b和第二低电源节点3b之间提供附加的电阻，这可有助于控制与第一NPN双极型晶体管51和第一PNP双极型晶体管61相关的SCR的阻挡电压。可以以任何合适的方式，例如通过使用具有选来实现期望电阻的几何形状的电阻材料，实施第一和第二电阻器结构70，80。在具体实施方式中，可利用集成在器件形成足迹中的n-类型和/或p-类型多晶电阻器结构来实现第一和/或第二电阻器结构70，80。在一个实施例中，第一电阻器结构70的电阻被选择成介于大约100Ω至大约10kΩ的范围内。在一个实施例中，第二电阻器结构80的电阻被选择成介于大约50Ω至大约5kΩ的范围内。

第一NPN双极型晶体管51包括与第一N+区域45相关的发射极、与第一p-阱42a相关的基极、以及与n-阱43的左边区域相关的集电极。第一PNP双极型晶体管61包括与第一P+区域44a相关的发射极、与n-阱43的左边区域相关的基极、以及与第一p-阱42a相关的集电极。

第一二极管71包括与第三N+区域45c相关的阴极以及与第二p-阱42b相关的阳极。第二二极管72包括与第三p-阱42c相关的阳极以及与n-阱43相关的阴极。

第一二极管71包括与二极管的p-n结接口邻接的金属栅极结构。例如，在图示的配置中，第二NMET栅极区域46b的边缘被布置在第三N+区域45c和第二p-阱42b之间的边界上方。

这样的二极管在此可被称为“栅控二极管”，其可提供相对于某些传统二极管结构的改进的导电性。例如，在ESD事件期间，正向二极管导通可相对于传统二极管结构更靠近栅控二极管的表面。此外，栅控二极管的阳极和阴极区域可被形成为彼此更靠近，从而减小二极管的电阻并最小化二极管的正向恢复。利用一个或多个栅控二极管可导致应力条件期间的更低的电压过激。

第一电阻器81与第四N+区域45d和第一PNP双极型晶体管61的基极之间的n-阱43和深n-阱41的电阻相关。第二电阻器82与第二P+区域44b和第一NPN双极型晶体管51的基极之间的第一p-阱42a的电阻相关。

PMOS晶体管91包括与第一P+区域44a相关源极、与第一p-阱42a相关的漏极、与第一NMET栅极区域46a相关的栅极、以及与n-阱43的左边区域相关的体区。

图4是图3A-3C的保护装置的等效电路图100。电路图100包括第一NPN双极型晶体管51、第一PNP双极型晶体管61、二极管71-73、PMOS晶体管91和电阻器70，80-82，这在前面进行了描述。电路图100例示了部件与信号节点2、第一低电源节点3a、第二低电源节点3b、高电源节点4和衬底电源节点5之间的各种连接。

电路图100例示了图1A-1B的第一保护电路1的一个实施方式。例如，第一NPN双极型晶体管51和第一PNP双极型晶体管61可操作作为第一SCR11，图4的第一和第二二极管71，72可分别操作作为图1A-1B的第一和第二二极管21，22。图4已经图示了图1A-1B所示的诸如电阻器8之类的其它结构。

在使得信号节点2的电压相对于低电源节点3a增大的ESD事件电压期间，PMOS晶体管91可激活以提供保护装置的改进的保护和更小的器件导通电阻。已经利用NMET实现了PMOS晶体管91的栅极，其可操作来增大PMOS晶体管的阈值电压并相对于采用PMET的配置减小泄漏电流。

图5是根据另一实施例的保护装置110的截面图。

图5的保护装置110类似于图3A-3C的保护装置40，除了图5的保护装置110还包括抗保护氧化物(RPO)区域101。

在图示的配置中，RPO区域101被布置在第一NMET栅极区域46a的一部分上方而且在第一NMET栅极区域46a和第一P+区域44a之间的n-阱43的左边区域的表面上方。然而，其它RPO区域配置也是可行的。

RPO区域101可被用于在处理期间防止硅化物层在保护装置110的表面上的局部形成。硅化物层可具有相对低的电阻，因此可在ESD事件期间具有高电流密度。在具体示例中，阻止硅化物形成可进一步改进高应力电流处理能力，这是因为经过硅化物层和/或接近半导体表面的高电流可导致器件损坏，例如与硅化物形成的焦耳加热和低融化点相关的硅化物融化。由此，利用RPO区域101来防止形成硅化物层(同时在其它接触区域上形成硅化物)，可通过与没有RPO区域相比相对地增大流经保护装置的更深半导体区域（例如保护装置的阱和扩散区域）的电流量，来增大保护装置在过应力期间的稳健性。

当省略RPO区域时，MOS-形成包括由加速应力期间的导通速度取代的更高的持续泄漏电流。

在图示的配置中，在NMET栅极区域46a的边缘和第一P+区域44a的边缘之间提供间隔。然而，其它配置是可行的。例如，NMET栅极区域46a可延伸以消除间隔，由此使得NMET栅极区域46a和第一P+区域44a毗邻。使得这两个区域毗邻可加速高电流应力期间器件的导通，但是可允许更高的MOS导致的持续泄漏。

图6是集成电路210的另一实施例的示意框图。

图6的集成电路210类似于图1B的集成电路25，除了图6的集成电路210包括保护电路的不同的配置。具体地说，图6的集成电路210包括保护电路205，其包括第一SCR11、第二SCR12和二极管22。集成电路210可适合于各种配置，例如其中信号节点2利用DC耦合信号进行操作的实施方式。

如图6所示，第一SCR11包括电连接至信号节点2的阳极以及电连接至第一低电源节点3a的阴极，第二SCR12包括电连接至第二低电源节点3b的阳极以及电连接至信号节点2的阴极。二极管22如前面参考图1A-1B描述的那样进行连接。虽然图6例示了包括两个低电源节点的低电源网络，但是此处的指教可应用至包括更多或更少的低电源节点。

图示的保护电路205可被用于为信号节点2和低电源之间的正向及反向电压提供相对高的阻挡电压。例如，在一个实施例中，第一SCR 11可具有介于大约2V至大约6V的范围内的（例如3V）的触发电压，第二SCR 12可具有介于大约-2V至大约-6V的范围内（例如-3V）的触发电压。此处的指教可应用至正向及反向阻挡电压，而且可应用至不对称的正向及反向阻挡电压。在具体实施方式中，第一和第二SCRs 11，12的每一个都具有针对反向偏置的相对高的击穿电压，例如大于大约4V的击穿电压。按照这样的方式配置第一和第二SCRs 11，12有利于保护电路205针对正向及反向电压提供电压阻挡，从而提供针对正向及反向电压的SCR动作。

图7A是根据一个实施例的保护装置220的俯视图。图7B是沿线7B-7B截取的图7A的保护装置的截面图。图7C是沿线7B-7B截取的图7A的保护装置的注释截面图。

保护装置220包括深n-阱41、第一至第四p-阱42a-42d、第一和第二n-阱43a，43b、第一至第六P+区域44a-44f、第一N+区域45a、第三至第五N+区域45c-45e、第一和第二NMET栅极区域46a，46b、和氧化物区域48。出于简洁的目的，深n-阱41、NMET栅极区域46a，46b、和氧化物区域48已经从图7A的俯视图中省去。图示的保护装置220被制造在p型衬底49中。

图7A-7C的保护装置220中的具体结构类似于图3A-3C的保护装置40。例如，图7A-7C的第一n-阱43a和第一至第三p-阱42a-42c分别以与图3A-3C的n-阱43和第一至第三p-阱42a-42c类似的配置实现。此外，图7A-7C的第一至第四P+区域44a-44d、第一N+区域45a、第三和第四N+区域45c，45d以及第一NMET栅极区域46a以与图3A-3C所示的配置类似的配置实现。然而，不同于图3A-3C的保护装置40，图7A-7C的保护装置220省略了第二N+区域45b，代之以包括第一n-阱43a的中间区域中的第六P+区域44f。而且，在图示的配置中，第二NMET栅极区域46b被布置在第一n-阱43a的中间区域和第二p-阱42b之间的边界的上方，而且在第六P+区域44f和第三N+区域45c之间延伸。此外，保护装置220还包括围绕第三p-阱42c的第二n-阱43b以及围绕第二n-阱43b的第四p-阱42d。如图7A-7C所示，保护装置220包括第二n-阱43b中的第五N+区域45e以及第四p-阱42d中的第五P+区域44e。

在图示的配置中，第一P+区域44a、第三N+区域45c和第三P+区域44c被电连接至信号节点2。此外，第一N+区域45a、第二P+区域44b和第一NMET栅极区域46a被电连接至第一低电源节点3a。而且，第六P+区域44f和第二NMET栅极区域46b被电连接至第二低电源节点3b。此外，第五N+区域45e被电连接至高电源节点4，第四和第五P+区域44d，44e被电连接至衬底电源节点5。

保护装置220包括信号节点2和第一低电源节点3a之间的第一SCR保护结构。然而，不同于图3A-3C的包括第二低电源节点3b和信号节点2之间的二极管保护结构的保护装置40，图7A-7C的保护装置220已经被实现为包括第二低电源节点3b和信号节点2之间的第二SCR保护结构。具体地，第六P+区域44f、第一n-阱43a的中间区域、第二p-阱42b和第三N+区域45c已经被配置成操作作为第二低电源节点3b和信号节点2之间的SCR结构。

由此，图示的配置包括用于提供保护以防止信号节点和低电源之间接收到的正极性ESD事件的第一SCR、以及用于提供保护以防止信号节点和低电源之间接收到的负极性ESD事件的第二SCR。

为了实现针对在信号节点2和低电源网络之间接收的正负极性ESD事件的高阻挡电压，保护装置220包括第一n-阱43a和深n-阱41，它们电悬浮。具体地，在图示的配置中，第一n-阱43a中的第四N+区域45d电悬浮或者未被偏置。电悬浮这些区域允许第一n-阱43a和深n-阱41的电压被控制为高于和低于衬底电源节点5的电压的电压水平。

保护装置220还包括第二n-阱43b以及第三和第四p-阱42c，42d，它们被布置成围绕第一n-阱43a的环。第二n-阱43b以及第三和第四p-阱42c，42d可操作作为保护阱结构，该保护阱结构可被用于将装置与p型衬底49中制造的其它结构进行电隔离。保护阱结构可有助于收集从第一n-阱43a和深n-阱41相关的电悬浮n型结构注入衬底49的载流子。

图7C的保护装置220已经被注释为示出了由图示的结构（例如，第一NPN双极型晶体管51、第二NPN双极型晶体管52、第一PNP双极型晶体管61、第二PNP双极型晶体管62、第一PMOS晶体管91、第二PMOS晶体管92、第一电阻器221、第二电阻器222和第三电阻器223）形成的具体的等效电路装置。图7C的保护装置220还被图示为包括第一电阻器结构80a和第二电阻器结构80b，它们是清晰电阻器。虽然保护装置220被图示为包括第一和第二电阻器结构80a，80b，但是可省略两个电阻器结构之一和两者。

第一电阻器结构80a可被用于在第一p-阱42a和第一低电源节点3a之间提供附加的电阻，这可有助于控制与第一NPN双极型晶体管51和第一PNP双极型晶体管61相关的第一SCR的阻挡电压。第二电阻器结构80b可被用于在第二p-阱42b和信号节点2之间提供附加电阻，这可有助于控制与第二NPN双极型晶体管52和第二PNP双极型晶体管62相关的第二SCR的阻挡电压。第一和第二电阻器结构80a，80b可以以任何适当方式实现，例如通过使用具有选来实现期望电阻的几何形状的电阻材料。在具体实施方式中，可利用集成在器件制造足迹中的n型和/或p型多晶电阻器结构来实现第一和/或第二电阻器结构80a，80b。在一个实施例中，第一电阻器结构80a的电阻被选择为介于大约50Ω至大约5kΩ的范围内。在一个实施例中，第二电阻器结构80b has电阻被选择为介于大约50Ω至大约5kΩ的范围内。

第二NPN双极型晶体管52包括与第三N+区域45c相关的发射极、与第二p-阱42b相关的基极、以及与第一n-阱43a的中间区域相关的集电极。第二PNP双极型晶体管62包括与第六P+区域44f相关的发射极、与第一n-阱43a的中间区域相关的基极、以及与第二p-阱42b相关的集电极。第一NPN双极型晶体管51和第一PNP双极型晶体管61可以是之前参考图3A-3C描述的那样。

第一电阻器221与第二P+区域44b和第一NPN双极型晶体管51的基极之间的第一p-阱42a的电阻相关。第二电阻器222与第三P+区域44c和第二NPN双极型晶体管52的基极之间的第二p-阱42b的电阻相关。第三电阻器223与第一PNP双极型晶体管61的基极和第二PNP双极型晶体管62的基极之间的第一n-阱43a和深n-阱41的电阻相关。

第一PMOS晶体管91包括与第一P+区域44a相关的源极、与第一p-阱42a相关的漏极、与第一NMET栅极区域46a相关的栅极、以及与第一n-阱43a的左边区域相关的体区。此外，第二PMOS晶体管92包括与第六P+区域44f相关的源极、与第二p-阱42b相关的漏极、与第二NMET栅极区域46b相关的栅极、以及与第一n-阱43a的中间区域相关的体区。

图8是图7A-7C的保护装置220的等效电路图230。电路图230包括第一NPN双极型晶体管51、第二NPN双极型晶体管52、第一PNP双极型晶体管61、第二PNP双极型晶体管62、第一PMOS晶体管91、第二PMOS晶体管92和电阻器80a-80b，221-223，它们可与前面描述的一样。电路图230例示了组件与信号节点2、第一低电源节点3a、第二低电源节点3b、高电源节点4和衬底电源节点5之间的各种连接。

电路图230例示了图6的保护电路210的一个实施方式。例如，第一NPN双极型晶体管51和第一PNP双极型晶体管61可操作作为第一SCR 11，第二NPN双极型晶体管52和第二PNP双极型晶体管62可操作作为第二SCR 12。

在使得信号节点2的电压相对于第一低电源节点3a的电压增大的ESD事件期间，第一PMOS晶体管91可激活以提供保护装置的改进的保护和更低的器件导通电阻。此外，在使得信号节点2的电压相对于第二低电源节点3b的电压增大的ESD事件期间，第二PMOS晶体管92可激活以提供保护装置的改进的保护和更低的器件导通电阻。已经利用NMET实现了第一和第二PMOS晶体管91，92的栅极，这可操作来相对于采用PMET的配置增大PMOS晶体管的阈值电压并降低泄漏电流。

图9是根据另一实施例的保护装置240的截面图。图9的保护装置240类似于图7A-7C的保护装置220，除了图9的保护装置240还包括第一和第二RPO区域101a，101b。

在图示的配置中，第一RPO区域101a被布置在第一NMET栅极区域46a的一部分上方，并且在第一NMET栅极区域46a和第一P+区域44a之间的第一n-阱43a的左边区域的表面上方。此外，第二RPO区域101b被布置在第二NMET栅极区域46b的一部分上方，并且在第二NMET栅极区域46b和第六P+区域44f之间的第一n-阱43a的中间区域的表面上方。然而，其它RPO区域配置也是可行的。

第一和第二RPO区域101a，101b可相对于图7A-7C所示的配置减小与MOS晶体管相关的持续泄漏。然而，包括RPO区域101a，101b可相对于图7A-7C所示的减小保护装置240的导通速度。第一和第二RPO区域101a，101b的其它细节可类似于之前描述的那样。

图10是根据另一实施例的参考单电源的信号IO保护装置250的截面图。保护装置250包括深n-阱41、第一至第四p-阱42a-42d、第一和第二n-阱43a，43b、第一至第六P+区域44a-44f、第一N+区域45a、第三至第五N+区域45c-45e、第一和第二NMET栅极区域46a，46b以及氧化物区域48。保护装置250被制造在p型衬底49中。

图10的保护装置250类似于图7A-7C的保护装置220，除了保护装置250包括栅极连接的不同配置。例如，在图10所示的配置中，第一和第二NMET栅极区域46a，46b被电连接至高电源节点4。

按照这样的方式配置保护装置250可减小与第一和第二NMET栅极区域46a，46b相关的PMOS晶体管(例如，图7C所示的第一和第二PMOS晶体管91，92)的泄漏电流。例如，图示的配置可被用于在信号节点2和低电压之间具有低持续电流规则的应用。图示的配置可适合于其中高电源节点4与信号节点2的最小值和较小值之间的电压差小于用于制造保护装置的工艺的栅极氧化物可靠性规则的应用。

图11是根据另一实施例的参考单电源的信号IO保护装置260的截面图。保护装置260包括深n-阱41、第一至第三p-阱42a-42c、n-阱43、第一至第四P+区域44a-44d、第一至第四N+区域45a-45d、第一和第二NMET栅极区域46a，46b、氧化物区域48和RPO区域101。图示的保护装置260被制造在p型衬底49中。

图11的保护装置260类似于图3A-3C的保护装置40，除了保护装置260例示了不同的栅极连接配置以及还包括RPO区域101的配置。

例如，在图11所示的配置中，第一NMET栅极区域46a被电连接至高电源节点4。此外，RPO区域101被布置在第一NMET栅极区域46a的一部分上方，而且在第一NMET栅极区域46a和第一N+区域45a之间的第一p-阱42a的表面上方。

电连接第一NMET栅极区域46a至高电源节点4，可有助于降低图11所示的第一PMOS晶体管91的持续泄漏。此外，包括RPO区域101可被用于防止形成与第一NMET栅极区域46a相关的寄生NMOS晶体管结构。例如，在其中省略了RPO区域101、而且第一NMET栅极区域46a延伸至第一N+区域45a的边缘的配置中，可通过具有分别与第一N+区域45a、n-阱43的左边区域、和第一NMET栅极区域46a相关的源极、漏极和栅极的寄生NMOS晶体管产生泄漏电流。由此，包括RPO区域101可防止形成这种寄生NMOS晶体管结构，从而降低了保护装置的泄漏电流。

图12是根据另一实施例的参考单电源的信号IO保护装置270的截面图。保护装置270包括深n-阱41、第一至第四p-阱42a-42d、第一和第二n-阱43a，43b、第一至第六P+区域44a-44f、第一N+区域45a、第三至第五N+区域45c-45e、氧化物区域48和第一和第二RPO区域101a，101b。保护装置270被制造在p型衬底49中。

图12的保护装置270类似于图7A-7C的保护装置220，除了保护装置270例示了其中省略了图7A-7C的第一和第二NMET栅极区域46a，46b而代之以使用第一和第二RPO区域101a，101b的配置。例如，第一RPO区域101a被布置在第一p-阱42a和n-阱43的左边区域之间的边界的上方，而且在第一P+区域44a和第一N+区域45a之间延伸。此外，第二RPO区域101b被布置在第二p-阱42b和第一n-阱43a的中间区域之间的边界的上方，而且在第六P+区域44f和第三N+区域45c之间延伸。

按照这样的方式配置保护装置270可通过防止形成图7C所示的第一和第二PMOS晶体管91，92来减小保护装置的泄漏电流。因此，例如，图示的配置可用于具有信号节点2和低电压之间的低持续电流规则的应用。然而，保护装置270还可以具有相对于图7A-7C的保护装置220的更低的导通速度。

图13是根据另一实施例的参考单电源的信号IO保护装置280的截面图。保护装置280包括深n-阱41、第一至第三p-阱42a-42c、n-阱43、第一至第四P+区域44a-44d、第一至第四N+区域45a-45d、第六N+区域45f、第二NMET栅极区域46b、氧化物区域48和RPO区域101。图示的保护装置280被制造在p型衬底49中。

图13的保护装置280类似于图3A-3C的保护装置40，除了保护装置280例示了其中省略了图3A-3C的第一NMET栅极区域46a而代之以使用RPO区域101，并且其中包括第六N+区域45f的配置。例如，RPO区域101被布置在第一p-阱42a和n-阱43的左边区域之间的边界上方，而且在第一P+区域44a和第一N+区域45a之间延伸。此外，第六N+区域45f沿第一p-阱42a和n-阱43的左边区域之间的边界布置在RPO区域101下方。

按照这样的方式配置保护装置280可通过防止形成图3C所示的第一PMOS晶体管91而减小保护装置的泄漏电流。此外，包括第六N+区域45f有助于提供信号节点2和第一低电源节点3a之间的更高的阻挡电压和更高的触发电压。例如，第六N+区域45f增大了与第一P+区域44a、n-阱43的左边区域、第一p-阱42a和第一N+区域45a相关的PNPN SCR的触发电压。

图14是根据另一实施例的参考单电源的信号IO保护装置290的截面图。保护装置290包括深n-阱41、第一至第三p-阱42a-42c、n-阱43、第一至第四P+区域44a-44d、第一至第四N+区域45a-45d、第一和第二NMET栅极区域46a，46b、氧化物区域48、RPO区域101和n型本征区域295。图示的保护装置260被制造在p型衬底49中。

图14的保护装置290类似于图11的保护装置260，除了保护装置290包括n型本征区域295。

在具体制造工艺中，本征或NTN注入阻挡区域可被用来阻挡制造期间的阱注入。例如，在一个实施例中，NTN注入阻挡区域可被用来阻挡掺杂n-阱和p-阱（例如n-阱43和第一至第三p-阱42a-42c）相关的注入。NTN注入阻挡区域的使用可导致本征区域的形成，本征区域具有与背景掺杂浓度相对应的掺杂。例如，在图示的配置中，n型本征区域295可具有与背景掺杂浓度相对应的n-类型掺杂或与深n-阱41的形成相关的轮廓。在形成本征区域之后，NTN注入阻挡区域可被去除并且可在制造了保护装置之后不存在。

如图14所示，第一P+区域44a被布置在n型本征区域295中。此外，第一NMET栅极区域46a被布置在n型本征区域295和第一p-阱42a之间的边界上方，并且从第一P+区域44a向第一N+区域45a延伸。

保护装置290中包括n型本征区域295可相对于采用阱而不是本征区域的配置减小装置的寄生电容。保护装置290的其它细节可类似于之前描述的那样。

图15是根据另一实施例的参考的单电源的信号IO保护装置300的截面图。保护装置300包括深n-阱41、第一至第四p-阱42a-42d、第一和第二n-阱43a，43b、第一至第六P+区域44a-44f、第一N+区域45a、第三至第五N+区域45c-45e、第一和第二NMET栅极区域46a，46b、氧化物区域48和第一和第二n型本征区域295a，295b。保护装置300被制造在p型衬底49中。

图15的保护装置300类似于图10的保护装置250，除了保护装置300还包括第一和第二n型本征区域295a，295b。

如上所述，在具体制造工艺中，NTN注入阻挡区域可用来阻挡制造期间的阱注入。NTN注入阻挡区域可用来阻挡与对n-阱和p-阱（例如第一和第二n阱43a，43b和第一至第四p阱42a42d）进行掺杂相关的注入。NTN注入阻挡区域的使用可导致本征区域的形成，本征区域具有与背景掺杂浓度相对应的掺杂。例如，在图示的配置中，第一和第二n型本征区域295a，295b可具有与背景掺杂浓度相对应的n-类型掺杂或者与深n-阱41的掺杂相关的轮廓。在形成本征区域之后，NTN注入阻挡区域可被去除并且可在制造了保护装置之后不存在。

如图15所示，第一P+区域44a被布置在第一n型本征区域295a中。此外，第一NMET栅极区域46a被布置在第一n型本征区域295a和第一p-阱42a之间的边缘上方，而且在第一P+区域44a和第一N+区域45a之间延伸。而且，第六P+区域44f被布置在第二n型本征区域295b中。此外，第二NMET栅极区域46b被布置在第二n型本征区域295b和第二p-阱42b之间的边缘上方，而且在第六P+区域44f和第三N+区域45c之间延伸。

在保护装置300包括第一和第二n型本征区域295a，295b，可相对于采用阱而不是本征区域的配置降低寄生电容。保护装置300的其它细节可类似于之前描述的那样。

图16是根据另一实施例的参考的单电源的信号IO保护装置310的截面图。保护装置310包括深n-阱41、第一至第三p-阱42a-42c、n-阱43、第一至第四P+区域44a-44d、第一至第四N+区域45a-45d、第一和第二NMET栅极区域46a，46b、和氧化物区域48。图示的保护装置310被制造在p型衬底49中。

图16的保护装置310类似于图3A-3C的保护装置40，除了保护装置310例示了其中保护装置包括不同终端连接的配置。例如，在图示的配置中，保护装置310提供了高电源节点4和信号节点2之间的保护。如图16所示，第一P+区域44a和第三N+区域45c被电连接至高电源节点4；而且第一NMET栅极区域46a、第一N+区域45a、第二和第三P+区域44b，44c被电连接至信号节点2。

不同于图3A-3C的适合于为参考低电源的电路提供保护的保护装置40，图示的保护装置310适合于为参考高电源的电路提供保护。例如，在一个实施例中，保护装置310为与DAC输出相关的PMOS晶体管提供了保护。然而，其它配置是可行的。保护装置310的其它细节可类似于之前描述的那样。

图17是根据另一实施例的参考的单电源的信号IO保护装置320的截面图。保护装置320包括深n-阱41、第一至第四p-阱42a-42d、第一和第二n-阱43a，43b、第一至第六P+区域44a-44f、第一N+区域45a、第三至第五N+区域45c-45e、第一和第二NMET栅极区域46a，46b、以及氧化物区域48。保护装置320被制造在p型衬底49中。

图17的保护装置320类似于图7A-7C的保护装置220，除了保护装置320包括终端连接的不同配置。例如，在图示的配置中，保护装置320在高电源节点4和信号节点2之间提供了保护。如图17所示，第一P+区域44a、第三N+区域45c和第三P+区域44c被电连接至高电源节点4，而且第一和第二NMET栅极区域46a，46b、第一N+区域45a、第二P+区域44b和第六P+区域44f被电连接至信号节点2。

图示的保护装置320适合于为参考高电源的电路提供保护。保护装置320的其它细节可类似于之前描述的那样。

虽然在此以电连接在信号节点和低电源网络之间的情况图示了具体的保护装置，但是此处的指教可应用至其中保护装置电连接在高电源网络和信号节点之间的配置。例如，图5和9-15的保护装置可修改为按照参考图16和17描述的方式类似的方式参考高电源网络。

应用

采用上述保护方案的装置可实施在各种电子装置和接口应用中。除了半导体工业中的其它应用之外，电子装置的示例可包括但不限于消费电子产品、消费电子产品的部分、电子测试设备、高稳健性工业及汽车应用等。电子装置的示例还可包括光网或其它通信网络的电路以及用于电压基准和电动汽车电源管理的电路。电子产品可包括用于移动电话、基站、车辆引擎管理控制器、传输控制器等的电源管理集成电路而且，电子装置可包括未完工的产品，包括用于工业、医疗和汽车应用的产品。

前述说明以及权利要求可表示被“连接”或“耦接”在一起的元素或特征。就此处的使用而言，除非相反地明确说明，否则“连接”指的是一个元素/特征直接或间接连接至另一元素/特征，并且并非必须是机械的。类似地，除非相反地明确说明，否则“耦接”指的是一个元素/特征直接或间接耦接至另一元素/特征，并且并非必须是机械的。因此，虽然附图所示的各种方案描绘了元素和组件的示例配置，但是其它的插入元素、装置、特征或组件可出现在实际实施例中（假设所示电路的功能不会受到不利的影响）。

虽然已经针对具体实施例描述了本发明，但是对于本领域普通技术人员而言显而易见的其它实施例，包括不提供前述所有特征和优势的实施例，也包含在本发明的范围内。而且，上述各种实施例可组合以提供进一步的实施例。而且，一个实施例中示出的具体特征也可并入其它实施例。从而，本发明的范围仅仅由所附权利要求所限定。

Claims (42)

1.一种保护装置，包括：

衬底；

衬底中的第一n型半导体区域；

衬底中的第一p型半导体区域；

衬底中的第二n型半导体区域，其中第一p型半导体区域布置在第一和第二n型半导体区域之间；

衬底中的第二p型半导体区域，其中第二n型半导体区域布置在第一和第二p型半导体区域之间；

第一n型半导体区域中的第一p型扩散区域；

第一p型半导体区域中的第一n型扩散区域，其中第一n型扩散区域被电连接至第一节点；

第二p型半导体区域中的第二n型扩散区域，其中第一p型扩散区域和第二n型扩散区域被电连接至第二节点；

深n型区域，其处于第一n型半导体区域的至少一部分、第一p型半导体区域、第二n型半导体区域和第二p型半导体区域的下方；以及

处于第一p型扩散区域和第一n型扩散区域之间的栅极区域或抗保护氧化物(RPO)区域中的至少一个，

其中第一p型扩散区域、第一n型半导体区域、第一p型半导体区域和第一n型扩散区域被配置成操作作为第二节点和第一节点之间的第一电路径中的第一硅控整流器(SCR)。

2.根据权利要求1所述的保护装置，进一步包括：

第一p型半导体区域中的第二p型扩散区域；

第二p型半导体区域中的第三p型扩散区域；以及

衬底中的第三n型半导体区域，其中第二p型半导体区域布置在第二和第三n型半导体区域之间，其中深n型区域进一步布置在第三n型半导体区域的至少一部分下方。

3.根据权利要求2所述的保护装置，其中第一节点包括电源低网络，而且其中第二节点包括信号节点。

4.根据权利要求3所述的保护装置，其中第三p型扩散区域被电连接至电源低网络，其中第二n型扩散区域和第二p型半导体区域被配置成操作作为电源低网络和信号节点之间的第二电路径中的二极管。

5.根据权利要求4所述的保护装置，其中电源低网络包括第一电源低节点和第二电源低节点，其中第一SCR包括电连接至信号节点的阳极以及电连接至第一电源低节点的阴极，而且其中二极管包括电连接至第二电源低节点的阳极以及电连接至信号节点的阴极。

6.根据权利要求5所述的保护装置，其中第一和第二电源低节点通过金属互连的环相互电连接。

7.根据权利要求4所述的保护装置，进一步包括第二n型半导体区域中的第三n型扩散区域。

8.根据权利要求7所述的保护装置，进一步包括第三n型半导体区域中的第四n型扩散区域，其中第四n型扩散区域被电连接至电源高节点。

9.根据权利要求4所述的保护装置，其中栅极区域或RPO区域中的所述至少一个包括第一栅极区域，其中第一栅极区域包括与第一n型半导体区域邻接的第一部分以及与第一p型半导体区域邻接的第二部分。

10.根据权利要求9所述的保护装置，进一步包括第二p型半导体区域上方的第二栅极区域，其中第二栅极区域布置在第二n型扩散区域和第三p型扩散区域之间。

11.根据权利要求10所述的保护装置，其中第一和第二栅极区域包括与n型金属氧化物半导体晶体管的栅极相关的金属。

12.根据权利要求10所述的保护装置，其中第一栅极区域被电连接至电源低网络，而且其中第二栅极区域电悬浮。

13.根据权利要求12所述的保护装置，其中栅极区域或RPO区域中的所述至少一个还包括第一RPO区域，其中第一RPO区域包括第一n型半导体区域上方的第一部分以及第一栅极区域上方的第二部分。

14.根据权利要求10所述的保护装置，其中第一栅极区域被电连接至电源高节点，而且其中第二栅极区域电悬浮。

15.根据权利要求14所述的保护装置，其中栅极区域或RPO区域中的所述至少一个还包括第一RPO区域，其中第一RPO区域包括第一p型半导体区域上方的第一部分以及第一栅极区域上方的第二部分。

16.根据权利要求4所述的保护装置，其中栅极区域或RPO区域中的所述至少一个包括第一RPO区域，其中第一RPO区域包括与第一n型半导体区域邻接的第一部分以及与第一p型半导体区域邻接的第二部分。

17.根据权利要求16所述的保护装置，进一步包括：

沿第一n型半导体区域和第一p型半导体区域之间的边界的第四n型扩散区域；以及

与第二p型半导体区域邻接的第一栅极区域，其中第一栅极区域布置在第二n型扩散区域和第三p型扩散区域之间，而且其中第一栅极区域包括与n型金属氧化物半导体晶体管的栅极相关的金属。

18.根据权利要求4所述的保护装置，其中第一n型半导体区域包括第一n型阱区域，其中第二n型半导体区域包括第二n型阱区域，其中第三n型半导体区域包括第三n型阱区域，其中第一p型半导体区域包括第一p型阱区域，而且其中第二p型半导体区域包括第二p型阱区域。

19.根据权利要求4所述的保护装置，其中第一n型半导体区域包括第一n型本征区域，其中第二n型半导体区域包括第一n型阱区域，其中第三n型半导体区域包括第二n型阱区域，其中第一p型半导体区域包括第一p型阱区域，而且其中第二p型半导体区域包括第二p型阱区域。

20.根据权利要求4所述的保护装置，进一步包括围绕第一n型半导体区域、第二n型半导体区域、第三n型半导体区域、第一p型半导体区域和第二p型半导体区域的p型保护阱，其中p型保护阱包括电连接至衬底电源节点的第四p型扩散区域。

21.根据权利要求4所述的保护装置，进一步包括清晰电阻器，其中第二p型扩散区域被通过清晰电阻器电连接至电源低网络。

22.根据权利要求3所述的保护装置，进一步包括第二n型半导体区域中的第四p型扩散区域，其中第四p型扩散区域被电连接至电源低网络，其中第四p型扩散区域、第二n型半导体区域、第二p型半导体区域和第二n型扩散区域被配置成操作作为电源低网络和信号节点之间的第二电路径中的第二SCR。

23.根据权利要求22所述的保护装置，其中电源低网络包括第一电源低节点和第二电源低节点，其中第一SCR包括电连接至信号节点的阳极以及电连接至第一电源低节点的阴极，而且其中第二SCR包括电连接至第二电源低节点的阳极以及电连接至信号节点的阴极。

24.根据权利要求23所述的保护装置，其中第一和第二电源低节点通过金属互连的环相互电连接。

25.根据权利要求22所述的保护装置，进一步包括第三n型半导体区域中的第三n型扩散区域，其中第三n型扩散区域电悬浮。

26.根据权利要求25所述的保护装置，进一步包括围绕第一n型半导体区域、第二n型半导体区域、第三n型半导体区域、第一p型半导体区域和第二p型半导体区域的第一p型保护阱，其中p型保护阱包括电连接至衬底电源节点的第五p型扩散区域。

27.根据权利要求26所述的保护装置，进一步包括围绕第一p型保护阱的第一n型保护阱以及围绕第一n型保护阱的第二p型保护阱，其中第一n型保护阱包括电连接至电源高节点的第四n型扩散区域，而且其中第二p型保护阱包括电连接至衬底电源节点的第六p型扩散区域。

28.根据权利要求22所述的保护装置，其中栅极区域或RPO区域中的所述至少一个包括第一栅极区域，其中第一栅极区域包括邻接第一n型半导体区域的第一部分以及邻接第一p型半导体区域的第二部分。

29.根据权利要求28所述的保护装置，进一步包括处于第四p型扩散区域和第二n型扩散区域之间的第二栅极区域，其中第二栅极区域包括邻接第二n型半导体区域的第一部分以及邻接第二p型半导体区域的第二部分。

30.根据权利要求29所述的保护装置，其中第一和第二栅极区域包括与n型金属氧化物半导体晶体管的栅极相关的金属。

31.根据权利要求29所述的保护装置，其中第一和第二栅极区域被电连接至电源低网络。

32.根据权利要求31所述的保护装置，其中栅极区域或RPO区域中的所述至少一个还包括第一RPO区域，其中第一RPO区域包括第一n型半导体区域上方的第一部分以及第一栅极区域上方的第二部分，而且其中保护装置还包括第二RPO区域，其中第二RPO区域包括第二n型半导体区域上方的第一部分以及第二栅极区域上方的第二部分。

33.根据权利要求29所述的保护装置，其中第一和第二栅极区域被电连接至电源高节点。

34.根据权利要求22所述的保护装置，其中栅极区域或RPO区域中的所述至少一个包括第一RPO区域，其中第一RPO区域包括邻接第一n型半导体区域的第一部分以及邻接第一p型半导体区域的第二部分。

35.根据权利要求34所述的保护装置，进一步包括位于第四p型扩散区域和第二n型扩散区域之间的第二RPO区域，其中第二RPO区域包括邻接第二n型半导体区域的第一部分以及邻接第二p型半导体区域的第二部分。

36.根据权利要求22所述的保护装置，其中第一n型半导体区域包括第一n型阱区域，其中第二n型半导体区域包括第二n型阱区域，其中第三n型半导体区域包括第三n型阱区域，其中第一p型半导体区域包括第一p型阱区域，而且其中第二p型半导体区域包括第二p型阱区域。

37.根据权利要求22所述的保护装置，其中第一n型半导体区域包括第一n型本征区域，其中第二n型半导体区域包括第二n型本征区域，其中第三n型半导体区域包括第一n型阱区域，其中第一p型半导体区域包括第一p型阱区域，而且其中第二p型半导体区域包括第二p型阱区域。

38.根据权利要求22所述的保护装置，进一步包括第一清晰电阻器和第二清晰电阻器，其中第二p型扩散区域通过第一清晰电阻器电连接至电源低网络，而且其中第三p型扩散区域通过第二清晰电阻器电连接至信号节点。

39.根据权利要求3所述的保护装置，进一步包括电连接在电源高节点和电源低网络之间的电源钳位宏电路，其中当静电释放事件使得电源高节点的电压相对于信号节点的电压下降时，通过第一SCR和电源钳位宏电路的串联组合在电源高节点和信号节点之间提供保护路径。

40.根据权利要求2所述的保护装置，其中第一节点包括信号节点，而且其中第二节点包括电源高网络。

41.一种保护装置，包括：

衬底；

衬底中的第一掺杂类型的第一半导体区域；

衬底中的第二掺杂类型的第二半导体区域；

衬底中的第一掺杂类型的第三半导体区域，其中第二半导体区域布置在第一和第三半导体区域之间；

衬底中的第二掺杂类型的第四半导体区域，其中第三半导体区域布置在第二和第四半导体区域之间；

第一半导体区域中的第二类型的第一扩散区域；

第二半导体区域中的第一类型的第二扩散区域，其中第二扩散区域被电连接至第一节点；

第四半导体区域中的第一类型的第三扩散区域，其中第一和第三扩散区域被电连接至第二节点；

处于第一和第二扩散区域之间的栅极区域或抗保护氧化物(RPO)区域中的至少一个；以及

第一类型的深区域，处于第一半导体区域的至少一部分、第二半导体区域、第三半导体区域以及第四半导体区域下方，

其中第一扩散区域、第一半导体区域、第二半导体区域和第二扩散区域被配置成操作作为硅控整流器(SCR)。

42.一种制造保护装置的方法，所述方法包括：

在衬底中形成深n型区域；

在衬底中形成第一n型半导体区域；

在衬底中形成第一p型半导体区域；

在衬底中形成第二n型半导体区域，其中第一p型半导体区域布置在第一和第二n型半导体区域之间；

在衬底中形成第二p型半导体区域，其中第二n型半导体区域布置在第一和第二p型半导体区域之间，其中深n型区域处于第一n型半导体区域的至少一部分、第一p型半导体区域、第二n型半导体区域和第二p型半导体区域下方；

在第一n型半导体区域中形成第一p型扩散区域；

在第一p型半导体区域中形成第一n型扩散区域；

将第一n型扩散区域电连接至第一节点；

在第二p型半导体区域中形成第二n型扩散区域；

将第一p型扩散区域和第二n型扩散区域电连接至第二节点；以及

在第一p型扩散区域和第一n型扩散区域之间形成栅极区域或抗保护氧化物(RPO)区域中的至少一个。