CN1781228A

CN1781228A - 用于断电操作模式下的供电线的硅控整流器静电放电保护装置

Info

Publication number: CN1781228A
Application number: CN 200480011606
Authority: CN
Inventors: 柯尼里·克里斯汀·鲁斯; 约翰·阿墨; 马克斯·莫根斯; 柯恩·法海吉
Original assignee: Sanorff European Corp; Sarnoff Corp
Current assignee: Sophie Kors Ltd
Priority date: 2003-04-10
Filing date: 2004-04-06
Publication date: 2006-05-31
Anticipated expiration: 2024-04-06
Also published as: CN100539352C

Abstract

本发明涉及一种用于保护集成电路的输电线(1050)的静电放电(ESD)保护装置(1000)。在一实施例中，所述ESD保护装置包括：一第一硅控整流器(SCR)(1002₁)，其耦接在一第一输电线(1050₁)与一第二输电线(1050₂)之间；和一第二SCR(1002₂)，其以反平行方式耦接到所述第一输电线与所述第二输电线之间的所述第一SCR。一第一触发装置(1020₁)耦接到所述第一输电线和所述第一SCR的一第一触发门(1008₁)，且一第二触发装置(1020₂)耦接到所述第二输电线和所述第二SCR的一第一触发门(1008₂)。所述触发装置和所述SCR提供输电线的可兼容断电模式的操作以及ESD保护。

Description

用于断电操作模式下的供电线的硅控整流器静电放电保护装置

交叉参考

本专利申请案要求2003年4月10日申请的第60/461,676号美国临时专利申请案，和2003年8月25日申请的共同待决的第10/648,545号美国专利申请案，和2001年11月5日申请的共同待决的第10/007,833号美国专利申请案的权利；所述第10/007,833号美国专利申请案要求2001年3月30日申请的第60/280,345号美国临时专利申请案、2000年11月6日申请的第60/246,123号美国临时专利申请案和2001年2月2日申请的第60/266,171号美国临时专利申请案的权利。本专利申请还涉及2002年3月15日申请的共同待决的第10/099,263号美国专利申请案和2002年3月15日申请的第10/099,600号美国专利申请案。前述专利申请案的全文以引用的方式并入本文中。

技术领域

本发明大体而言涉及静电放电(ESD)保护线路的领域，且更具体而言，本发明涉及用于IC上的电源到供电线之间的ESD硅控整流器(SCR)装置，其中允许所述供电线进入断电操作模式。

背景技术

集成电路(IC)和其它半导体装置对可通过与ESD事件接触而产生的高电压非常敏感。同样，静电放电(ESD)保护线路是集成电路所必需的。ESD事件通常产生于高电压电势(一般是几千伏)的放电并导致短时间(一般是100纳秒)的高电流脉冲(几安培)。例如，通过人与IC的导线接触或通过充满电的机器在IC的其它导线中放电而在IC内产生ESD事件。在将集成电路安装到产品内部期间，这些静电放电会损坏IC且从而需要对产品进行昂贵的修复，通过提供一种用于耗散IC可能经受的静电放电的机构可避免这种情况。

在互补金属氧化物半导体(CMOS)场效晶体管中特别提出了ESD问题。为防止这些过压状态，已将硅控整流器(SCR)和其它保护装置(诸如栅极接地NMOS)并入CMOS IC的线路中来为由高静电电势的放电而产生的高电流提供放电路径。在ESD事件之前，SCR处于不导电状态。一旦遭遇ESD事件的高电压，SCR就转变为导电状态以将电流分流到地面。SCR维持这种导电状态，直到电压被放电到安全水平为止。

图1A描绘先前技术SCR的示意图，所述SCR包括于集成电路中以提供如第5,465,189号美国专利和第5,502,317号美国专利中说明性提供的ESD保护。详细而言，所说明的先前技术集成电路100具有从一垫片148连接到地面的SCR保护电路101。垫片148还视情况通过一限流电阻器R_L而连接到IC的保护线路。SCR保护电路101包含一触发装置105和一SCR 102。SCR 102进一步包含一NPN晶体管T1 131和一PNP晶体管T2 132。详细而言，SCR保护装置101包括一阳极122，其连接到垫片148并连接到一电阻器R_B2 142的一侧。电阻器R_B2 142代表N井的电阻，在SCR 102的PNP晶体管的基极处可看到这个，如下文将作更详细的讨论。另外，阳极122耦接到PNP晶体管T2 132的发射极108，其平行于N井电阻R_B2 142。第一阳极134包括PNP晶体管T2 132的基极、电阻器R_B2 142的另一侧和NPN晶体管T1 131的集电极。另外，PNP晶体管T2 132的集电极106连接到一第二节点136，所述节点136还连接到NPN晶体管T1 131的基极106，并连接到电阻器R_B1 141的一侧。电阻器R_B1 141的另一侧连接到一第三节点124，所述第三节点124接地且作为阴极。此外，NPN晶体管T1 131的发射极112还连接到接地的第三节点124。

触发装置105是一说明性的接地栅极NMOS(GGNMOS)，其源极127和栅极126耦接到地面。另外，GGNMOS晶体管105的漏极125和源极127分别耦接到NPN晶体管T1 131的集电极110和发射极112。此外，GGNMOS晶体管的栅极126和源极127还连接到接地的第三节点124(即，SCR的阴极)。

图1B描绘如图1A中所描绘的先前技术低电压触发SCR(LVTSCR)的横截面。此外，图1B说明性地包括与IC 100的P和N掺杂区相关的SCR电路的示意图。具体而言，集成电路100包括P型衬底103，其中形成有彼此相邻的N井104和P井106。在N井104和P井106的邻接边界处形成一结107。

第一P+区108形成于N井104内。此外，第一N+区112和第二P+区114随即形成于P井106内。另外，第二N+区110形成于P井106和N井104上，使得第二N+区110与P井和N井区106和104的结107重叠。由P+和N+表示的区是掺杂水平比N井和P井区104和106的掺杂水平高的区。

在大多数最新CMOS处理技术中使用浅沟道隔离(STI)来横向分离高掺杂区。在形成高P+和N+掺杂区之前执行浅沟道隔离。详细而言，从硅表面的特定区域中蚀刻沟槽，并沉积绝缘材料(例如二氧化硅(SiO₂))以填充沟槽。诸如二氧化硅(SiO₂)的门介电层130生长在所述表面的暴露裸硅的部分上方。门电极材料(例如多晶硅)沉积在整个表面上方。通过光刻掩蔽和其后的蚀刻步骤来构造门电极材料和门电介质。在掩蔽和蚀刻步骤后，仅留下门电介质130和门电极128的光图案化区域，如所说明。接着，STI之间的硅接受离子植入以形成如上文所讨论的高掺杂P和N区。

具体而言，在执行STI并产生高掺杂区后，将第一STI区116₁说明性地定位在第一P+掺杂区108的左边。另外，将第二STI区116₂定位在第一P+区108和第二N+区110之间。此外，将第三STI区116₃定位在第一N+区112和第二P+区114之间，且将第四STI区116₄定位在第二P+区114的左边。

GGNMOS晶体管105的栅极126分离第一和第二N+区112和110。此外，GGNMOS晶体管105用于“触发”，即接通SCR。详细而言，GGNMOS晶体管105是N通道MOS晶体管，其包括漏极和源极，所述漏极和源极分别由第二N+区110和第一N+区112形成。NMOS通道形成于第一和第二N+区域112和110之间的P井区120的表面处。另外，因为栅极126接地，所以防止了P井区120在第一和第二N+区112和110之间形成NMOS通道，进而保留了SCR的双极晶体管T1 131的功能性。

NPN晶体管T1131的发射极由第一N+区112形成，基极由P井106形成，且集电极由N井104形成，其与第二N+区110(NMOS漏极)电并联。PNP晶体管T2 132的发射极由第一P+区108形成，基极由N井104和第二N+区110形成，且集电极由P井106形成。应注意，N井104和漏极区110界定NPN晶体管T1 131的集电极和PNP晶体管T2 132的基极。

第一P+区108与第二N+区110隔开。在一其中N井104视情况通过额外的N+区(未图示)而连接到阳极122的实例中，便在其间界定N井电阻R_B2 142(例如，N井104中的额外的N+区)。否则，如果N井是浮置的，便不界定电阻器R_B2 142(如图1B中的虚线绘制)。同样，井电阻R_B2 142是PNP晶体管T2 132的基极电阻，且其电阻值取决于N型材料的电阻系数值。N型材料包括N井104(即，基极)的掺杂水平以及长度和横截面面积。通常，电阻R_B2 142在500欧姆到5000欧姆的范围内，或如果N井是浮置的(如图1B中所示)，电阻R_B2 142便是开路。此外，因为第二N+区110耦接到N井104，所以N+区110还充当PNP晶体管T2 132的基极的一部分。同样，P井区106形成NPN晶体管T1 131的基极且还具有衬底电阻R_B1 141。通常，电阻R_B1 141在500到5000欧姆的范围内。

阳极122、阴极124和衬底连接物125通过硅化物层118_A、118_C和118_S(统称为硅化物层118)分别耦接到第一P+区域108、第一N+区域112和第二P+区域114。此外，所属领域的技术人员将了解，存在不具有硅化物层的较老处理技术。同样，阳极122、阴极124和衬底连接物125直接连接到N+和P+区。形成硅化物层118，使得导电材料(通常为钨或钴)在整个IC晶圆上方沉积为非常薄的膜。然后是加热步骤，且金属仅与硅表面反应以形成硅和金属的合金(“硅化物”)。诸如氧化物或氮化物的其它表面不与金属反应。可选择性地蚀刻掉未反应的金属，使得硅上仅留有硅化物层。硅化物层118作为分别在阳极122、阴极124和衬底连接物125的每个金属触点121_A、121_C和121_S(统称为金属触点121)之间的导电粘结材料。图1B描绘一典型实施例，其中在部分NMOS 105中阻碍硅化物的形成。

在操作中，包含NPN和PNP晶体管T1131和T2132的保护性SCR电路102将不在阳极122与接地阴极124之间传导电流。即，SCR 102被关断，因为没有高电压(例如ESD电压)施加到SCR 102，而仅施加了IC的常规信号电压。一旦在垫片148处发生ESD事件，在阳极122上便出现电压电势。此外，由ESD事件产生的电压电势经由N井104而部分传送到N+区110。即，阳极122、P+区108、N井区104和N+区110是串联连接的，使得将在N+区110处形成电压。

N+区110和P井106形成充当SCR 102的触发机构的二极管。详细而言，N+区110和P井区120充当二极管D_R。当越过二极管的电压超过二极管反向击穿电压(通常为6-10伏)时，二极管D_R(以虚线绘制)将导电。即，一旦从N+区110上的ESD事件部分传送的电压超过二极管D_R反向击穿电压，便发生雪崩效应，使得在二极管D_R的PN结中产生空穴和电子。空穴流入P井106的P井区120和119中并流到接地的P+区114。P井区120和119中的电势增加且电子从N+区112(发射极)主要流入P井区120中并还流入表示为119的P井区的部分中。少数载流子(电子)流入P井区120导致触发SCR 102。同样，二极管D_R的PN结中产生的电子将流入N井104中并导致P+发射极108将少数载流子(空穴)注入N井104中。

具体而言，在N+区110和P井区120的PN结处产生的多数载流子(即空穴)与从N+区112(发射极)射出的少数载流子(电子)在P井区120和119中重新组合。同样，NPN晶体管T1 131的基极汲取电流，例如在P井区120中的栅极G1处，其随后接通NPN晶体管T1 131。此外，NPN晶体管T1 131的集电极耦接到PNP晶体管T2 132的基极，其接通PNP晶体管T2 132。NPN晶体管T1 131的集电极电流等于T1 131的电流增益(β₁)乘以晶体管T1 131的基极电流。电流增益β₁取决于NPN晶体管T1 131的基极和发射极中的几何尺寸和掺杂水平。同样，电流增益β₂取决于PNP晶体管T2 132的几何尺寸和掺杂水平。

照此，一旦接通NPN晶体管T1 131，T1 131基极便将基极电流提供给PNP晶体管T2 132。因此，PNP晶体管T2 132的基极电流大于NPN晶体管T1 131的基极电流。另外，PNP晶体管T2 132的电流增益β₂实现为T2 132集电极电流，其接着被反馈到NPN晶体管T1 131的基极，进而放大NPN晶体管T1 131的基极电流。SCR 102中的基极电流的这种放大在晶体管T1131及T2 132之间的回路中逐渐持续增大。因此，接通的SCR中的导电也称作“再生过程”。

SCR 102变得高度导电并以阳极与阴极之间非常小的电压降(通常为1-2伏)维持电流流动。因此，一旦接通SCR 102，来自ESD事件的电流就从阳极122流到接地的阴极124。照此，SCR 102保护IC线路100的剩余部分。一旦ESD事件已从阳极122放电到阴极124，SCR 102就关断，因为其不能维持其再生导电模式。

关键是尽可能快地使ESD事件放电，从而防止损坏IC线路，以及防止损坏保护性SCR本身。在上文的先前技术LVTSCR中，NMOS晶体管105集成在SCR 102内。由于NPN晶体管T1 131和PNP晶体管T2 132过大的基极宽度，因此作为一集成触发构件插入的N+区扩散部分110是不利的。因此，由于N+扩散部分的插入和电荷载流子的高度重组，大的横向T1和T2晶体管尺寸会导致缓慢的SCR触发。详细而言，N+区110(“触发扩散区”)使T2 132的这个部分的电流增益降低，N+区110也是PNP晶体管T2 132的基极的一部分。也就是说，因为N井区104具有置于其中的更高掺杂的N+区110，所以晶体管T2 132的总电流增益β₂减小，其会阻止(例如延迟或阻止)SCR 102在ESD事件期间的触发。因此，在此项技术中需要一种具有可靠且可控触发机构的快速触发SCR保护装置。

电路设计者常发现，提供线路来允许供电线进入断电模式是有利的，例如出于省电目的。断电模式意味着一或多个不同电源可接地，而IC的其它供电线保持带电。因此，可临时使当前未用于IC的功能方面的部分IC电路断电以节省功率，且然后在需要时使所述线带电。

图9A和图9B描绘两个先前技术电路，其说明性地为输电线提供输电线耦接以用于输电线之间的ESD保护。参考图9A，“反平行”(即反平行)的二极管906₁和906₂耦接第一和第二输电线902₁和902₂。第一和第二输电线902₁和902₂说明性地在正常的电路操作期间具有高于地面904的电压电势。因为反平行的二极管906₁和906₂并联地耦接在第一和第二输电线902₁和902₂之间，所以如果输电线902之一接到地面904，二极管906之一就变为正向偏压且导电，并实质上将另一供电线也分流到地面904。举例而言，如果第一输电线902₁被断电到地面904，那么示范的二极管906₂将变为正向偏压且导电，并有效地将电流从第二输电线分流到地面904。因此，如图9A中说明性的显示，输电线902之间的反平行二极管906不提供与“断电模式”兼容的解决办法。当部分线路由于限制能耗的缘故而被断电时，这种“断电模式”出现在集成电路上。

图9B描绘NMOS装置908，其耦接在两个输电线902₁和902₂之间以在正常的电路操作期间提供与断电模式兼容的ESD保护。详细而言，NMOS装置908的源极说明性地耦接到第一输电线902₁，而NMOS装置908的漏极耦接到第二输电线902₂。此外，NMOS装置908的栅极和P衬底耦接到地面904。置于P衬底中的N+区形成NMOS装置908的源极和漏极区。应注意，NMOS装置908的漏极和源极区是对称的且可取决于所施加的电压极性而进行交换。

此外，N+区和P衬底共同形成寄生双极性晶体管，其中N+到P衬底的结形成反向偏压二极管910，例如显示为二极管910₁和910₂(以虚线绘制)。在一其中输电线之一被接地的实例中，另一输电线因为由对应的N+区和P衬底所形成的反向偏压二极管910而将不分流到地面904。

具体而言，如果输电线902之一被断电到地面904，而另一输电线仍然带电，那么对称的NMOS装置908的横向寄生NPN晶体管将一直使N+到P衬底的结之一被反向偏压。举例而言，如果第一输电线902₁被断电到地面904，而第二输电线902₂仍带电，那么由NMOS装置908的横向寄生NPN晶体管形成的反向偏压二极管901₁将防止第一输电线902₁将电流分流到地面904。应注意，因为NMOS装置908的P衬底和栅极连接到地面904，所以漏极与源极之间的NMOS电流被切断。

尽管图9B的基于NMOS的ESD保护装置908是兼容断电的，但NMOS装置908具有较差的ESD电压箝位特性。此外，NMOS ESD保护装置908占据较大的面积，且因此阻碍了试图进一步减小IC尺寸的制造技术。因此，在此项技术中需要一种在输电线之间提供改进的ESD电压箝位的ESD保护电路，其中允许所述输电线在断电操作模式下操作，同时具有很高的ESD保护性能和高的面积效率。

发明内容

本发明的静电放电(ESD)保护装置克服了迄今为止与先前技术相关联的缺点，以便保护集成电路的输电线。在一实施例中，ESD保护装置包括第一硅控整流器(SCR)，其耦接在第一输电线与第二输电线之间；和第二SCR，其以反平行方式耦接到第一与第二输电线之间的第一SCR。第一触发装置耦接到第一输电线和第一SCR的第一触发门，而第二触发装置耦接到第二输电线和第二SCR的第一触发门。

在第二实施例中，静电放电(ESD)保护装置包括第一硅控整流器(SCR)，其耦接在第一输电线与第二输电线之间；和第二SCR，其以反平行方式耦接到第一与第二输电线之间的第一SCR。诸如单个NMOS晶体管的触发装置耦接在第一与第二输电线之间，其中NMOS晶体管具有一耦接到第一和第二SCR中的每个SCR的第一门的体端子(bulk terminal)，且其中NMOS晶体管的体端子进一步耦接到第一和第二SCR的体端子。

在第三实施例中，静电放电(ESD)保护装置包括第一硅控整流器(SCR)，其耦接在第一输电线与第二输电线之间；和第二SCR，其以反平行方式耦接到第一与第二输电线之间的第一SCR。诸如至少一个二极管的第一触发装置在正向导电的方向上从第一SCR的第二门耦接到第二输电线，而诸如至少一个二极管的第二触发装置在正向导电的方向上从第二SCR的第二门耦接到第一输电线。在每个所述说明性实施例中，触发装置和SCR提供输电线的可兼容断电模式的操作，以及ESD保护。

附图说明

图1A描绘包括于集成电路中以提供ESD保护的先前技术SCR的示意图；

图1B描绘图1A的先前技术低电压触发SCR(LVTSCR)装置的横截面图；

图2A描绘本发明的NMOS触发的SCR ESD保护装置的四个说明性示意图实施例；

图2B描绘本发明的PMOS触发的SCR ESD保护装置的说明性示意图；

图3描绘图2A和图2B的NMOS或PMOS触发的SCR ESD保护装置的SCR的第一实施例的横截面图；

图4描绘图2A的NMOS触发的SCR ESD保护装置的第一实施例的俯视图；

图5描绘图2B的PMOS触发的SCR ESD保护装置的第二实施例的俯视图；

图6描绘图2A和图2B的NMOS或PMOS触发的SCR ESD保护装置的SCR的第二实施例的横截面图；

图7描绘后端镇流(back end ballasted)的NMOS触发装置的横截面图；

图8描绘具有后端镇流的NMOS触发装置的SCR ESD保护装置的俯视图；

图9A和图9B描绘两个先前技术电路，其说明性地为输电线耦接提供输电线。

图10描绘具有两个NMOS触发装置的本发明的SCR ESD保护装置的第一实施例的示意图；

图11描绘具有一个NMOS触发装置的本发明的SCR ESD保护装置的第二实施例的示意图；

图12描绘具有二极管触发装置的本发明的SCR ESD保护装置的第三实施例的示意图；

图13描绘具有二极管触发装置的本发明的SCR ESD保护装置的第四实施例的示意图；和

图14描绘具有两个二极管触发装置的本发明的SCR ESD保护装置的第五实施例的示意图；

为便于理解，在可能之处使用相同的数字编号来表示图式所共有的相同元件。

具体实施方式

下文所描述的方法步骤和结构不形成制造集成电路(IC)的完整方法流程。本发明可与此项技术中当前所使用的集成电路制造技术结合起来实践，且仅包括这么多共同实践的方法步骤，因为是理解本发明所必需的。代表制造期间IC的部分的横截面和布局的图式并不是按比例绘制的，而是绘制用来说明本发明的重要特征。此外，图式在可能之处说明性地包括与集成电路的P和N型掺杂区相关的线路(例如SCR电路)的示意图。

本发明是参考CMOS装置而描述的。然而，所属领域的技术人员将了解，选择不同的掺杂类型和调节浓度允许本发明应用于NMOS、PMOS和易于被ESD损坏的其它方法。

图2A描绘本发明的NMOS触发的SCR ESD保护装置201的四个说明性示意图实施例(A-D)。示意图A-D中的每个实施例说明性地描绘耦接到触发装置205和SCR 202的IC垫片148。一可选的限流电阻器R_L可定位于待保护的线路与SCR ESD保护装置201之间。触发装置205和SCR 202一起作为集成电路(IC)200上的线路的保护装置。详细而言，触发装置205和SCR 202保护IC线路免受可发生在耦接到IC线路的垫片148处的静电放电(ESD)的损坏。当接通SCR 202时，其充当分流器以将任何ESD电流从垫片148改向到地面。触发装置205接通，也就是说，“触发”SCR 202，以快速耗散这些过压ESD状态。

参看图2A的示意图A，SCR保护装置201包括阳极122，其连接到垫片148并视情况连接到电阻器R_B2 242的一侧。R_B2 242代表SCR 202的晶体管T2 232的基极中的N井电阻，其在下文将作更详细的讨论。另外，阳极122耦接到PNP晶体管T2 232的发射极108，其平行于N井电阻R_B2 242。视情况，许多二极管Ds(以虚线绘制)可耦接在阳极122与PNP晶体管T2232的发射极108之间。视情况提供串联连接的二极管Ds(通常为1-4个二极管)以增加SCR的保持电压，其可用来满足闭锁规格。

第一节点134包括PNP晶体管T2 232的基极、电阻器R_B2 242的另一侧和NPN晶体管T1 231的集电极。另外，PNP晶体管T2 232的集电极连接到第二节点136，所述第二节点136还连接到NPN晶体管T1 231的基极，并连接到电阻器R_B1 241的一侧，且连接到触发器205中(下文讨论)。电阻器R_B1 241的另一侧连接到第三节点124，其被接地并充当阴极。电阻器R_B1241代表SCR 202的晶体管T1 231的基极中的衬底电阻，下文将对其作更详细的讨论。此外，PNP晶体管T1 231的发射极还连接到接地的第三节点124，其充当阴极。

示意图A中的触发装置205包括NMOS晶体管206，其中栅极连接到源极和外部电阻器210。具体而言，NMOS晶体管206的漏极耦接到垫片148，栅极耦接到源极以切断所有的MOS电流，且NMOS晶体管206的源极和栅极耦接到SCR 202中的第二节点136。此外，电阻器210在一端耦接到第二节点136，且在另一端耦接到第三节点124。也就是说，电阻器210在SCR晶体管T1 231和T2 232的外部，且提供成与P衬底103的固有电阻R_B1 241并联(当不存在P井时)，或与P井104并联。电阻器210被选为具有低于固有基极电阻R_B1 241的电阻值，并充当分流电阻器以将小量电流导向地面。因此，电阻器210为触发装置205的源极与地面之间的不良漏电流提供路径，否则其可能无意地触发SCR 202。此外，如所属领域的技术人员将了解的，电阻器210将控制SCR的所谓的保持电流。

图2A的图B-D中所描绘的剩余三个示意图是相同的，只是触发装置205是显示在不同的实施例中。举例而言，在示意图B中，NMOS晶体管具有漏极体栅极耦接(drain-bulk-gate coupling)，即局部体(P井)和栅极相连且漏极对体的耦接是通过漏极对体的电容(图中未示)来实现的。在示意图C中，NMOS是隔离的P井，且在示意图D中，两个共基共射串联(cascode)NMOS晶体管206₁和206₂用作触发装置205的一部分。此外，所属领域的技术人员将了解，可实施其它触发装置和配置，其可在SCR 202的外部。

耦接的触发NMOS晶体管206(如图2A的示意图中所示)允许SCR 202接通得比先前技术LVTSCR装置(参阅图1A)快。具体而言，NMOS晶体管206的漏极不再耦接到NPN晶体管T1 231的集电极(也不耦接到PNP晶体管T2 232的基极)，其用于在PNP晶体管T2 232的N⁺区110(基极)与NPN晶体管T1 231的P井区120(基极)之间提供反向偏压的击穿电压。事实上，NMOS晶体管206的源极和栅极被直接耦接到NPN晶体管T1 231的基极，下文将关于图3和图4对其作更详细的讨论。

此外，本发明所属领域的技术人员将了解，还可利用PMOS触发的SCRESD保护装置。举例而言，图2B描绘代表本发明的PMOS触发的SCR ESD保护装置201的说明性示意图E。此外，所属领域的技术人员将了解，具有漏极体栅极耦接的PMOS晶体管或两个共基共射串联PMOS晶体管或其它外部触发装置205可用作ESD保护装置201的一部分，如上文所述。

出于简明目的，本发明将被讨论为如在图2A的示意图A中所说明性描绘的NMOS触发的SCR。图3描绘图2A和图2B的NMOS触发的SCR ESD保护装置201的SCR 202的横截面图。

具体而言，保护装置201部分包括一P型衬底303，N井304和P井306形成于其中。N井304和P井306彼此相邻并在邻接边界处形成一结307。第一P+区308形成于N井304内。此外，单个N+区312和第二P+区314形成于P井306内。表示为P+和N+区是掺杂水平比N井和P井区304和306高的区。此外，应注意，没有“第二N+区110”形成于P井304区与N井306区之间的结307上方并与其重叠，如图1B的先前技术中所示。

图3中的说明性示意图代表SCR 202的组件，其对应于图2A中的示意图。也就是说，将图3说明和讨论成用于源极和栅极连在一起的NMOS触发装置的SCR。然而，所属领域的技术人员将了解，在使用PMOS触发装置处，图3中说明性显示的N和P型区以及电势和端子都被反向。参看图3，由N+区312(发射极)、P井306(基极)和N井304(集电极)形成NPN晶体管T1 231。由P+区308(发射极)、N井区304(基极)和P井区306(集电极)形成PNP晶体管T2 232。应注意，N井304具有作为NPN晶体管T1 231的集电极以及PNP晶体管T2 232的基极的双重功能。同样，P井306具有作为PNP晶体管T2 232的集电极以及NPN晶体管T1 231的基极的双重功能。第二P+区314形成衬底连接物125，其常连接到阴极124并接地。

P井306具有固有电阻，据观察所述固有电阻为NPN晶体管T1 231的井/衬底或基极电阻R_B1 241。井/衬底电阻R_B1 241表现在衬底连接物125(其包括P+区314)与晶体管T1 231的固有基极节点之间。同样，N井304具有固有电阻，据观察所述固有电阻为PNP晶体管T2 232的基极电阻R_B2 242。N井或基极电阻R_B2 242表现在晶体管T2 232的固有基极节点与可选的N井连接物(图3中未示)之间，N井304中的N+掺杂区将形成所述N井连接物。这个N井连接物是可选的，但将其省去(图3中显示为浮置的)，因为它对装置的功能没有贡献。同样，N井连接物仅为具有N井触发分接头G2(参阅图2B的示意图E)的PMOS触发SCR所需。对于N井或P型衬底而言，相关联的电阻是固有电阻。井或衬底电阻值取决于掺杂水平以及N井304和P井306/P衬底303的长度和横截面积。通常，井/衬底电阻R_B1 241和R_B2 242(如果提供有N井连接物)的电阻值对于硅材料而言在500欧姆到5000欧姆的范围内。

浅沟道隔离(STI)用于分离将接受图6中所说明的高掺杂的区(例如区308、312和314)。详细而言，在特定区域中蚀刻沟槽，并说明性地沉积绝缘材料(例如二氧化硅(SiO₂))。还可由此项技术中已知的其它技术来分离区308和312，其对SCR操作是有利的。

在形成STI区后执行N+和P+植入和退火步骤，以分别形成高掺杂的N+和P+区。通过对N+和P+使用独立的光罩以允许掺杂物仅渗入IC 200的专用区中而完成植入。

此外，一硅化物层318形成于N+区312和P+区308和314上方。详细而言，一导电层(例如使用钴、钛等)形成于IC 200的表面上。提供一硅化物阻隔罩以阻隔IC的某些区域上不必要的硅化物层。硅化物层318分别为阳极122、阴极124和衬底连接物125处的每个金属触点121_A、121_C和121_S(统称为金属触点121)之间的导电材料。通过仅在区308(对于阳极122)和区312(对于阴极124)的某些部分中使用硅化物层318，大大减小了阳极122与区320_N的表面之间和阴极124与区320_P的表面之间发生短路(例如，由于热应力和机械应力)的风险。

具体而言，在图3中从左往右看，第一STI区316₁形成于第一P+掺杂区308的左边。此外，第二STI区316₃形成于第一N+区312与第二P+区314之间，且第三STI区316₄形成于第二P+区314的右边。同样，位于阳极122与阴极124之间的表面区309不具有任何被蚀刻的沟槽、高掺杂区或沉积于其间的绝缘材料。因而，图3的实施例不同于先前技术(参阅图1A的STI区116₂、N+区110和氧化物层130)。因此，包括在N井区320_N和P井区320_P(统称为非高掺杂区320)上方延伸的表面区309的整个装置横截面可用于SCR导电。

每个高掺杂区(即N+区312和P+区308和314)具有值为“X_j”的深度，这是由基础的半导体技术界定的。在一实施例中，深度X_j在0.1微米到0.3微米的范围内。另外，从硅化物阳极到阳极边缘311的距离的长度为“A_j”。同样，从硅化物阴极124到阴极边缘313的长度为“C_j”。长度A_j和C_j保持在特定的范围内，以在形成硅化物318期间减少机械应力产生的可能的不利影响，其随后将导致漏电流增加。详细而言，物理长度A_j和C_j基于P+和N+掺杂区308和312的高度X_j而成比例。A_j和C_j的长度在掺杂区的深度的两倍到五倍的范围内，其中A_j和C_j近似相等。也就是说，A_j和C_j的值约在2X_j到5X_j的范围内。从硅化物阳极到阳极边缘的距离A_j和从硅化物阴极到阴极边缘的距离C_j较好等于掺杂区308和312的高度X_j的约三倍。通过保持阳极122与结307之间以及阴极124与结307之间的这些距离，大大减小了与应力相关的漏电流和硅化物层318发生短路的可能性。

本发明的一目标是增加SCR 202接通的速度。回想先前技术中，由于空穴电子对的高度重组，N+掺杂区110减小了SCR的PNP晶体管的增益。通过不同于先前技术的两个特定差异来实现SCR 202的接通时间的减少。第一个差异是SCR 202中的晶体管T1 231和T2 232各自的基极区尺寸的减小。图3中的尺寸W_P和W_N代表NPN晶体管T1 231和PNP晶体管T2 232各自的基极宽度。从P+区308的边缘311到结307和从N+区312的边缘313到结307分别测量基极宽度W_N和W_P。减小SCR 202的每个晶体管T1 231和T2 232的基极的尺寸(即基极宽度)减少了少数载流子扩散穿过这些区并到达对应的集电极区的时间。晶体管T2 232和T1 231较好具有尽可能小的(如半导体处理规格所允许)基极宽度W_N和W_P。

SCR接通时间(SCR_Ton)关于每个SCR晶体管T1 231和T2 232的组合的基极宽度而成比例。详细而言，NPN晶体管T1 231的接通时间T_on1关于NPN晶体管T1 231的基极宽度W_P的平方而成比例。同样，PNP晶体管T2232的接通时间T_on2与PNP晶体管T2 232的基极宽度W_N的平方成比例。同样，接通时间SCR_Ton＝((T_on1)²+(T_on2)²)^1/2。因此，因为与先前技术相比已经减小基极宽度，所以就减小了接通时间SCR_Ton。

不同于先前技术的第二个差异是所消除的了第二N+区110。这减小了晶体管T2 232基极(N井304)的总掺杂水平。同样，在图3的实施例中，N井304能为SCR 202的PNP晶体管T2 232提供电流增益的增加，因为较少的空穴电子对将在基极区中的扩散期间重组。图3的说明性实施例应与图1B的先前技术相比较。参看图1B，高掺杂N+区110形成PNP晶体管T2 232的基极的一部分，且进而降低了PNP晶体管T2 232的总增益。这个N+区110提供少数载流子(空穴)与多数载流子(电子)的高度重组，进而导致晶体管T1 231的低放大特性。图1B的先前技术所具有的另一问题是，与位于衬底/P井106中更深处的NPN晶体管T1 231相比，N+区110、P区120和N+区112在接近表面处形成相对良好的横向寄生双极晶体管(未图示)。这个表面NPN晶体管通过共同的高度掺杂的N+区110非常良好地耦接到PNP晶体管T2 232的恶化(表面)部分。图1B的先前技术SCR装置趋于保持在于一种状态，其中仅这种寄生表面NPN晶体管按突返模式(snapbackmode)导电。此外，PNP晶体管T2 232仅充当正向偏压的基极发射极二极管，而衬底中的更深NPN晶体管(具有更低的电流增益)不会触发。同样，先前技术SCR装置由于其几何缺陷而不是完全按所需的SCR模式操作。先前技术通常具有低10％的电流处理能力。另外，由于更大的几何形状，先前的装置不能安全地触发且不能足够快地触发以保护非常敏感的电路元件。

参看图3，晶体管基极的宽度W_N和W_P的缩短以及N+区110的消除降低了触发速度。此外，通过减少由N+区110的出现所引起的空穴电子重组效应，缩短的宽度W_N和W_P增加了SCR 202中的晶体管T1 231和T2 232的总增益。增加的晶体管电流增益β有助于确保提供足够的电流来正向偏压每个晶体管T1 231和T2 232的基极，且进而快速并可靠地激活SCR 202。

图3中的横截面图说明性地仅描绘了SCR ESD保护装置201的SCR 202部分，且没有描绘图2中所示的本发明的触发装置205。然而，图4说明性地描绘了与图3的SCR 202相结合的触发装置205。具体而言，图4描绘了图2A的NMOS触发的SCR ESD保护装置201的俯视图，且应和图3一起看。

详细而言，图4代表集成电路200的一部分的俯视图，其中与先前技术的触发装置105(参阅图1A和图1B)在SCR 102的内部形成对比，触发装置205在SCR 202的外部。此外，尽管触发装置205和SCR 202看起来是独立的和不同的装置，但它们都被并入相同的IC 200中，且可为复数个ESD保护装置201之一。实际上，典型的IC具有许多垫片148，每个垫片都耦接到IC的内部线路。同样，IC中的每个垫片148较好具有耦接于其上的ESD保护装置201，诸如NMOS触发的SCR。

参看图4，SCR 202的俯视图描绘了N井区304和P井区306。详细而言，N井304中的单个P+区308形成阳极122。复数个金属触点121_A将阳极122连接到垫片148。垫片148还视情况穿过限流电阻器R_L而耦接到受保护的IC 200的线路。如上文参考图3所讨论，金属触点121_A之下的P+区308的一部分被硅化物318_A覆盖。此外，在图4中还显示如上文所讨论的距离A_j。

由N+区312₁到312_m(统称为N+区312)形成阴极124。复数个金属触点121_C将阴极124连接到地面。如上文参考图3所讨论，金属触点121_C之下的每个(散布的)N+区312_m的一部分被对应的硅化物层(例如硅化物层318_C-1和318_C-m)覆盖。此外，图4中还显示了距离C_j。

触发分接头401位于N+区312附近。由P+区402形成触发分接头401，一硅化物层418_T置有所述P+触发分接头的一部分上方，且一或多个金属触点121_T置于所述硅化物层418_T上方。此外，说明性的触发分接头401可为复数个触发分接头之一，且其间界定有P井间距404。

具体而言，触发分接头401的P+区402置于非常接近N+区312处。触发分接头401较好也与N+区312对准。通过将触发分接头401置于非常接近N+区312处，而减小了从触发分接头到NPN晶体管T1231的固有基极节点的基极电阻。P井间距404由P井材料306界定且较好具有最小尺寸。触发分接头401的P+区402与邻近的P井间距404和N+区312结合而一起形成二极管，当在P+区402上出现正电压时所述二极管被正向偏压。详细而言，通过将多数载流子(空穴)注入P型基极材料中，触发装置105充当NPN晶体管T1 231的基极处的电流源，其正向偏压NPN晶体管T1 231的基极发射极(P井间距/区404/306和N+312)此外，为了正常的电路操作(即没有ESD事件)，触发分接头401接近SCR 202和SCR 202的N+发射极区312是有利的，如下文将描述。已知由某些电路过压状态引起的SCR的无意触发会破坏电路(例如，引起闭锁状态)。因为触发分接头通过分流电阻器210而接地，所以SCR的P井306接受对地面的额外耦接，其将防止闭锁现象。

STI区316限制SCR 202和触发装置205，使得其间的阳极122、阴极124和SCR 202的部分不被如上文关于图3所讨论的STI材料覆盖。详细而言，在这个较好实施例中，掺杂的P+区308、断续的N+区312、P+与N+掺杂区域308与312之间的表面区域309、触发分接头401和P井间距404的上方没有安置任何STI 316。然而，P井间距404也可被STI覆盖，因为在二极管(402-404-312)上仅会发生可忽略的影响。同样，由省略N+区110和栅极126所产生的面积减小的布局和与N+区312(NPN晶体管T1 231的发射极)成直线引入的触发分接头401的组合导致本发明SCR 202更快的触发。

在图4中所示的实施例中，接地的局部衬底连接物125较好位于离N+区312最大距离处，且由STI区316₃所分离。或者，SCR 202可具有闭环的P衬底连接物(未图示)以限制接地的SCR 202。P衬底环离SCR 202和触发装置205的距离可在2微米到20微米的范围内，较好大于5微米。同样，触发分接头401位于远离闭环P衬底连接物或局部衬底连接物125处以避免电流漏向地面。具体而言，触发分接头401与N+区312成一条直线并非常接近N+区312，因为将触发分接头401定位于接地的P衬底连接物附近将不利地导致电流从P+区402漏向地面。这个漏向地面的电流减去了正向偏压SCR 202中的晶体管所需的电流，其可延迟或妨碍SCR 202的激活。

在一实施例中，触发装置205例如为NMOS晶体管206。与图4一起参看图2A的示意图A，NMOS晶体管206是SCR 202外部的芯片上晶体管。NMOS晶体管206的漏极耦接到垫片148。NMOS晶体管206的源极耦接到电阻器210的一端，以及耦接到与阴极124的N+区312相邻的触发分接头401。另外，电阻器210的另一端也连到地面。另外，NMOS装置205的栅极126连接到NMOS 205的源极并通过电阻器210有效地耦接到地面。

电阻器210具有选定的电阻值，所述电阻值在100欧姆到2000欧姆的范围内，实质上低于P衬底302和P井306的固有电阻。后者可在几千欧姆的范围内，其取决于P+衬底连接物125的位置。同样，所属领域的技术人员将了解，电阻器210可易于控制到地面的总电阻，且因而控制SCR的触发和保持电流。此外，所有的漏电流都经由穿过这个电阻器的路径从触发装置205分流向地面。在一实施例中，电阻器210由阻隔硅化物的多晶硅制成，因为多晶硅薄片电阻值允许容易地设定所需的电阻值，且因为STI完全隔离了多晶硅210与衬底30。另外，所属领域的技术人员将了解，同样可使用可用于IC制造方法中的任何其它电阻性材料。

在图4中所示的说明性实施例中，触发装置205(例如，NMOS触发器)由N+材料制成，且还具有阻隔硅化物的特征以确保触发装置本身将抵抗ESD，同时仍向SCR 202提供触发电流。详细而言，在定位有触点421_S和421_D的区域中硅化物层418_S和418_D分别被置于NMOS触发装置的源极和漏极上方。

在操作时，由外部的NMOS触发装置205提供触发电流，并将触发电流注入SCR 202的触发分接头401中。具体而言，自NMOS触发装置205的源极提供外部触发电流，其进入击穿状态，并随后进入突返状态。NMOS触发装置205确保ESD保护元件具有低触发电压，因为触发电压是由NMOS晶体管206的漏极衬底击穿电压(例如，8伏)所确定，而不是由SCR 202的固有高击穿电压(在15伏到25伏的范围内)所确定。触发电流作为基极电流注入NPN晶体管T1 231的基极中。同样，如图2-4所示，发明性实施例不同于图1A和图1B的先前技术LVTSCR，其中触发电流是通过内部源极注入慢动作的PNP晶体管T2 232的基极中。

如上文所讨论，发明性触发装置205和SCR 202分别被描绘为NMOS触发装置。然而，所属领域的技术人员将了解，可利用PMOS触发的SCR结构来进行ESD保护。出于完整说明本发明的目的，图2B描绘本发明的接地栅极PMOS(PMOS)触发的SCR ESD保护装置的示意图，且图5描绘图2B的PMOS触发的SCR ESD保护装置的俯视图。参看图5，触发装置205和SCR 202的布局与图4中所说明的一样。然而，N型和P型材料颠倒。也就是说，图4中显示为N+或N型材料之处，在图5中分别显示为P+或P型材料。同样，图4中显示为P+或P型材料之处，在图5中分别显示为N+或N型材料。然而，如图3中所示的P衬底302仍然与图4和图5的两个实施例的P衬底一样。同样，额外的P+衬底连接物(例如，衬底连接物314_C1和314_Cs)位于N+区318_C附近或闭合的P+衬底环(未图示)位于整个结构的周围。与图4中所示的相反实施例形成对比，PMOS触发装置205由P+型材料制成且位于N井中，且触发分接头401由N+型材料制成。

在IC的正常操作情况下，PMOS栅极与PMOS源极一起通过外部电阻器210被拉高，使得不会有MOS电流流经源极到漏极通道。当在垫片处发生具有过电压的正ESD事件时，在漏极与N井结之间发生高于预定的阈电压(例如8到10伏)的雪崩击穿，且PMOS晶体管将作为寄生的横向PNP晶体管。因此，电流将流经PMOS装置，且越过源极和漏极端子的电压将降到更低值。栅极G2(图2B中的示意图E)接着被拉低，且SCR 202接通。栅极G2与图5中的触发分接头401等同。电压降越过固有N井电阻R_B2 242并越过外部电阻210而形成。因为外部电阻210的电阻值在100欧姆到2000欧姆的范围内，这比固有N井电阻R_B2值(500欧姆到5000欧姆)小得多，所以外部电阻210充当分流器以控制并协调SCR 202的触发和保持电流。同样，ESD保护装置201的触发将垫片处的正ESD事件期间的放电电流分流向地面，且因此将瞬时电压降限制为IC 200的线路可容忍的值。

图6描绘NMOS触发的SCR ESD保护装置201的SCR 602的第二实施例的横截面图。具体而言，图6代表在P+和N+区308和312上方的被完全硅化的SCR 202。分别显示了晶体管T2 232和T1 231的基极宽度W_N和W_P。此外，浅沟道隔离(STI)置于如由STI区316₁、616、316₃和316₄所示的整个SCR 202上方。详细而言，STI区616置于硅化层618_A和618_C之间的表面区域309上。因此，STI区616作为阳极122与阴极124之间的绝缘体以防止各自的硅化物层618_A与618_C之间的短路。

另外，晶体管T2 232和T1 231各自的基极宽度W_N和W_P由STI区616的长度确定。详细而言，在制造IC 200期间，将STI材料选择性地沉积在SCR 202上方。其后，形成P+和N+掺杂区308、312和314和各自的硅化物层618_A、618_C和618_S。如关于图3的实施例所讨论，减小基极区的长度(即宽度)意味着少数载流子必须扩散穿过这些基极区的总距离减小。在图6中所示的第二实施例中，各个晶体管T2 232和T1 231的基极宽度W_N和W_P通常比图3中所描绘的实施例中略小。同样，图6中所描绘的这个第二实施例不同于图1B的先前技术，因为来自触发装置205的高掺杂N+区110被消除且可实现非常紧凑的SCR尺寸来进行快速接通。另外，图5中所描绘的实施例是图3中所描绘的实施例的替代及进一步改进，因为其占用更少的硅区域。也就是说，所有的高掺杂区308、312、314和触发分接头402(参阅图4)都被完全硅化。

此外，通过利用也被完全硅化并被STI覆盖的触发装置205，可降低晶圆处理成本，因为不需要额外的和昂贵的硅化物阻隔。详细而言，后端镇流的NMOS(BEBNMOS)装置可用作触发装置。在2000年5月30日申请的代理档案号为SAR13663，题为“Apparatus For Current Ballasting ESDSensitive Devices”的美国申请案S/N 09/583/141中揭示了这种BEBNMOS装置，且其全文以引用的方式并入本文。

图7描绘外部后端镇流的NMOS(BEBNMOS)触发装置705的横截面图。复数个镇流电阻器730和731(图7中仅显示其中一个)从触发装置705的漏极714和源极716延伸，且用于分离外部触点与ESD装置的接触电极(或被保护的载流装置)之间的电绝缘镇流电流路径。这些绝缘的镇流电流路径有利地部分包括：比其它先前技术装置更平均地分配电流，减少电流拥塞，其又减少ESD装置的局部发热、镇流电阻器线性、镇流电阻器的较低容许值，不增加结电容，布局更紧凑，不像阻隔了硅化物的装置需要多余的步骤，等等。

参看图7，由此项技术中已知的习知制造方法形成BEBNMOS触发装置705的源极716、漏极714和栅极718区。具体而言，BEBNMOS触发装置705包含P井710，STI区置于P井710的表面上方。栅极718置于P通道723上方且可例如由置于二氧化硅层上方的多晶硅层形成，如上文关于图1B所讨论。硅和多晶硅是高度N掺杂的半导体区以在源电极716下方形成N+源极区720_S并在漏电极714下方形成N+源极区720_D，使得在源极716与漏极714之间形成P通道723。

单个垂直弯曲条730说明性地连接到装置705的漏极区的共用端子732_D。沿着条730的路径并在外部共用端子732_D处开始，条730包括金属触点734₁，下到多晶硅736的一段，上到第二金属触点734₂，到第一金属层738，到第一通道740，到第二金属层742的一段，到第二通道744，并到第三金属层746的一段。第三金属层746的所述段通过一通道、第二金属层742的一段、另一通道、第一金属层738的一段和另一金属触点的一系列连接而连接到多晶硅层736的第二段。多晶硅的这个第二段通过一金属触点、第一金属层738的一段、一通道、第二金属层742的一段和另一通道而连接到第三金属层746的第二段。最后，在这个示范实施例中，第三金属层746的第二段通过一通道、第二金属层742的一段、另一通道、第一金属层738的一段和一连接金属触点748的一系列连接而连接到ESD装置705的漏极区714。

在BEBNMOS触发装置705的示范实施例中，可由铝或铜膜制成第一、第二和第三金属层738、742和746，且通道和连接金属触点可为钨塞或铜。这些一系列连接形成镇流电阻器730。在这个实施例中，每个通道和金属触点都向镇流电阻器730增加显着的电阻(例如，在先进的深次微米技术中为5到10欧姆)且多晶硅层736的每个段都向镇流电阻器730增加显着的电阻(在先进的深次微米技术中为40到80欧姆)。每个其它层也向镇流电阻器730增加电阻。然而，与多晶硅层736、连接金属触点734和通道740的组合电阻相比，金属层738、742和746的电阻可以忽略。

此外，类似的镇流电阻器731形成于BEBNMOS触发装置705的源极716上方。然而，电阻通常小于漏极714处的电阻。详细而言，利用较少的金属层段738、742和746、通道740、多晶硅层段736和金属触点734。另外，所属领域的技术人员将了解，使用更多或更少的层和/或更多或更少的弯道可制造满意的镇流电阻器。

图8描绘镇流的NMOS(BEBNMOS)触发的SCR ESD保护装置800的俯视图。BEBNMOS触发的SCR ESD保护装置800包含耦接到图7的BEBNMOS触发器705的图3的SCR 202或图6的SCR 602，和外部分流电阻器210。详细而言，BEBNMOS触发器705具有复数个从漏极714耦接到外部连接器732_D的镇流电阻器730_j。外部连接器732_D接着耦接到垫片148。类似地，BEBNMOS触发器705具有复数个从源极716耦接到外部连接器732_S的镇流电阻器731_K。外部连接器732_S接着耦接到分流电阻器210的一端。每个镇流电阻器730和731都是以上文在图7中所描述的方式被说明性地制造成具有弯曲的不交叉的条，且通过漏极区714上的间距740₁到740_K-1，并通过源极区716上的741₁到741_K-1而彼此分离。

BEBNMOS触发的SCR ESD保护装置800的剩余线路与关于图6中的实施例而描述的相同。同样，ESD保护装置800的BEBNMOS触发器705和SCR 602具有置于SCR的整个表面区域上方的STI 316，除了被完全硅化的高掺杂阳极122、阴极124、衬底连接物125和触发分接头401区308、312、314和402之外。

图2-8中所描绘的实施例说明性地显示，通过使用仔细选择的触发分接头结合外部触发装置205(例如NMOS触发器)，可减小SCR 202中的晶体管T1231和T2232的基极宽度。同样，与先前技术ESD保护装置相比，SCR202的触发速度更快且触发更可靠，同时增加了电流增益。快速触发是防止触发电压过高的关键，在慢的SCR中就会发生触发电压过高。因此，本发明的快速SCR可以成功地在ESD期间将瞬时电压限制到保护深次微米方法的超薄门氧化物(小于7微米)的水平，而先前技术装置明显显示缺陷。

图10-14描绘用于在IC的输电线之间提供ESD保护的反平行配置的SCR装置的各种实施例的示意图。具体而言，各种实施例提供ESD保护而不干扰断电操作模式，其中所述输电线之一被断电到地面。

图10描绘具有两个NMOS触发装置1020₁和1020₂(统称为NMOS触发装置1020)的本发明的SCR ESD保护装置1000的第一实施例的示意图。详细而言，ESD保护装置1000包含具有触发NMOS装置1020₁的第一SCR1002₁，和具有NMOS触发装置1020₂的第二SCR1002₂，其中两个SCR 1002₁和1002₂(统称为SCR 1002)都耦接在第一输电线1050₁与第二输电线1050₂之间。由PNP晶体管1004₁和NPN晶体管1006₁代表第一SCR装置1002₁。类似地，由PNP晶体管1004₂和NPN晶体管1006₂代表第二SCR装置1002₂，且以上文关于图2A和图2B所讨论的常规方式来配置两个SCR 1002。

详细而言，NPN晶体管1006₁的发射极形成SCR 1002₁的阴极，NPN晶体管1006₁的集电极耦接到PNP晶体管1004₁的基极，PNP晶体管1004₁的发射极形成SCR 1002₁的阳极，且PNP晶体管1004₁的集电极耦接到NPN晶体管1006₁的基极。在图10的示范实施例中，阳极(即PNP晶体管1004₁的发射极)耦接到第一供电线1050₁的垫片，而阴极(即NPN晶体管1006₁的发射极)耦接到第二供电线1050₂的垫片。

外部NMOS触发装置1020触发每个SCR 1002。详细而言，第一NMOS触发装置1020₁具有耦接到第一SCR 1002₁的第一门G11008₁的源极1028₁，和耦接到PNP晶体管1004₁的发射极以及第一输电线1050₁的漏极1026₁。

第一NMOS触发装置1020₁的体(P衬底)1024₁和门1022₁都耦接到地面1060。此外，代表衬底固有电阻R_sub加上平行连接的外部芯片上分流电阻器(R_shunt)的电阻器R_sub+shunt1030₁耦接在第一SCR 1002₁的第一门G1 1008₁与地面1060之间。回想到可选的外部分流电阻器R_shunt的电阻低于固有衬底电阻R_sub器，且提供用来将任何漏电流分流到地面，否则漏电流会无意地触发SCR 1002。

视情况，一或多个保持电压二极管1040₁可在正向导电的方向内从第一输电线1050₁耦接到PNP晶体管1004₁的发射极。保持电压二极管(仅用虚线显示一个)1040₁用于将ESD保护装置维持在可容忍的电压范围内的导电的“开”状态。这个电压范围使得第一与第二输电线1050₁与1050₂之间的剩余电压安全地高于操作电压，进而确保不被闭锁。

第二SCR 1002₂和对应的外部NMOS触发装置1020₂以与上文关于第一SCR 1002₁和NMOS触发装置1020₁所讨论的方式类似的方式而耦接在第一与第二输电线1050₁与1050₂之间。详细而言，NPN晶体管1006₂的发射极形成SCR 1002₂的阴极，NPN晶体管1006₂的集电极耦接到PNP晶体管1004₂的基极，PNP晶体管1004₂的发射极形成SCR 1002₂的阳极，且PNP晶体管1004₂的集电极耦接到NPN晶体管1006₂的基极。在图10的示范实施例中，阳极(即PNP晶体管1004₂的发射极)耦接到第二供电线1050₂的垫片，而阴极(即NPN晶体管1006₂的发射极)耦接到第一供电线1050₁的垫片。

NMOS触发装置1020₂具有耦接到第二SCR 1002₂的第一门G1 1008₂的源极1028₂，和耦接到PNP晶体管1004₂的发射极和第二输电线1050₂的漏极1026₂。第二NMOS触发装置1020₂的体(P衬底)1024₂和门1022₂都耦接到地面1060。

此外，代表衬底的固有电阻R_sub加上平行连接的外部芯片上分流电阻器R_shunt的电阻器R_sub+shunt 1030₂以与上文关于第一SCR 1002₁配置所讨论的方式类似的方式耦接在第二SCR 1002₂的第一门G1 1008₂与地面1060之间。

如上文所讨论，一或多个保持电压二极管1040₂可在正向导电的方向内从第二输电线1050₂耦接到PNP晶体管1004₂的发射极。可选的保持二极管(仅用虚线显示一个)1004₂类似地用于将第二SCR 1002₂维持在导电的“开”状态。因此，SCR 1002₁和1002₂都以反平行方式连接在输电线1050₁和1050₂之间。

NMOS触发装置1020和SCR 1002提供输电线1050的可兼容断电模式的操作。举例而言，如果第二输电线1050₂被断电到地面1060，那么由第一NMOS触发装置1020₁的N+漏极区和P衬底形成的反向偏压的二极管防止来自第一输电线1050₁的电流被分流到地面1060。类似地，如果第一输电线1050₁被断电到地面1060，那么由第二NMOS触发装置1020₂的N+漏极区和P衬底形成的反向偏压的二极管防止来自第二输电线1050₂的电流被分流到地面1060。因此，ESD保护电路1000与断电操作模式兼容。

在IC的正常操作期间，SCR 1002₁和1002₂除了常规的漏电流之外不传导任何显着的电流，因为至少一所述PN结被反向偏压(且每个SCR 1002的门G1都被接地)。在ESD事件期间，NMOS触发装置1020₁和1020₂以与上文关于图4所讨论的GGSCR装置的触发装置的方式类似的方式操作。此外，因为本实施例的NMOS装置1020各自的门没有连接到源极(而是一直接地)，所以NMOS触发装置1020在正常的操作模式期间不会导电(即，不管输电线之间的任何优先方向，电源之一被接地的断电模式中通常就是这样)。NMOS装置1020的漏极衬底击穿电压确定触发电压。

举例而言，如果第一输电线1050₁和第二输电线1050₂的垫片处发生的ESD事件被连接到地面，那么一旦超过第一触发NMOS 1020₁的漏极衬底二极管的反向偏压触发电压Vt1，反向偏压的二极管就导电并接通第一触发NMOS装置1020₁的寄生双极晶体管，且电流将流进第一SCR 1002₁的触发门G1 1008₁中。这导致NPN 1006₁的基极的(局部)电势增加。一旦电势升到高于约0.7伏，NPN晶体管1006₁的基极发射极结便被正向偏压并导电，其还接通PNP晶体管1004₁，进而将ESD电流分流到接地的第二输电线1050₂。还要注意，衬底1024和接地的输电线1060在ESD事件期间没有接地，而是仅仅浮置。

可通过任何标准的CMOS技术来制造SCR 1002，且N井和P井说明性地置于P衬底上方。两个SCR 1002₁和1002₂共用ESD保护装置1000的P井，且因此图10的线1034代表其间的固有耦接。

还要注意本发明的ESD保护装置1000的第一实施例没有必要在其中实施深的N井和/或隔离的P井。隔离的P井通常可用于某些方法中，来改进与“噪声”衬底的隔离，如同RF和模拟电路常需要的一样。另外，隔离的P井常用于改进某些ESD保护装置的ESD性能。应注意，本发明的本实施例不需要这种隔离的P井。然而，具有深的N井和/或隔离的P井的本发明的ESD保护装置将不干扰本发明的断电操作模式。另外，还能使所述SCR1002各自位于一隔离的P井中，因为电阻器R_sub+shunt 1030提供所述隔离的P井的电阻性接地。也就是说，可按使N井和P井说明性地形成于P衬底中的任何标准CMOS技术来制造SCR 1002。因而，不需要选择深的N井/隔离的P井方法选项，然而使用这种方法选项将不会干扰本发明的功能。

两个反平行的SCR 1002₁和1002₂的N井可处于浮置状态或可连接(例如，经由分别置于N井中的N+区)到每个SCR的对应阳极以用于说明性地控制触发电流和保持电流。为了更详细地理解高保持电流SCR，读者应参考2002年3月15日申请的第10/099,263号美国专利申请案，其全文以引用的方式并入本文中。此外，每个SCR的N井可连在一起。具体而言，可经由置于每个N井中的N+掺杂区来提供外部的芯片上连接。也就是说，每个第一和第二SCR 1002可包含由置于N井中的N+区形成的第二触发门，其中N+区经由外部的芯片上配线而耦接在一起。

或者，N井可形成为一单个(结合的)N井，其由线1036(以虚线绘制)说明性地代表。也就是说，浮置的N井可在内部耦接或形成为共用于两个反平行的SCR 1002之间的单个N井(例如，具有多边形形状)。应注意，结合的N井不需要在其中放置N+掺杂区，因为在SCR 1002之间没有N并的外部芯片上耦接。应注意，耦接或结合两个SCR 1002的N井有助于减少制造本发明的ESD装置所需的不动产的量。还应注意，在这个后一实例中，N并必须处于浮置状态以避免两个输电线1050₁与1050₂之间发生短路。

图11描绘具有NMOS触发装置1020的本发明的SCR ESD保护装置1100的第二实施例的示意图。第二实施例类似于上文关于图10而描述的第一实施例，只是仅使用一个触发NMOS 1020来为ESD保护装置1100提供更紧凑的布局。具体而言，第一SCR 1002₁的NPN晶体管1006₁的发射极连接到第二供电线1050₂的垫片，而PNP晶体管1004₁的发射极耦接到第一输电线1050₁的垫片。类似地，第二SCR 1002₂的NPN晶体管1006₂的发射极连接到第一供电线1050₁的垫片，而PNP晶体管1004₂的发射极耦接到第二输电线1050₂的垫片。

单个NMOS触发装置1020耦接到SCR 1002₁和1002₂。然而，出于说明这个第二实施例的目的，图11的示意图说明性地描绘置于更接近第一SCR 1002₁处的NMOS触发装置1020。

具体而言，单个NMOS触发装置1020的源极1028耦接到第二输电线1050₂的垫片，而NMOS晶体管1020的漏极1026耦接到第一输电线1050₁的垫片。NMOS触发装置1020的门1022耦接到地面1060。NMOS触发装置1020的P井耦接到第一和第二SCR 1002₁和1002₂的P衬底/P井1024，以及第一和第二SCR 1002₁和1002₂的第一门G1 1008₁和1008₂。应注意，如由图11中的线1034所说明性显示，SCR 1002₁和1002₂共用P井。

在这个第二实施例中，代表固有衬底电阻R_sub和平行连接的外部分流电阻器(R_shunt)的电阻R_sub+shunt 1030₁耦接到第一SCR 1002₁的NPN晶体管1006₁的体端子1008₁(P衬底/P井)和地面1060。类似地，电阻R_sub+shunt1030₂耦接到第一/第二SCR 1002₁/1002₂的NPN晶体管1006的体端子1008₂(P衬底/P井)和地面1060。在IC正常的操作期间，SCR 1002₁和1002₂被关断。电阻器R_sub+shunt 1030的目的是通过排掉所有漏电流来防止不必要的触发。

此外，ESD保护装置可兼容断电模式，因为单个NMOS触发装置1020充当与每个输电线1050相关的反向偏压的二极管。举例而言，如果第二输电线1050₂被断电接到地面1060，那么NMOS装置1020₁的漏极到衬底的二极管将防止来自第一输电线1050₁的电流被分流到地面1060。

如上文所提到，SCR 1002的NPN晶体管1006之间共用P井。因此，通过衬底/P井提供来自触发NMOS装置1020的触发电流的耦接和注入。

详细而言，在ESD事件(正ESD事件)说明性地发生在第二输电线1050₂的垫片处期间，同时第一输电线1050₁被接地，NMOS触发装置1020的源极到衬底的二极管变得反向偏压，进入雪崩击穿，且将电流注入衬底中，同时后者的电势开始上升。一旦越过第二SCR 1002₂的NPN 1006₂的基极发射极的电压升到高于0.7伏，第二SCR 1002₂便接通并以常规方式将ESD电流分流到接地的第一输电线1050₁。

应注意，在两个SCR中都会出现触发电流注入，但仅一个SCR将触发，因为SCR只能在一个方向上导电。这就是为什么在输电线1050之间提供两个反平行的SCR的原因。详细而言，对于相反的ESD强调极性(第一输电线1050₁接受ESD脉冲，而第二输电线1050₂接地)，准对称电路将以类似的方式提供ESD导电。也就是说，第一SCR 1002₁将接通，而第二SCR 1002₂仍不活动。

如上文关于图10所讨论，两个反平行的SCR 1002的N井可处于浮置状态或可连接到每个SCR的对应阳极以控制触发和保持电流，或者N井(如果处于浮置状态)可经由置于其中的N+掺杂区而如由线1036(以虚线绘制)所说明性显示的那样连在一起(或形成为结合的N井)，从而减少保护电路的布局。也就是说，因为仅利用一个触发NMOS装置1020，所以图11中所示的第二实施例比图10的第一实施例更加紧凑。另外，可选的保持电压二极管1040可在正向导电的方向内从输电线1050耦接到每个SCR 1002的PNP晶体管的发射极。

举例而言，保持电压二极管1040₁在正向导电的方向内从第一输电线1050₁的垫片耦接到第一SCR 1002₁的PNP晶体管1004₁的发射极，而可选的保持电压二极管1040₂可以类似方式在正向导电的方向内从第二线1050₂的垫片耦接到第二SCR 1002₂的PNP晶体管1004₂的发射极。可选的保持电压二极管可用于将SCR的保持电压增加到高于电源电压。应注意，尽管说明性地显示仅有单个保持二极管1040耦接到每个SCR 1002，但是所属领域的技术人员将了解，可为每个SCR 1002实施串联耦接的保持二极管链。

图12描绘具有二极管触发装置1202的本发明的SCR ESD保护装置1200的第三实施例的示意图。图12和图10相同，只是由一或多个串联耦接的触发二极管1202取代了每个NMOS触发装置1020。

举例而言，三个示范性二极管在正向导电的方向内从PNP晶体管1004₁的发射极(阳极)串联耦接到第一SCR 1002₁的第一门G1 1008₁。类似地，三个示范性二极管说明性地在正向导电的方向内从PNP晶体管1004₂的发射极(阳极)串联耦接到第二SCR 1002₂的第一门G1 1008₂。因而，两个SCR1002都由串联耦接的二极管1202所触发。

另外，关于图12的第三实施例，两个反平行的SCR 1002的N井可处于浮置状态或可连接到每个SCR的对应阳极以控制触发和保持电流，或者N井可如由线1036(以虚线绘制)所说明性地显示的那样连在一起(或为结合的N井)，从而减少保护电路的布局，如上文关于图10和图11所讨论。

在IC正常的操作期间，触发二极管1202不导电，且因此SCR 1002被关断。此外，ESD保护装置1200的触发二极管1202的每个说明性链还允许IC在断电操作模式下操作。也就是说，这个第三实施例可兼容断电情况。

举例而言，如果第一输电线1050₁被断电连到地面1060，而第二输电线1050₂被偏压到标称电源电压，那么触发二极管1202₂以及第二SCR 1002₂的NPN晶体管1006₂的基极发射极二极管将出现微小的正向偏压，但是仅会略微导电。实际上，触发二极管1202的数目是确定的，使得在正常的操作状态期间仅有小的并可接受的电流量流动。越过二极管的DC电压取决于包括在触发二极管链中的触发二极管的数目。为了详细理解对触发器和SCR实施触发二极管链，读者参考2002年3月15日中请的第10/099,600号专利申请案(代理档案号为SAR 14176)，其全文以引用的方式并入本文中。另外，本发明的这个实施例主要用于低到很低的电源电压，其中仅需要相对少的触发二极管，但仍需要低的或非常低的接通电压来进行最佳的门氧化物ESD保护。

另外，在ESD事件期间，当电压说明性地升到高于约2.8伏(例如每个触发二极管为0.7伏，触发二极管包括SCR 1002中的NPN基极发射极二极管)时，示范的二极管被正向偏压且将电流注入SCR 1002的第一门G1 1008中。举例而言，如果正ESD事件发生在第一输电线1050₁的垫片处，同时第二输电线1050₂被接地且衬底是浮置的，那么越过输电线1050₁和1050₂的电压将上升超过2.8伏的触发电压阈值。一旦NPN晶体管1006₁的基极发射极二极管接通(被正向偏压)，第一SCR 1002₁也将接通并将ESD电流分流到接地的第二输电线1050₂。对于ESD事件发生在第二输电线1050₂的垫片上同时第一输电线1050₁被接地的情况，可执行类似的分析。应注意，可经由第二门G2 1010而将类似配置提供给SCR的起始触发，如下文关于图13所讨论。

图13描绘具有二极管触发装置1302的本发明的SCR ESD保护装置1300的第四实施例的示意图。详细而言，如上文关于图10-12所讨论，第一和第二SCR 1002₁和1002₂耦接在第一和第二输电线1050₁和1050₂之间。

至少一个触发二极管1302在正向导电的方向内从每个SCR 1002的第二门G2 1010耦接到NPN晶体管1006的发射极和其各自的输电线1050。举例而言，第一触发装置1302₁说明性地包含三个串联耦接的二极管，其在正向导电的方向内从第一SCR 1002₁的第二门1010₁耦接到NPN晶体管1006₁的发射极(阴极)和第二输电线1050₂的垫片。类似地，第二触发二极管1302₂说明性地包含三个串联耦接的二极管，其在正向导电的方向内从第二SCR1002₂的第二门1010₂耦接到NPN晶体管1006₂的发射极(阴极)和第一输电线1050₁的垫片。

在这个第四实施例中，代表固有衬底电阻(R_sub)和平行连接的外部分流电阻器(R_shunt)的电阻R_sub+shunt 1030₁耦接到第一SCR 1002₁的NPN晶体管1006₁的体端子1008₁(P衬底/P井)和地面1060。类似地，电阻R_sub+shunt1030₂耦接到第二SCR 1002₂的NPN晶体管1006₂的体端子(P衬底/P井)和地面1060。

在IC正常的操作期间，当所述供电线1050中至少一个带电时，触发二极管装置1302不导电，且因此SCR 1002被关断。此外，ESD保护装置1300的触发二极管1302的每个说明性链还允许IC在断电操作模式下操作。也就是说，这个第四实施例可兼容断电情况。举例而言，如果第一输电线1050₁断电至地线1060且第二输电线1050₂被偏压到标称电源电压，那么触发二极管1302₂以及第二SCR 1002₂的PNP晶体管1004₂的基极发射极二极管将经历微小的正向偏压，然而所传导的电流被认为是微小的。构建于触发二极管链中的触发二极管1302的数目取决于所需的触发电压和输电线1050的操作电压，且本发明的这个第四实施例的应用非常类似于如上文所描述的图2中所示的第二实施例。

另外，在ESD事件期间，当电压说明性地超过2.8伏(每个触发二极管为0.7伏，触发二极管包括SCR 1002中的NPN 1006的基极发射极二极管)时，示范性二极管被正向偏压并从SCR 1002的第二门G2 1010汲取电流。举例而言，如果ESD事件发生在第一输电线1050₁的垫片处，同时第二输电线1050₂被接地且衬底是浮置的，那么输电线1050₁和1050₂之间的电压将上升超过约2.8伏的触发电压阈值，且SCR将以针对图2中所示本发明的第二实施例所描述的方式类似的方式接通。同样，对于当第一输电线1050₁接地时发生在第二输电线1050₂的垫片上的ESD事件，可执行类似的分析。

关于图12和图13应注意，对于在SCR 1002的第二触发门G2处的触发而言，所需触发的二极管的数目通常比经由SCR 1002的第一触发门G1触发的二极管的数目少一个，而DX漏电流近似相同。也就是说，对于相同的DC漏电流，实现了更低的触发电压。为了详细理解二极管触发装置，读者参考2002年3月15日申请的第10/099,600号专利申请案。另外，关于图13的第四实施例，N井区不被耦接(如关于图12所讨论)，从而防止两个供电线1050₁和1050₂之间发生电阻性短路。

另外，在图12和图13中，可选的保持电压二极管1040可在正向导电的方向内从输电线1050耦接到每个SCR 1002的PNP晶体管1004的发射极。举例而言，保持电压二极管1040₁在正向导电的方向内从第一输电线1050₁的垫片耦接到第一SCR 1002₁的PNP晶体管1004₁的发射极，而可选的保持电压二极管1040₂可以类似的方式在正向导电的方向内从第二线1050₂的垫片耦接到第二SCR 1002₂的PNP晶体管1004₂的发射极。可选的保持电压二极管1040可用于增加SCR 1002的保持电压。应注意，尽管显示仅有单个保持电压二极管1040耦接到每个SCR 1002，但可为每个SCR实施串联耦接的保持电压二极管链。

图14描绘具有两个二极管触发装置1402₁和1402₂(统称为二极管触发装置1402)的本发明的SCR ESD保护装置1400的第五实施例的示意图。如上文关于图10-13所讨论，第一和第二SCR 1002₁和1002₂耦接在第一与第二输电线1050₁和1050₂之间。

详细而言，NPN晶体管1006₁的发射极形成SCR 1002₁的阴极，NPN晶体管1006₁的集电极耦接到PNP晶体管1004₁的基极，PNP晶体管1004₁的发射极形成SCR 1002₁的阳极，且PNP晶体管1004₁的集电极耦接到NPN晶体管1006₁的基极。在图14的示范性实施例中，阳极(即PNP晶体管1004₁的发射极)耦接到第一供电线1050₁的垫片，而阴极(即NPN晶体管1006₁的发射极)耦接到第二供电线1050₂的垫片。

此外，代表衬底的固有电阻(R_sub)加上平行连接的外部芯片上分流电阻器(R_shunt)的电阻R_sub+shunt 1030₁耦接在第一SCR 1002₁的第一门G1 1008₁与地面1060之间。类似地，电阻R_sub+shunt 1030₂耦接在第二SCR 1002₂的NPN晶体管1006₂的第一门1008₂与地面1060之间。

在这个第五实施例中，不提供对各个SCR阳极的可选的N井连接。然而，N井共用于两个SCR 1002₁和1002₂之间，如由线1036所代表。因此，触发二极管装置1402₁和1402₂分别在正向导电的方向内从共用的N井(SCR1002的触发门G2 1010)耦接到每个输电线1050。详细而言，第一触发二极管装置1402₁从N井耦接到第二输电线1050₂的垫片，而第二触发二极管装置1402₂从N井耦接到第一输电线1050₁的垫片。如上文所述，触发二极管装置1402可包含复数个串联耦接的二极管。在图14中，每个触发二极管装置1402₁和1402₂中使用三个串联耦接的二极管。还要注意，可以与上文关于图10-13所讨论的方式类似的方式在每个输电线1050与每个PNP晶体管1004的发射极之间提供可选的保持电压二极管1040。

在IC的正常操作期间，触发二极管装置1402不传导任何显着的电流，且因此SCR 1002₁和1002₂被关断。此外，ESD保护装置1400的触发二极管1402₁和1402₂的每个说明性链还允许IC在断电操作模式下操作。也就是说，这个第五实施例可兼容断电情况且具有相同的优点，且以与上文关于图13所讨论的方式类似的方式操作。应注意，图14的第五实施例在SCR之间具有共用的N井，而图13的第三实施例不共用N井。图14的共用N井区的优点是更加紧凑的布局风格，其导致节省面积。

因而，图10-14中所示的各种示范性实施例可用于为IC的输电线提供ESD保护，且可完全与断电操作模式兼容。也就是说，在一个供电线被断电接到地面之处，通过说明性地将其它输电线也分流到地面，而使对其它输电线的ESD保护不会干扰。

与先前技术NMOS解决办法相比，图10-14的ESD保护装置由于SCR的较低保持电压而具有高箝位效率。此外，与先前技术NMOS解决办法相比，这些ESD保护装置的布局由于SCR装置高的可容许功率和电流密度而是面积有效的。

尽管在本文中已显示并详细描述了结合有本发明的教示的各种实施例，但所属领域的技术人员可易于设计出仍结合有这些教示的许多其它不同实施例。

Claims

1.一种用于保护一集成电路的输电线(1050)的静电放电(ESD)保护装置(100)，其包含：

一第一硅控整流器(SCR)(1002₁)，其用于耦接在一第一输电线(1050₁)与一第二输电线(1050₂)之间；

一第二SCR(1002₂)，其用于以反平行方式耦接到所述第一与第二输电线之间的所述第一SCR；

一第一触发装置(1020₁)，其用于耦接到所述第一输电线和所述第一SCR的一第一触发门(1008₁)；和

一第二触发装置(1020₂)，其用于耦接到所述第二输电线和所述第二SCR的一第一触发门(1008₂)。

2.根据权利要求1所述的ESD保护装置，其中每个所述第一和第二触发装置包含一NMOS晶体管，所述NMOS晶体管具有一分别耦接到所述第一和第二SCR的所述第一触发门的源极(1028₁)，和一用于分别耦接到所述第一和第二输电线的漏极(1026₁)。

3.根据权利要求1所述的ESD保护装置，其中所述第一和第二触发装置中的至少一个装置各自包含至少一个二极管(1202)，其中所述第一触发装置的所述至少一个触发二极管是用于在一正向导电方向上从所述第一输电线耦接到所述第一SCR的所述第一触发门，且所述第二触发装置的所述至少一个触发二极管是用于在一正向导电方向上从所述第二输电线耦接到所述第二SCR的所述第一触发门。

4.根据权利要求1所述的ESD保护装置，其进一步包含：

至少一第一保持电压二极管(1040₁)，其用于在一正向导电方向上从所述第一输电线耦接到所述第一SCR的一阳极；和

至少一第二保持电压二极管(1040₂)，其用于在一正向导电方向上从所述第二输电线耦接到所述第二SCR的一阳极。

5.一种用于保护一集成电路的输电线(1050)的静电放电(ESD)保护装置(1100)，其包含：

一第二SCR(1002₂)，其以反平行方式耦接到所述第一与第二输电线之间的所述第一SCR；

一触发装置(1020)，其用于耦接在所述第一与第二输电线之间，所述触发装置具有一耦接到每个所述第一和第二SCR的一第一触发门(1008)的体端子(1024)。

6.根据权利要求5所述的ESD保护装置，其中所述触发装置包含一NMOS晶体管，所述NMOS晶体管包含：

一源极(1028)，其用于耦接到所述第二输电线；

一漏极(1026)，其用于耦接到所述第一输电线；和

一栅极(1022)，其用于耦接到地面。

7.根据权利要求5所述的ESD保护装置，其进一步包含：

8.一种用于保护一集成电路的输电线(1050)的静电放电(ESD)保护装置(1300)，其包含：

一第一触发装置(1302₁)，其用于耦接到所述第一输电线并耦接到所述第一SCR的一第二触发门(1010₁)；和

一第二触发装置(1302₂)，其用于耦接到所述第二输电线并耦接到所述第二SCR的一第二触发门(1010₂)。

9.根据权利要求8所述的ESD保护装置，其进一步包含以下装置中的至少一个装置：

一第一电阻器(1030₁)，其耦接到所述第一SCR的所述第一触发门和地面；和

一第二电阻器(1030₂)，其耦接到所述第二SCR的所述第一触发门和地面。

10.根据权利要求9所述的ESD保护装置，其中所述第一和第二触发装置中的至少一个装置包含至少一触发二极管，其中：

所述第一触发装置的所述至少一个触发二极管是用于在一正向导电方向上从所述第一SCR的所述第二触发门耦接到所述第二输电线；和

所述第二触发装置的所述至少一个触发二极管是用于在一正向导电方向上从所述第二SCR的所述第二触发门耦接到所述第一输电线。