JP2009147279A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2009147279A JP2009147279A JP2007326022A JP2007326022A JP2009147279A JP 2009147279 A JP2009147279 A JP 2009147279A JP 2007326022 A JP2007326022 A JP 2007326022A JP 2007326022 A JP2007326022 A JP 2007326022A JP 2009147279 A JP2009147279 A JP 2009147279A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- insulating film
- disposed
- metal wiring
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims abstract description 75
- 239000002184 metal Substances 0.000 claims abstract description 75
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 59
- 239000012535 impurity Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 abstract description 14
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000004283 Sodium sorbate Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 抵抗値変動が少なく安定的で出力電圧精度が高く、半導体製造工程に関わるプラズマチャージや熱・応力などの影響を抑制し、多結晶シリコン抵抗体からなる抵抗回路を提供する。
【解決手段】 抵抗回路を構成する多結晶シリコン抵抗体からなる複数の抵抗群のそれぞれの上に金属電極を形成し、その金属電極を、別の配線層を介して抵抗体の一端に接続する。そうすることで金属電極が受ける半導体プロセスの外的影響が直接抵抗体に作用することを防ぎ、抵抗値ばらつきを抑制する。
【選択図】 図１
【解決手段】 抵抗回路を構成する多結晶シリコン抵抗体からなる複数の抵抗群のそれぞれの上に金属電極を形成し、その金属電極を、別の配線層を介して抵抗体の一端に接続する。そうすることで金属電極が受ける半導体プロセスの外的影響が直接抵抗体に作用することを防ぎ、抵抗値ばらつきを抑制する。
【選択図】 図１
Description
本発明は、多結晶シリコンからなる抵抗回路を有する半導体装置に関する。
半導体集積回路における抵抗には、単結晶シリコン半導体基板に、半導体基板と逆導電型の不純物を注入した拡散抵抗や、不純物を注入した多結晶シリコンからなる多結晶シリコン抵抗が用いられる。そのうち多結晶シリコン抵抗は、周囲を絶縁膜で囲まれているためにリーク電流が少ない事、グレイン境界に存在する欠陥により高い抵抗値が得られる事などの利点があるため幅広い半導体集積回路に採用されている。
図２(a),(b)に従来の多結晶シリコン抵抗回路の模式平面図及び断面図を示す。
多結晶シリコン抵抗は、絶縁膜上にLPCVD法などにより堆積した多結晶シリコン薄膜に、P型もしくはN型の不純物を注入し、その後フォトリソグラフィ技術にて抵抗形状に加工することで作成する。不純物の注入は多結晶シリコン抵抗の抵抗率を決定する為で、その所望の抵抗率に応じ、1×1017/cm3から1×1020/cm3までの濃度のP型不純物、例えばボロンやBF2もしくはN型の不純物、例えばリンや砒素を注入する。また、抵抗体の両側の端子はコンタクトホール及び金属配線にて形成し、その電位を取り出すようにしているが、この部分での多結晶シリコンと金属配線との間で、良好なオーミックコンタクトを得る為に抵抗体の端子となる部分の多結晶シリコンには1×1020/cm3以上となるような高濃度の不純物を注入している。
このため、多結晶シリコンを用いた抵抗体は、図３に示す２０１から２０４の抵抗群からなる抵抗回路を構成する場合、図２(a)の模式平面図及び図２(b)の模式断面図のように、半導体基板１上の絶縁膜２に形成した低濃度不純物領域４及び高濃度不純物領域５からなる多結晶シリコン３で構成され、高濃度不純物領域５上に設けられたコンタクトホール６を介して金属配線７により端子A（１０１）から端子E（１０５）の電位を取り出すようにしている。また、抵抗回路より様々な電位を取り出す場合、それぞれの抵抗群１（２０１）から抵抗群４（２０４）は、単位抵抗体を基本としてその抵抗体の直列接続や並列接続により様々な構成の抵抗群が選択される。そして、その抵抗群ごとに抵抗値を安定させるために抵抗群上に金属を形成しこの金属を抵抗群のある一端の端子に接続する。その理由は２つある。
まず、第１の理由は多結晶シリコン抵抗の安定性を得る為である。多結晶シリコンは半導体なので、その上に配線や電極が形成されると、その配線や電極の電位と多結晶シリコン抵抗の電位の相対関係により、多結晶シリコンの内部が空乏化したり蓄積したりする事により抵抗値が変化する。具体的にはP型の不純物を注入された多結晶シリコンにおいて、その直上に多結晶シリコン抵抗より高い電位をもった配線もしくは電極が存在すると、P型の多結晶シリコンが空乏化するため、抵抗値が高くなる。逆の電位関係の場合は蓄積状態のために抵抗値が低くなる。このような抵抗値変動を避ける為、多結晶シリコン上には多結晶シリコンの電位と近い配線を故意に形成することで、常に同じ抵抗値を保つ事ができる。その例の１つが図２（ａ）に示す模式平面図であり、多結晶シリコン抵抗の片側の電極を抵抗体まで延ばして電位固定している。
このような現象は、多結晶シリコンの上側の配線のみならず、下側の状態にも当然依存する。すなわち、多結晶シリコン抵抗と、多結晶シリコン抵抗下の半導体基板の電位の相対関係により抵抗値が変動してしまう。このため図示はしないが、多結晶シリコン抵抗の下方にも先の金属配線と同様に故意に拡散領域などを形成し、電位を安定する施策が知られている。
第２の理由は半導体プロセスにおいて、多結晶シリコン抵抗値に影響を及ぼす水素の多結晶シリコンへの拡散を防止する為である。多結晶シリコンは、比較的結晶性の高いグレインと、結晶性の低い、すなわち準位密度の多い、グレインとグレイン間のいわゆるグレイン境界から成る。多結晶シリコン抵抗の抵抗値は、このグレイン境界に多数存在する準位にキャリアである電子もしくはホールがトラップされる事で抵抗値のほとんどが決まる。しかるに半導体作製プロセスにおいて拡散係数の高い水素が発生すると、この水素は容易に多結晶シリコンまで到達し、準位にトラップされ抵抗値を変動させてしまう。
このような水素発生プロセスとしては、例えば金属電極形成後の水素雰囲気によるシンタリング工程や、アンモニアガスを用いるプラズマ窒化膜形成工程である。多結晶シリコン抵抗上に金属配線を覆う事で、このような水素拡散による多結晶シリコンの抵抗値変動を抑制する事ができる。このような多結晶シリコン抵抗値を安定的に提供する方法は、例えば特許文献１に開示されている。
特開２００２−０７６２８１号公報
しかしながら、従来のこのような多結晶シリコン抵抗値安定化のための方法には以下のような問題があった。すなわち、半導体製造工程における多結晶シリコンへの水素以外の影響、例えばプラズマによるチャージや、熱・応力などの影響を多結晶シリコン上の金属が敏感に受けてしまいやすいということである。そのためこれらの影響が上部の金属を介して、多結晶シリコンに作用を及ぼし、結果抵抗値を変動させてしまうといった問題を有している。
本発明は上記課題を解決するために、以下のようにする。
１．半導体基板と、この半導体基板上に形成した第１の絶縁膜と、第１の絶縁膜上に形成し、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる抵抗体と、多結晶シリコンからなる複数の抵抗体から離れて形成された配線層と、抵抗体及び配線層上に形成した第２の絶縁膜と、第２の絶縁膜の、前記抵抗体の高濃度不純物領域上のコンタクトホール及び配線層上の第１のコンタクトホールに接続する金属配線と、抵抗体の低濃度不純物領域上を覆い、配線層上の第２のコンタクトホールに接続する金属配線と、を有する事を特徴とする半導体装置とした。
２．半導体基板と、半導体基板上に形成した第１の絶縁膜と、第１の絶縁膜上に形成し、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる抵抗体と、抵抗体上に形成した第２の絶縁膜と、第２の絶縁膜上であって抵抗体の低濃度不純物領域上を覆うように形成する第１の金属配線と、第２の絶縁膜上であって抵抗体の高濃度不純物領域に設けたコンタクトホールに接続する第２の金属配線と、第１及び第２の金属配線上に形成した第３の絶縁膜と、第３の絶縁膜上に形成した第３の金属配線層とを有し、第１の金属配線と第３の金属配線が第３の絶縁膜上に設けたスルーホールを介して接続し、第２の金属配線と第３の金属配線が第３の絶縁膜上に設けた別のスルーホールを介して接続していることを特徴とする半導体装置とした。
１．半導体基板と、この半導体基板上に形成した第１の絶縁膜と、第１の絶縁膜上に形成し、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる抵抗体と、多結晶シリコンからなる複数の抵抗体から離れて形成された配線層と、抵抗体及び配線層上に形成した第２の絶縁膜と、第２の絶縁膜の、前記抵抗体の高濃度不純物領域上のコンタクトホール及び配線層上の第１のコンタクトホールに接続する金属配線と、抵抗体の低濃度不純物領域上を覆い、配線層上の第２のコンタクトホールに接続する金属配線と、を有する事を特徴とする半導体装置とした。
２．半導体基板と、半導体基板上に形成した第１の絶縁膜と、第１の絶縁膜上に形成し、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる抵抗体と、抵抗体上に形成した第２の絶縁膜と、第２の絶縁膜上であって抵抗体の低濃度不純物領域上を覆うように形成する第１の金属配線と、第２の絶縁膜上であって抵抗体の高濃度不純物領域に設けたコンタクトホールに接続する第２の金属配線と、第１及び第２の金属配線上に形成した第３の絶縁膜と、第３の絶縁膜上に形成した第３の金属配線層とを有し、第１の金属配線と第３の金属配線が第３の絶縁膜上に設けたスルーホールを介して接続し、第２の金属配線と第３の金属配線が第３の絶縁膜上に設けた別のスルーホールを介して接続していることを特徴とする半導体装置とした。
本発明によれば、半導体製造工程の影響による変動を受けにくく抵抗値変動が少なく安定的な多結晶シリコン抵抗体からなる抵抗回路を有する半導体装置を提供する事ができる。
以下にこの発明の実施の形態を図面に基づいて説明する。
図１は、図３に示される抵抗回路を実現するための本発明の実施の形態を示す模式平面図である。抵抗群１（２０１）から抵抗群４（２０４）は従来と同様、半導体基板１上の絶縁膜２上に形成した低濃度不純物領域４及び高濃度不純物領域５からなる多結晶シリコン３で構成され、高濃度不純物領域５上に設けられたコンタクトホール６を介して金属配線７により端子A(１０１)から端子E（１０５）の電位を取り出すようにしている。
従来例では図２(a),(b)に示すように、この金属配線７を伸張させて抵抗体の低濃度不純物領域まで覆うようにしていた。これは先に述べたように抵抗体とそれを覆う金属のそれぞれの電位を同一にすることで、抵抗値の安定化を図るためである。ここで本発明ではその抵抗体の低濃度不純物領域を覆う金属を一旦他の配線層の一端にコンタクトさせ、その配線層の他の一端のコンタクトから抵抗体の一方の端子に再度金属配線で接続するような構成としている。本発明はそのような接続用配線層８を備えている事を特徴としている。つまり、抵抗体を覆う金属の電位は、抵抗体の一方の端子に間接的にとはいえ接続用配線を介して接続しているので、抵抗体の電位と抵抗体を覆う金属の電位は同じ値をとっておりこの電位差による抵抗値変動を抑制している事は従来と同様であるが、その抵抗体を覆う金属をそのまま抵抗体の一方の端子に直接接続しないように配慮している。抵抗体を覆う金属をそのまま抵抗体の端子に直接接続しないのは、抵抗体の抵抗値の安定化のためである。
半導体プロセスによって形成する金属配線は、プロセス中に様々な影響を受けている。例えばスパッタ法で形成する際にはスパッタ中に加えられる熱や、熱をあえて加える設定をしていなくてもスパッタ処理中に発する熱が印加されている。また、スパッタ中やその後の金属配線形成時に加えられる物理ダメージや応力、プラズマ処理などにより発生する電気的なチャージなどが挙げられる。そのような金属配線に加えられる熱や応力、チャージなどは、その金属のみならず、金属に接触している物質にも影響を及ぼす。例えば図２のような従来例のように抵抗体を覆う金属が抵抗体の一端に接続されている場合、数10um×数10umもの面積で取り込んだ熱や応力・チャージなどが、接続されている抵抗体にも容易に伝達され、その抵抗体のグレイン境界密度を変化させたり、チャージをトラップさせたりするなどの作用を及ぼし、結果としてその抵抗体の抵抗値を変動させてしまう。そのため従来の構成では、抵抗体周囲の電位相対関係に基づく抵抗値変動を抑制する事に非常に大きな効果が発揮されるものの、金属配線がプロセス中に受ける外乱ノイズの影響を抑制する事ができず、これが抵抗値の変動につながっていた。
本発明では金属配線を直接抵抗体に接続していないので、金属配線がプロセス中に受ける外乱ノイズがすぐに抵抗体に達する事はなく、その影響を別の配線により緩和する効果がある。そのため外乱ノイズによる抵抗値の変動が抑制できる。また、同時に配線の接続先そのものは変えていないので、抵抗値周囲の電位相対関係に基づく抵抗値変動の影響を受ける事もない。
以下に本発明を使用した場合の具体的な実施例について説明する。
図４は、抵抗回路図３を実現する為の本発明の第１の実施例を表す要部断面図である。この例では、抵抗体と金属配線の接続を担う接続用配線層を、半導体基板中に形成した不純物拡散層で構成している。この不純物拡散層は半導体基板の極性に対して逆極性となる不純物を選び、抵抗回路に電圧をかけた際に半導体基板中に漏れ電流が過剰に流れないように配慮している。また、この半導体基板と不純物拡散層からなるダイオードが電圧印加により接合破壊しないように抵抗回路にかける電圧に合わせて不純物注入量を選んでいる。
この実施例で接続用配線層に半導体基板中に形成する不純物拡散層を用いるメリットは、金属配線が受けた様々な外乱ノイズを半導体基板に接地して逃がすため、抵抗値変動抑制効果の期待度が大きい点にある。
図５は、抵抗回路図３を実現する為の本発明の第２の実施例を表す要部断面図である。この例では、抵抗体と金属配線とを結ぶ接続用配線層を、抵抗体と同じ多結晶シリコンで形成している。この場合、特別な配線層を用意する事による工程増加が必要なく、さらに異なる配線層間のアライメントずれなどによるレイアウトマージンを設ける必要が無いので所要面積も少なくて済む。すなわち低コスト化に対応できる点が大きな特徴である。外乱ノイズに対しては、熱やチャージによる変動を多結晶シリコンからなる接続用配線層で吸収し、抵抗体に伝えるのを抑える効果がある。この外乱ノイズの影響で接続用配線層が変動したとしても、元々抵抗値ばらつきが問題になるような配線ではないので回路動作に支障をきたす事はない。
図６は、抵抗回路図３を実現する為の本発明の第３の実施例を表す要部断面図である。この例は、多層金属配線プロセスを採用している事を前提にした実施例で、抵抗体と金属配線とを結ぶ接続用配線層を、抵抗体を覆う金属よりも上層の金属配線で形成している。そのため、抵抗体を覆う金属配線を形成した直後にはこの金属配線はどこにも接続されておらず、電気的に浮遊した状態になっており、即座に抵抗体に影響を及ぼす事は全くないという利点がある。仮にチャージなどが金属配線にたまっており、上層配線からなる接続用配線層を形成するまで保ち続けていたとしても、スパッタ法によりウェハー全面に上層配線用の金属を堆積した段階で接続している半導体基板やステージなどから散逸してしまい、抵抗体に影響を与える事はない。
以上示したような実施形態を採用する事により、半導体プロセス中の外乱ノイズの影響を抑制する事が出来、抵抗値変動が少なく安定的な抵抗体からなる抵抗回路を提供する事が出来る。さらに本願に係る発明においては、抵抗体を覆うように形成する金属と、抵抗体との間に回路的に専用接続配線層を挿入するだけであり、抵抗体の空乏化・蓄積効果による抵抗値ばらつきを抑制する効果が損なわれていないことはいうまでもない。
上記実施形態においては低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる抵抗体について説明したが、全体が一様な不純物濃度を有する多結晶シリコンからなる抵抗体を用いた場合であっても同様に実施できることは明らかである。また、接続用配線は金属配線の接続にのみに用いる必要はなく、通常の配線にも用いることができるのはいうまでもない。
１ 半導体基板
２ 絶縁膜
３ 多結晶シリコン
４ 低濃度不純物領域
５ 高濃度不純物領域
６ コンタクトホール
７ 金属配線
８ 接続用配線層
９ ビアホール
１０１ 端子A
１０２ 端子B
１０３ 端子C
１０４ 端子D
１０５ 端子E
２０１ 抵抗群１
２０２ 抵抗群２
２０３ 抵抗群３
２０４ 抵抗群４
２ 絶縁膜
３ 多結晶シリコン
４ 低濃度不純物領域
５ 高濃度不純物領域
６ コンタクトホール
７ 金属配線
８ 接続用配線層
９ ビアホール
１０１ 端子A
１０２ 端子B
１０３ 端子C
１０４ 端子D
１０５ 端子E
２０１ 抵抗群１
２０２ 抵抗群２
２０３ 抵抗群３
２０４ 抵抗群４
Claims (6)
- 半導体基板と、
前記半導体基板上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置された、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる抵抗体と、
前記抵抗体から離れて配置された配線層と、
前記抵抗体及び前記配線層上に配置された第２の絶縁膜と、
前記第２の絶縁膜の、前記抵抗体の高濃度不純物領域上のコンタクトホール及び前記配線層上の第１のコンタクトホールとの間を接続する金属配線と、
前記抵抗体の低濃度不純物領域上を覆い、前記配線層上の第２のコンタクトホールに接続する金属配線と、を有する事を特徴とする半導体装置。 - 前記半導体基板上の、前記半導体基板と逆導電型の不純物領域からなる前記配線層を有する事を特徴とする請求項１記載の半導体装置。
- 前記第１の絶縁膜上に形成する多結晶シリコンからなる前記配線層を有することを特徴とする請求項１記載の半導体装置。
- 半導体基板と、
前記半導体基板上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置された、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる抵抗体と、
前記抵抗体上に配置された第２の絶縁膜と、
前記第２の絶縁膜上であって前記抵抗体の低濃度不純物領域上を覆うように配置された第１の金属配線と、
前記第２の絶縁膜上であって前記抵抗体の高濃度不純物領域に設けたコンタクトホールに接続する第２の金属配線と、
前記第１及び第２の金属配線上に配置された第３の絶縁膜と、
前記第３の絶縁膜上に配置された第３の金属配線層とを有し、前記第１の金属配線と前記第３の金属配線が前記第３の絶縁膜上に設けたスルーホールを介して接続し、前記第２の金属配線と前記第３の金属配線が前記第３の絶縁膜上に設けた別のスルーホールを介して接続していることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置された、多結晶シリコンからなる抵抗体と、
前記抵抗体から離れて形成された配線層と、
前記抵抗体及び前記配線層上に配置された第２の絶縁膜と、
前記第２の絶縁膜の、前記抵抗体の一方の端上に配置されたコンタクトホール及び前記配線層上に配置された第１のコンタクトホールとの間を接続する金属配線と、
前記第２の絶縁膜の、前記抵抗体の他方の端上に配置されたコンタクトホールと、
前記抵抗体の両端にそれぞれ配置された前記コンタクトホールの間の領域を覆い、前記配線層上の第２のコンタクトホールに接続された金属配線と、を有する事を特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置された、多結晶シリコンからなる抵抗体と、
前記抵抗体上に形成した第２の絶縁膜と、
前記第２の絶縁膜の、前記抵抗体の両端にそれぞれ配置されたコンタクトホールと、
前記第２の絶縁膜上であって前記抵抗体の両端にそれぞれ配置された前記コンタクトホールの間の領域を覆うように配置された第１の金属配線と、
前記第２の絶縁膜上であって前記抵抗体の一方の端のコンタクトホールに接続する第２の金属配線と、
前記第１及び第２の金属配線上に形成した第３の絶縁膜と、
前記第３の絶縁膜上に形成した第３の金属配線層とを有し、前記第１の金属配線と前記第３の金属配線が前記第３の絶縁膜上に設けたスルーホールを介して接続し、前記第２の金属配線と前記第３の金属配線が前記第３の絶縁膜上に設けた別のスルーホールを介して接続していることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007326022A JP5008543B2 (ja) | 2007-12-18 | 2007-12-18 | 半導体装置 |
| US12/328,207 US8169052B2 (en) | 2007-12-18 | 2008-12-04 | Semiconductor device |
| TW097147440A TWI445159B (zh) | 2007-12-18 | 2008-12-05 | Semiconductor device |
| KR1020080128807A KR101464766B1 (ko) | 2007-12-18 | 2008-12-17 | 반도체 장치 |
| CN2008101849871A CN101465356B (zh) | 2007-12-18 | 2008-12-18 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007326022A JP5008543B2 (ja) | 2007-12-18 | 2007-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009147279A true JP2009147279A (ja) | 2009-07-02 |
| JP5008543B2 JP5008543B2 (ja) | 2012-08-22 |
Family
ID=40752099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007326022A Expired - Fee Related JP5008543B2 (ja) | 2007-12-18 | 2007-12-18 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8169052B2 (ja) |
| JP (1) | JP5008543B2 (ja) |
| KR (1) | KR101464766B1 (ja) |
| CN (1) | CN101465356B (ja) |
| TW (1) | TWI445159B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011176134A (ja) * | 2010-02-24 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体装置、及びその製造方法 |
| JP2018067734A (ja) * | 2017-12-22 | 2018-04-26 | エイブリック株式会社 | 半導体装置 |
| WO2023112551A1 (ja) * | 2021-12-17 | 2023-06-22 | ローム株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8848374B2 (en) * | 2010-06-30 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for dissipating heat away from a resistor having neighboring devices and interconnects |
| CN102969228B (zh) * | 2012-11-30 | 2017-09-19 | 上海华虹宏力半导体制造有限公司 | 多晶硅电阻器结构及其制造方法 |
| US9553139B2 (en) * | 2015-01-30 | 2017-01-24 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
| US10903372B2 (en) * | 2015-12-11 | 2021-01-26 | Intel Corporation | Metal-oxide-polysilicon tunable resistor for flexible circuit design and method of fabricating same |
| CN108269788B (zh) * | 2016-12-30 | 2020-08-18 | 无锡华润上华科技有限公司 | 半导体器件 |
| CN113672018B (zh) * | 2021-08-13 | 2024-04-16 | 北京同芯科技有限公司 | 能消除衬底电压影响的多晶电阻匹配方法及电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269573A (ja) * | 2005-03-23 | 2006-10-05 | Seiko Instruments Inc | 半導体装置 |
| JP2007036124A (ja) * | 2005-07-29 | 2007-02-08 | Seiko Instruments Inc | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893158A (en) * | 1987-06-22 | 1990-01-09 | Nissan Motor Co., Ltd. | MOSFET device |
| JP2002076281A (ja) | 2000-08-30 | 2002-03-15 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2002353326A (ja) * | 2001-05-29 | 2002-12-06 | Mitsubishi Electric Corp | 半導体装置 |
| JP2004296767A (ja) | 2003-03-27 | 2004-10-21 | Citizen Watch Co Ltd | 半導体装置 |
-
2007
- 2007-12-18 JP JP2007326022A patent/JP5008543B2/ja not_active Expired - Fee Related
-
2008
- 2008-12-04 US US12/328,207 patent/US8169052B2/en not_active Expired - Fee Related
- 2008-12-05 TW TW097147440A patent/TWI445159B/zh not_active IP Right Cessation
- 2008-12-17 KR KR1020080128807A patent/KR101464766B1/ko active IP Right Grant
- 2008-12-18 CN CN2008101849871A patent/CN101465356B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269573A (ja) * | 2005-03-23 | 2006-10-05 | Seiko Instruments Inc | 半導体装置 |
| JP2007036124A (ja) * | 2005-07-29 | 2007-02-08 | Seiko Instruments Inc | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011176134A (ja) * | 2010-02-24 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体装置、及びその製造方法 |
| JP2018067734A (ja) * | 2017-12-22 | 2018-04-26 | エイブリック株式会社 | 半導体装置 |
| WO2023112551A1 (ja) * | 2021-12-17 | 2023-06-22 | ローム株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200941701A (en) | 2009-10-01 |
| TWI445159B (zh) | 2014-07-11 |
| CN101465356A (zh) | 2009-06-24 |
| KR101464766B1 (ko) | 2014-11-24 |
| CN101465356B (zh) | 2012-07-04 |
| US20090152679A1 (en) | 2009-06-18 |
| KR20090066241A (ko) | 2009-06-23 |
| US8169052B2 (en) | 2012-05-01 |
| JP5008543B2 (ja) | 2012-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5008543B2 (ja) | 半導体装置 | |
| JP4880939B2 (ja) | 半導体装置 | |
| US7485933B2 (en) | Semiconductor integrated circuit device having polycrystalline silicon resistor circuit | |
| JP2010182954A (ja) | 半導体装置 | |
| JP4811988B2 (ja) | 半導体装置 | |
| US6661095B2 (en) | Semiconductor device | |
| US6707116B2 (en) | Integrated circuit and manufacturing method therefor | |
| US5304838A (en) | Vertical resistive element for integrated circuit miniaturization | |
| US11574994B2 (en) | Semiconductor device | |
| KR101155703B1 (ko) | 반도체 장치 | |
| US20020040997A1 (en) | Semiconductor device | |
| JP2002162303A (ja) | 圧力センサ | |
| JP4907341B2 (ja) | サイリスタ | |
| US20220069142A1 (en) | Semiconductor device | |
| JP4697384B2 (ja) | 半導体装置 | |
| JP5266955B2 (ja) | 半導体装置 | |
| JP2010016059A (ja) | 半導体装置の製造方法 | |
| JP2003174188A (ja) | 光半導体装置及びその製造方法 | |
| JP2005033199A (ja) | パワーＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：集積ゲートバイポーラトランジスター）デバイスを有するモノリシリック集積抵抗構造 | |
| JP2000091414A (ja) | 半導体装置及びその製造方法 | |
| JP2006032585A (ja) | 半導体集積回路装置 | |
| JPS59115552A (ja) | 半導体装置 | |
| JP2009158934A (ja) | 半導体集積装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091113 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101006 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120529 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5008543 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150608 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |