JP4811988B2

JP4811988B2 - 半導体装置

Info

Publication number: JP4811988B2
Application number: JP2005082890A
Authority: JP
Inventors: 博文原田
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2005-03-23
Filing date: 2005-03-23
Publication date: 2011-11-09
Anticipated expiration: 2025-03-23
Also published as: KR20060103186A; US7602044B2; CN100543996C; JP2006269573A; CN1841745A; KR101234454B1; US20060214235A1

Description

本発明は、多結晶シリコンからなる抵抗回路を含む半導体装置に関する。

半導体集積回路において用いられる抵抗には、単結晶シリコン半導体基板に、半導体基板と逆導電型の不純物を注入した拡散抵抗や、不純物を注入した多結晶シリコンからなる多結晶シリコン抵抗が用いられる。

そのうち多結晶シリコン抵抗は、周囲を絶縁膜で囲まれているためにリーク電流が少ない事、グレイン境界に存在する欠陥により高い高抵抗値が得られる事などの利点があるため幅広く半導体集積回路に採用されている。

図２（ａ）、（ｂ）に従来の多結晶シリコン抵抗回路の模式平面図及び断面図を示す。

多結晶シリコン抵抗は、絶縁膜上にLPCVD法などにより堆積した多結晶シリコン薄膜に、P型もしくはN型の不純物を注入し、その後フォトリソグラフィ技術にて抵抗形状に加工することで作成する。

不純物の注入は多結晶シリコン抵抗の抵抗率を決定する為で、その所望の抵抗率に応じ、1×10¹⁷/cm³から1×10²⁰/cm³までの濃度のP型もしくはN型の不純物を注入する。

また、抵抗体の両側の端子はコンタクトホール及び金属配線にて形成し、その電位を取り出すようにしているが、この部分での多結晶シリコンと金属配線との間で、良好なオーミックコンタクトを得る為に抵抗体の端子となる部分の多結晶シリコンには1×10²⁰/cm³以上となるような高濃度の不純物を注入している。

このため、多結晶シリコンを用いた抵抗体は、図３のような２０１から２０４の抵抗群からなる抵抗回路を構成する場合、図２（ａ）の模式平面図及び図２（ｂ）の模式断面図のように、半導体基板１上の絶縁膜２に形成した低濃度不純物領域４及び高濃度不純物領域５からなる多結晶シリコン３で構成され、高濃度不純物領域５上に設けられたコンタクトホール６を介して金属配線７により端子A（１０１）から端子E（１０５）の電位を取り出すようにしている。

また、抵抗回路より様々な電位を取り出す場合、それぞれの抵抗群１（２０１）から４（２０４）は、単位抵抗体を基本としてその抵抗体の直列接続や並列接続により様々な構成の抵抗群が選択される。そしてその抵抗群ごとに抵抗値を安定させるために抵抗群上に金属を形成しこの金属を抵抗群のある一端の端子に接続する。その理由は２つある。
それはまず第１に多結晶シリコン抵抗の安定性を得る為である。多結晶シリコンは半導体なので、その上に配線や電極が形成されると、その配線や電極の電位と多結晶シリコン抵抗の電位の相対関係により、多結晶シリコンの内部が空乏化したり蓄積したりする事により抵抗値が変化する。

具体的にはP型の不純物を注入された多結晶シリコンにおいて、その直上に多結晶シリコン抵抗より高い電位をもった配線もしくは電極が存在すると、P型の多結晶シリコンが空乏化するため、抵抗値が高くなる。逆の電位関係の場合は蓄積状態のために抵抗値が低くなる。

このような抵抗値変動を避ける為、多結晶シリコン上には多結晶シリコンの電位と近い配線を故意に形成することで、常に同じ抵抗値を保つ事ができる。その例の１つが図２の平面図であり、多結晶シリコン抵抗の片側の電極を抵抗体まで延ばして電位固定している。

このような現象は、多結晶シリコンの上側の配線のみならず、下側の状態にも当然依存する。すなわち、多結晶シリコン抵抗と、多結晶シリコン抵抗下の半導体基板の電位の相対関係により抵抗値が変動してしまう。このため図示はしないが、多結晶シリコン抵抗下にも先の金属配線と同様に故意に拡散領域などを形成し、電位を安定する施策が知られている。

第２の理由は半導体プロセスにおいて、多結晶シリコン抵抗値に影響を及ぼす水素の多結晶シリコンへの拡散を防止する為である。

多結晶シリコンは、比較的結晶性の高いグレインと、結晶性の低い、すなわち準位密度の多い、グレイン間のグレイン境界から成る。多結晶シリコン抵抗の抵抗値は、このグレイン境界に多数存在する準位にキャリアである電子もしくはホールがトラップされる事で抵抗値のほとんどが決まる。しかるに半導体作製プロセスにおいて拡散係数の高い水素が発生すると、この水素は容易に多結晶シリコンまで到達し、準位にトラップされ抵抗値を変動させてしまう。このような水素発生プロセスとしては、例えば金属電極形成後の水素雰囲気によるシンタリング工程や、アンモニアガスを用いるプラズマ窒化膜形成工程を挙げることができる。

多結晶シリコン抵抗上に金属配線を覆う事で、このような水素拡散による多結晶シリコンの抵抗値変動を抑制する事ができる。

このような多結晶シリコン抵抗値を安定的に提供する方法は、例えば特開平2002-076281に開示されている。
特開平2002-076281号公報

しかしながら、従来のこのような多結晶シリコン抵抗値安定化のための方法には次のような問題があった。すなわち、半導体製造工程における多結晶シリコンへの水素以外の影響、例えばプラズマによるチャージや、熱・応力などの影響を多結晶シリコン上の金属が敏感に受けやすいということである。そのためこれらの影響が上部の金属を介して、多結晶シリコンに作用を及ぼし、結果抵抗値を変動させてしまうといった問題を有していた。

本発明は上記課題を解決するために、以下のようにする。すなわち、
半導体基板と、
前記半導体基板上に形成した第１の絶縁膜と、
前記第１の絶縁膜上に形成し、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる同一形状の複数の抵抗体と、
前記複数の抵抗体上に形成した第２の絶縁膜と、
前記第２の絶縁膜の前記高濃度不純物領域上に形成したコンタクトホールと、
前記コンタクトホールに接続され、かつ前記多結晶シリコンからなる複数の抵抗体を接続する金属配線と、
前記第２の絶縁膜上であって前記抵抗体を１つまたは複数接続してなる複数の抵抗群における前記低濃度不純物領域の上を覆う複数の金属部分とを有し、
前記複数の抵抗群を接続した半導体集積回路において、
前記複数の金属部分の面積が概ね同一であることを特徴とする半導体集積回路とした。

または、第２のそれぞれの金属部分が、その下に形成している抵抗群を接続する第１の金属配線と接続されていることを特徴とする半導体集積回路とした。

または、第２のそれぞれの金属部分が、半導体基板に接続されていることを特徴とする半導体集積回路とした。

また第２のそれぞれの金属部分が、その下に形成している抵抗群から伸張した抵抗体と接続されていることを特徴とする半導体集積回路とした。

本発明によれば、半導体製造工程の影響による変動を受けにくく抵抗値変動が少なく安定的な多結晶シリコン抵抗体からなる抵抗回路を提供する事ができる。

以下にこの発明の実施の形態を図面に基づいて説明する。

図１は、抵抗回路図３を実現する為の本発明の第1の実施例である。抵抗群１（２０１）から抵抗群４（２０４）は従来と同様、半導体基板１上の絶縁膜２に形成した低濃度不純物領域４及び高濃度不純物領域５からなる多結晶シリコン３で構成され、高濃度不純物領域５上に設けられたコンタクトホール６を介して第１の金属部分９からなる金属配線により端子A(１０１)から端子E（１０５）の電位を取り出すようにしている。

ただし従来では抵抗体を覆う金属は、抵抗群１つに対し１つ形成し、しかもその形状は任意であったが、本発明では抵抗群をつなぐ配線を第１の金属部分とすると、全ての抵抗群に対して同じ面積に統一した第２の金属部分でそれぞれの抵抗群を覆うように形成している。

また、この同じ面積である第２の金属部分の面積は、最も所要面積の大きい抵抗群を十分覆うことができる面積を採用する。なぜなら多結晶シリコンへの半導体製造工程における水素の拡散による抵抗値変動を抑制するためにはどの抵抗群も、その抵抗群が有する低濃度不純物領域を金属部分で完全に覆わねばならず、この事と同時にこの抵抗群上の金属部分の面積を同一にする事を両立させるには、最も所用面積の大きい抵抗群を覆う金属部分の面積に合わせる事が適切だからである。

例えば、抵抗回路図３を構成する場合、抵抗群１（２０１）が使用する単位抵抗体が最も多く抵抗群の所用面積が最大になるので、抵抗群１を覆う第２の金属面積が最も大きくなる。そのため他の抵抗群２（２０２）から４（２０４）を覆う第２の金属面積も、抵抗群１上の第２の金属と同じ値に統一させる。

また、所要面積の小さい抵抗群に対して最も所用面積の大きい抵抗群を覆う金属部分と同一面積の金属で覆う場合、抵抗群同士の間に隙間が生じる事になる。このような第２の金属部分の下の空いた部分は、多結晶シリコン抵抗体と同一形状の多結晶シリコンダミーパターン８を同間隔で配置する。こうすることで、多結晶シリコン抵抗体の形状連続性を保たせ、形状不連続の場合に生ずるエッチング加工形状ばらつきを回避する。

以上のような方法で、多結晶シリコン抵抗体からなる抵抗群上の第２の金属部分を全て同一面積にすることで、半導体製造工程中に発生する様々な影響を全て均一に受けることになり、その下に形成されている抵抗群の均一性を保つことができる。また、半導体製造工程中に晒される水素の影響は従来と同様にこの第２の金属部分によって防ぐことができる。

第1の金属部分と第2の金属部分は通常おなじ工程で同時に形成することができるので、あらたな製造工程を追加する必要は生じない。

図４は、図３の抵抗回路を図２のような従来の方法でレイアウトし、ある製造工程を経て作成した場合の、それぞれの抵抗群における単位抵抗の抵抗比を比較したものである。これによると、同じ値であるべき単位抵抗は、最も抵抗群上の金属配線面積が大きい抵抗群１（２０１）の抵抗群において抵抗比が高く、最も面積の小さい抵抗群３（２０３）において抵抗比が低くなっていることがわかる。

それに対して図５で示されている、図１のレイアウトの本発明で作成された抵抗回路の単位抵抗は、どの抵抗群においてもほぼ一定の値をとっており、本発明の効果の高さが歴然としている。この例における第２の金属配線は、どこにも接続されておらず、電気的にフローティングの状態になっている。

図６は、抵抗回路図３を実現する為の本発明の第２の実施例である。この例では、第1の実施例において電気的にフローティングにしていた各抵抗群上を覆う第２の各金属配線を相互に接続し、抵抗群以外の領域においてコンタクトホールを介して半導体基板に接続させている。これは、半導体製造工程中に発生するプロセスチャージや蓄熱を容量の大きい半導体基板に逃がす効果がある。

このようにすることで、例え半導体工程におけるプロセスチャージや熱などの外乱にばらつきがあったとしても、瞬時に半導体基板の方へ逃がす事ができ、この外乱ばらつきによって生じる抵抗値ばらつきを最小限に抑えることができる。

つまり、半導体製造工程の外乱の影響による変動を均一化すると同時に、外乱そのもののばらつきの影響を最小限に抑える事で抵抗値ばらつきを抑制する事ができ、抵抗値変動が少なく安定的な多結晶シリコン抵抗体からなる抵抗回路を提供する事ができる。

図７は、抵抗回路図３を実現する為の本発明の第３の実施例である。この例では、第１の実施例において電気的にフローティングにしていた各抵抗群上を覆う第２の各金属配線を、それぞれの抵抗群に属する抵抗体の一方に接続している。このような構成にすることにより、抵抗回路を電気的に動作させた時に生じる抵抗群の電位と抵抗群上の第２の金属配線の電位を近づける事ができ、両者の電位差による多結晶シリコン抵抗体の空乏化・蓄積効果による抵抗値ばらつきを低減する事ができる。

このような構成にする事で、半導体製造工程の影響による変動を均一化すると同時に、抵抗群の空乏化・蓄積効果による抵抗値ばらつきを抑制する事ができ、抵抗値変動が少なく安定的な多結晶シリコン抵抗体からなる抵抗回路を提供する事ができる。

図８は、抵抗回路図３を実現する為の本発明の第４の実施例である。この例では、第３の実施例において抵抗群に属する抵抗体の一方に接続していた各抵抗群上を覆う第２の各金属配線を、それぞれの抵抗群に属する抵抗体の一端から伸長した抵抗体の端１１に接続している。このような構成にすることにより、第２の金属配線自体の電位は本発明の第３の実施例と同様にその下に形成する抵抗群の電位と等しいため、抵抗回路を電気的に動作させた時に生じる両者の電位差による多結晶シリコン抵抗体の空乏化・蓄積効果による抵抗値ばらつきを低減する事ができる。

また、半導体製造工程中に発生するプロセスチャージや蓄熱などを、ある容量をもった抵抗体の伸張させた部分に逃がす事で緩和する事ができる。そのため、例え半導体工程におけるプロセスチャージや熱などの外乱にばらつきがあったとしても、瞬時に逃がす事で影響を最小限に抑え、この外乱ばらつきによって生じる抵抗値ばらつきを最小限に抑えることができる。

こうすることで、半導体製造工程の外乱の影響による変動を均一化する効果があると同時に、外乱そのものにばらつきがあったとしてもその影響を最小限に抑える事が可能であり、さらに抵抗群の空乏化・蓄積効果による抵抗値ばらつきを抑制する事ができるため、抵抗値変動が少なく安定的な多結晶シリコン抵抗体からなる抵抗回路を提供する事ができる。

本発明の多結晶シリコン抵抗回路の模式平面図である。（ａ）従来の多結晶シリコン抵抗回路の模式平面図である。

（ｂ）従来の多結晶シリコン抵抗回路の模式断面図である。
抵抗回路の回路図の一例である。従来の多結晶シリコン抵抗回路の単位抵抗の抵抗比である。本発明の多結晶シリコン抵抗回路の単位抵抗の抵抗比である。本発明の第２の実施例の多結晶シリコン抵抗回路の模式平面図である。本発明の第３の実施例の多結晶シリコン抵抗回路の模式平面図である。本発明の第４の実施例の多結晶シリコン抵抗回路の模式平面図である。

符号の説明

１半導体基板
２絶縁膜
３多結晶シリコン
４低濃度不純物領域
５高濃度不純物領域
６コンタクトホール
７金属配線
８多結晶シリコンダミーパターン
９第１の金属部分
１０第２の金属部分
１１抵抗体伸張部分
１０１端子A
１０２端子B
１０３端子C
１０４端子D
１０５端子E
２０１抵抗群１
２０２抵抗群２
２０３抵抗群３
２０４抵抗群４

Claims

半導体基板と、
前記半導体基板上に形成した第１の絶縁膜と、
前記第１の絶縁膜上に形成された、低濃度不純物領域と高濃度不純物領域とを有する多結晶シリコンからなる複数の抵抗体と
前記複数の抵抗体上に形成した第２の絶縁膜と
前記第２の絶縁膜の前記高濃度不純物領域上に形成したコンタクトホールと、
前記コンタクトホールに接続され、かつ前記複数の抵抗体を接続する金属配線と、
前記第２の絶縁膜上であって、前記複数の抵抗体の上を覆う複数の金属部分と、
を有する半導体装置において、
前記複数の抵抗体はすべて同一の形状を有する単位抵抗体からなり、
前記単位抵抗体は一つまたは複数個が前記金属配線により接続されて複数の抵抗群を構成し、
前記複数の抵抗群のおのおのは、前記複数の抵抗群のうちでもっとも多くの単位抵抗体を有する抵抗群との単位抵抗体の本数の差分だけ前記単位抵抗体と同一の形状を有する多結晶シリコンダミーパターンを有することで、形状連続性を有しており、
前記複数の金属部分は全て同じ面積を有し、前記複数の金属部分の一つが前記複数の抵抗群の一つを一括して覆い、前記複数の抵抗群のおのおのの上では切れ目無く連続して覆っていることを特徴とする半導体装置。
前記複数の金属部分は前記複数の抵抗群のそれぞれに含まれる前記抵抗体の前記低濃度不純物領域の上を覆っていることを特徴とする請求項１記載の半導体装置。
前記金属部分が電気的にどこにも接続されてないことを特徴とする請求項１記載の半導体装置。
前記金属部分はそれぞれが、その下に形成される前記抵抗群を接続する前記金属配線と接続されていることを特徴とする請求項１記載の半導体装置。
前記金属部分はそれぞれが、前記半導体基板に接続されていることを特徴とする請求項１記載の半導体装置。
前記金属部分はそれぞれが、その下に形成している抵抗群から伸張した抵抗体と接続されていることを特徴とする請求項１記載の半導体装置。
前記金属配線と前記金属部分とは一つの工程において同時に形成されることを特徴とする請求項１乃至６のいずれか1項に記載の半導体装置。