JP2006032585A

JP2006032585A - 半導体集積回路装置

Info

Publication number: JP2006032585A
Application number: JP2004208089A
Authority: JP
Inventors: Kazuhiro Tsumura; 和宏津村
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2004-07-15
Filing date: 2004-07-15
Publication date: 2006-02-02

Abstract

【課題】
占有面積を大きくせずに、抵抗値のばらつきや比精度、経時特性の向上した多結晶シリコン薄膜抵抗素子の提供を目的とする。
【解決手段】
多結晶シリコン薄膜抵抗素子の高抵抗領域の少なくとも長辺方向全域の上面、側面、下面を半導体基板とメタルとで包囲する。
【選択図】図１

Description

本発明は、多結晶シリコン薄膜抵抗素子を有する半導体集積回路装置に関する。

半導体集積回路装置では、抵抗素子として多結晶シリコン薄膜抵抗素子が用いられる場合がある。この抵抗素子は、単体の抵抗として用いられる場合と、ブリーダーのように複数個並べて用いられる場合がある。単体の抵抗素子として用いられる場合、抵抗値の絶対値が重要になる。一方、抵抗素子を複数個並べてブリーダーのように利用する場合、抵抗素子の抵抗値の絶対値より、それぞれの抵抗素子の抵抗値の比、つまり抵抗値の比精度がより重要になる。ここで、多結晶シリコン薄膜抵抗素子の特徴を述べる。多結晶シリコン薄膜抵抗素子は、水素含有量に応じて抵抗値が変化するという特徴がある。多結晶シリコン薄膜抵抗素子の水素含有量はプラズマチッ化膜の成膜やアロイ等の水素が豊富な行程で変化する。また、多結晶シリコン薄膜抵抗素子周辺の配線等の影響で水素の拡散経路や拡散距離が変わるために、それぞれの多結晶シリコン薄膜抵抗素子まで拡散してくる水素の量は異なる。その影響で、それぞれの多結晶シリコン薄膜抵抗素子の水素含有量は不均一になり、そのため、多結晶シリコン薄膜抵抗素子の抵抗値の不均一性が生じる、という問題がある。また、水素を大量に含むと、多結晶シリコン薄膜抵抗素子の抵抗値の経時変化が大きくなるという問題もある。そこで、現在では多結晶シリコン薄膜抵抗素子の上方をメタル膜で覆い、水素が多結晶薄膜抵抗素子まで拡散してこないようにすることで、抵抗値の不均一性を抑える手法がとられている場合が多い。以下では多結晶シリコン薄膜抵抗素子を覆うメタル膜をカバーメタルと呼ぶことにする。
特開平５-６３１４４号公報

背景技術で述べたように、現在では、多結晶シリコン薄膜抵抗素子の上方がカバーメタルで覆われている場合が多い。この場合でも水素の拡散速度は大きく、上方のカバーメタルを廻りこんで、抵抗素子の側面方向からくる水素の拡散を防ぐことはできない。ブリーダーのように抵抗素子が多数並んでいる構造において、1つのカバーメタルが複数の抵抗素子上に連なって覆っている場合、側面方向からの水素の拡散量はカバーメタルの端の方に位置するほど大きい。そのため抵抗素子の抵抗値の均一性が悪化する。また、均一性を良くしようとカバーメタルを大きくすると、抵抗値の均一性は向上するが、占有面積が大きくなるという問題が生じる。また、均一性をよくするためだけなら、複数の抵抗素子を1つの大きなメタルで覆うことはせず、カバーメタルの大きさを抵抗素子と同等程度にして、個々の抵抗素子を別々のカバーメタルで覆えばよい。これはカバーメタルをまわりこんで拡散する水素の影響が均一になるからである。しかしながら、この場合、多結晶シリコン薄膜抵抗素子は、多量の水素を含むことになり、また、多結晶シリコン薄膜抵抗素子は、水素を多量に含むと抵抗値の経時変化が大きくなるという特徴を有するため、抵抗値の初期均一性は良くても、その後の抵抗値の経時変化が大きいという問題が発生する。以上のように多結晶シリコン薄膜抵抗素子の均一性や経時特性を向上させようとすると、カバーメタルを大きくせざるを得ず、占有面積が大きくなるという問題がある。そこで、本発明は、占有面積を大きくせずに、抵抗値のばらつきや比精度、経時変化等の特性を向上させた多結晶シリコン薄膜抵抗素子の提供を目的とする。

本発明は、上記課題を解決するため、多結晶シリコン薄膜抵抗素子において、半導体基板上に絶縁膜を介して前記抵抗素子を配置し、少なくとも前記抵抗素子の高抵抗領域の上面全域と長辺方向の両側面全域に渡って絶縁膜を介してカバーメタルを配置することで、前記抵抗素子の高抵抗領域の少なくとも長辺方向の下面、上面、両側面を半導体基板とメタルとで包囲していることを特徴とする。

本発明により、抵抗値のばらつきや比精度、経時変化等の特性を向上させた多結晶シリコン薄膜抵抗素子を小さい面積で得ることができる。具体的には、この構造によると、抵抗素子の高抵抗領域の上面全域と長辺方向の両側面全域に渡って絶縁膜を介してカバーメタルが配置され、下面には絶縁膜を介して半導体基板が配置されるため、抵抗素子の長辺方向上面、両側面、下面からの水素の拡散が抑制される。そのため、水素含有量が少なくて、経時特性のよりよい多結晶シリコン薄膜抵抗素子が得られる。特にブリーダーのように抵抗素子を複数個並べた場合、カバーメタルの端でも中央でも水素の拡散が等しくなるため、端に位置する抵抗素子も中央に位置する抵抗素子も水素含有量が等しくなり、抵抗値の比精度が向上する。一方、抵抗素子の短辺方向両端には、抵抗素子の電極取り出し用の配線やコンタクトが配置されるので、カバーメタルを抵抗素子短辺方向の側面に配置させることはできない。そのため、抵抗素子短辺方向側面からの水素の拡散を完全に抑えることはできないが、短辺方向側面からのそれぞれの抵抗素子への水素拡散経路は等しいので水素拡散量は均一である、そのため抵抗値の比精度の悪化は生じない。また、短辺方向側面からの水素拡散は長辺方向側面からの水素拡散に較べればはるかに小さいので、長辺方向の両側面、上面、下面をカバーメタルと半導体基板とで覆った効果が打ち消されることはない。

以下に本発明の実施するための最良の形態を説明する。多結晶シリコン薄膜抵抗素子を配置する領域下部に、半導体基板と逆伝導型のWell領域を形成し、その上にField酸化膜を形成する。このField酸化膜上に膜厚100Å〜5000Åの多結晶シリコン薄膜抵抗素子を配置する。この抵抗素子の長辺方向の両端には、電極取り出し用の低抵抗領域を形成する。これらの上に層間絶縁膜を成膜し、この層間絶縁膜を介して、カバーメタルを配置する。抵抗素子側面のカバーメタルは、抵抗素子の高抵抗領域より0.1〜3um長い幅0.2〜2umのメタルから成り、並んだ抵抗素子の外側に、抵抗素子から0.2〜3umほど離して、多結晶シリコン抵抗素子の長辺方向と平行に配置する。この抵抗素子側面のカバーメタルはWell領域に接するようにする。抵抗素子上面のカバーメタルは、抵抗素子の長辺方向は抵抗素子の高抵抗領域より0.1〜3um長く、短辺方向は抵抗素子側面のカバーメタルに達する長さのメタルから成り、抵抗素子側面のカバーメタルに接するように配置する。抵抗素子の低抵抗領域にコンタクトホールを設け、コンタクト、メタル配線を形成する。これら全てを覆うようにパッシベーション膜を配置する。抵抗素子のカバーメタルとWell領域は電気的に接続しており、これらの電位は抵抗素子両端にかかる電位の間の電位、あるいはどちらか一方の電位に等しくなるよう接続する。

本実施例を図１に沿って説明する。半導体基板１に半導体基板と逆伝導型のWell２を形成する。その後、Field酸化膜３を形成し、その上に膜厚100Å〜5000Åの多結晶シリコン膜を成膜する。この多結晶シリコン膜を抵抗素子として整形し、必要とする抵抗値に合わせて110¹⁵〜510¹⁹ atoms/cm³の不純物をドープする。抵抗素子の電極部となる領域６には110¹⁹ atoms/cm³以上の不純物をドープし低抵抗化する。これらの上に厚さ2000〜12000Åの層間絶縁膜７を成膜する。並んだ抵抗素子の外側に、抵抗素子から0.2um〜3umほど離して、抵抗素子の長辺方向に平行して、層間絶縁膜７を幅0.2〜2umの溝状に選択的に除去し、Well領域２を露出させる。この溝の長さは抵抗素子の高抵抗領域５より0.1〜3um長くなるようにする。この溝にメタルを埋め込むと、これが抵抗素子側面のカバーメタル８となる。次に、厚さ2000〜20000Åのメタル膜を成膜し、抵抗素子の長辺方向は、抵抗素子の高抵抗領域より0.1〜3um長く、短辺方向は抵抗素子側面のカバーメタルに達する領域を残して、メタル膜を選択的に除去する。ここで残ったメタル膜が抵抗素子上面のカバーメタル１０となる。次に抵抗素子の低抵抗領域６にコンタクトホール９を形成し、メタル膜１１を成膜する。このメタル膜１１を配線用にパターニングし、パッシベーション膜１２を成膜することで、半導体集積回路装置が完成する。図1(A)と図2(A)を比較すると分かるように、従来の技術を表す図2(A)では、メタル配線形成後のアロイやプラズマ窒化膜の形成において、カバーメタル１０を廻りこんでくる横方向からの水素の拡散を防ぐことができない。また、それぞれの抵抗素子までの拡散距離が異なるので、それぞれの抵抗素子の水素含有率が異なることになり、抵抗値の比精度が悪化する。この従来構造において、水素の拡散を防ごうとすると、抵抗素子上面のカバーメタル１０を、抵抗素子の大きさに水素の拡散距離を足した大きさにする必要がある。そうすると、上面のカバーメタル１０の大きさは巨大になり占有面積が大きくなってしまう。一方、図1(A)を見ると、カバーメタル１０を廻りこんでくる横方向からの水素の拡散が側面のカバーメタル８で止められるので、水素含有率がそれぞれの抵抗素子で等しくなり、比精度が向上する。

実施例１では、抵抗素子側面のカバーメタル８用の溝と、コンタクトホール９を別行程で形成していたが、同時に形成することが出来る。この方が工程削減できてよい。

実施例１では抵抗素子側面のカバーメタル８、上面のカバーメタル１０、メタル配線１１をそれぞれ別行程で形成していたが、同時に形成することができる。この方が行程削減できてよい。

実施例１では並んだ抵抗素子の外側にのみ、側面のカバーメタル８を配置したが、抵抗素子１つ１つの間に側面のカバーメタル８を配置してもよい。この方が、抵抗値の比精度がより良くなるが、抵抗素子間の間隔を広げる必要が生じるため、占有面積が大きくなるという弊害がある。どちらを選択するかは、この抵抗素子を搭載する半導体集積回路装置の目標仕様に依存する。また、１つ１つではなく、並んだ抵抗素子をいくつかのグループに分けて、そのグループごとに側面のカバーメタル８を配置してもよい。

実施例１では、複数の抵抗素子を並べて用いる場合について述べたが、単一の抵抗素子を用いる場合についても実施例１と同様にして形成する。この場合、抵抗値の比精度は関係なくなるが、水素の拡散が抑えられることによって、プロセスばらつきによる抵抗値のばらつきが抑えられること、抵抗値の経時変化が小さくなること、という効果が得られる。

実施例１では、抵抗素子側面のカバーメタル８、上面のカバーメタル１０、Well領域２が電気的に接続していたが、接続していなくてもよい。この場合、これらの間隙を水素が拡散してくるが、従来技術に較べると、水素の拡散は抑制されるので、抵抗値のばらつきや比精度、経時特性の向上が得られる。

本発明の第１実施例を示す半導体装置の模式的平面図。(A) (B)は断面図。従来の半導体装置の実施例を示す模式的平面図。(A) (B)は断面図。

符号の説明

１：半導体基板
２：Ｗｅｌｌ領域
３：フィールド酸化膜
４：アクティブ領域
５：多結晶シリコン薄膜抵抗素子の高抵抗領域
６：多結晶シリコン薄膜抵抗素子の電極取り出し用低抵抗領域
７：層間絶縁膜
８：多結晶シリコン薄膜抵抗素子側面のカバーメタル
９：多結晶シリコン薄膜抵抗素子の電極取り出し用コンタクト
１０：多結晶シリコン薄膜抵抗素子上面のカバーメタル
１１：多結晶シリコン薄膜抵抗素子の電極取り出し用メタル配線
１２：パッシベーション膜
１３：多結晶シリコン薄膜抵抗素子長辺方向側面からの水素拡散
１４：多結晶シリコン薄膜抵抗素子短辺方向側面からの水素拡散

Claims

多結晶シリコンを主たる構成要素とする膜厚100Å〜5000Åの薄膜抵抗素子を有する半導体集積回路装置において、半導体基板上に絶縁膜を介して前記抵抗素子を配置し、少なくとも前記抵抗素子の高抵抗領域の上面全域と長辺方向の両側面全域に渡って絶縁膜を介してメタル層を配置することで、前記抵抗素子の高抵抗領域の少なくとも長辺方向の下面、上面および両側面を半導体基板とメタル層とが包囲していることを特徴とする半導体集積回路装置。
多結晶シリコンを主たる構成要素とする膜厚100Å〜5000Åの薄膜抵抗素子を有する半導体集積回路装置において、半導体基板上に絶縁膜を介して前記抵抗素子を複数個並べて配置し、複数の前記抵抗素子の高抵抗領域の上面全域を１つの連なったメタル層で覆い、その１つのメタル層で覆われた複数の抵抗素子の中で両端に位置する前記抵抗素子の外側にのみ、高抵抗領域の長辺方向の側面全域に渡って絶縁膜を介してメタル層を配置することで、複数の前記抵抗素子の高抵抗領域の少なくとも長辺方向の下面、上面および両端に位置する前記抵抗素子の高抵抗領域の外側側面を半導体基板とメタル層とが包囲していることを特徴とする半導体集積回路装置。