JP2000243957A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000243957A JP2000243957A JP11046320A JP4632099A JP2000243957A JP 2000243957 A JP2000243957 A JP 2000243957A JP 11046320 A JP11046320 A JP 11046320A JP 4632099 A JP4632099 A JP 4632099A JP 2000243957 A JP2000243957 A JP 2000243957A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- layer
- semiconductor
- conductivity type
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 146
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 194
- 238000000605 extraction Methods 0.000 claims description 62
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 エレクトロマイグレーション現象が起こり難
く、小型で、かつオン抵抗値の小さいＭＯＳトランジス
タを集積した半導体装置を実現する。 【解決手段】 Ｐ型シリコン基板１０１上にＮ＋埋め込
み拡散層１０３およびＮ型エピタキシャル層１０２が形
成され、Ｎ型エピタキシャル層１０２内には表面領域内
のＰ型拡散層１０４とＮ＋ドレイン引き出し拡散層１０
６Ａが形成されている。Ｐ型拡散層１０４内には、Ｐ＋
拡散層１０５、およびソース拡散層としてのＮ＋拡散層
１０７が形成されている。そして、Ｎ＋ドレイン引き出
し拡散層１０６Ａは、イオンエネルギを変えて複数回イ
オン注入を行うことで、深さ方向の広い範囲で高濃度の
不純物を含むように形成され、低抵抗値となっている。
く、小型で、かつオン抵抗値の小さいＭＯＳトランジス
タを集積した半導体装置を実現する。 【解決手段】 Ｐ型シリコン基板１０１上にＮ＋埋め込
み拡散層１０３およびＮ型エピタキシャル層１０２が形
成され、Ｎ型エピタキシャル層１０２内には表面領域内
のＰ型拡散層１０４とＮ＋ドレイン引き出し拡散層１０
６Ａが形成されている。Ｐ型拡散層１０４内には、Ｐ＋
拡散層１０５、およびソース拡散層としてのＮ＋拡散層
１０７が形成されている。そして、Ｎ＋ドレイン引き出
し拡散層１０６Ａは、イオンエネルギを変えて複数回イ
オン注入を行うことで、深さ方向の広い範囲で高濃度の
不純物を含むように形成され、低抵抗値となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にパワーＭＯＳＦＥＴに適した
構成の半導体装置およびその製造方法に関するものであ
る。
その製造方法に関し、特にパワーＭＯＳＦＥＴに適した
構成の半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴ（金属酸化膜半導体
電界効果トランジスタ）としては従来、縦型素子構造を
有するＶＤＭＯＳ（Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−
ｄｉｆｆｕｓｅｄ ＭＯＳ）と呼ばれる縦型構造のパワ
ーＭＯＳＦＥＴが広く使われてきた。しかし、ＶＤＭＯ
Ｓは、ドレイン電極を基板裏面に設ける構造のためドレ
イン端子が電源に直結するハイサイドスイッチとして用
いる場合を除いて、多出力化が不可能であった。また、
微細化に伴いシリコン基板の抵抗が無視できなくなり、
オン抵抗の低減に限界がでてきた。
電界効果トランジスタ）としては従来、縦型素子構造を
有するＶＤＭＯＳ（Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−
ｄｉｆｆｕｓｅｄ ＭＯＳ）と呼ばれる縦型構造のパワ
ーＭＯＳＦＥＴが広く使われてきた。しかし、ＶＤＭＯ
Ｓは、ドレイン電極を基板裏面に設ける構造のためドレ
イン端子が電源に直結するハイサイドスイッチとして用
いる場合を除いて、多出力化が不可能であった。また、
微細化に伴いシリコン基板の抵抗が無視できなくなり、
オン抵抗の低減に限界がでてきた。
【０００３】そこで、ＶＤＭＯＳのこれらの問題点を解
決すべく、ドレインを横方向に配置した、ＬＶＤＭＯＳ
（Ｌａｔｅｒａｌ Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−
ｄｉｆｆｕｓｅｄ ＭＯＳ）と呼ばれるＭＯＳＦＥＴが
考案された。図４は従来のＬＶＤＭＯＳを示す部分断面
側面図である。図４に示したように、ＬＶＤＭＯＳ１０
０では、Ｐ型シリコン基板（Ｐ−Ｓｕｂ）１０１上にＮ
＋埋め込み拡散層（Ｎ＋Ｓｂ）１０３およびＮ型エピタ
キシャル層（Ｎ−ＥＰＩ）１０２が形成され、Ｎ型エピ
タキシャル層１０２内には表面領域内のＰ型拡散層１０
４（ベース拡散層）とＮ＋ドレイン引き出し拡散層１０
６が形成され、Ｐ型拡散層１０４内には、Ｐ＋拡散層１
０５、およびソース拡散層としてのＮ＋拡散層１０７が
形成されている。
決すべく、ドレインを横方向に配置した、ＬＶＤＭＯＳ
（Ｌａｔｅｒａｌ Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−
ｄｉｆｆｕｓｅｄ ＭＯＳ）と呼ばれるＭＯＳＦＥＴが
考案された。図４は従来のＬＶＤＭＯＳを示す部分断面
側面図である。図４に示したように、ＬＶＤＭＯＳ１０
０では、Ｐ型シリコン基板（Ｐ−Ｓｕｂ）１０１上にＮ
＋埋め込み拡散層（Ｎ＋Ｓｂ）１０３およびＮ型エピタ
キシャル層（Ｎ−ＥＰＩ）１０２が形成され、Ｎ型エピ
タキシャル層１０２内には表面領域内のＰ型拡散層１０
４（ベース拡散層）とＮ＋ドレイン引き出し拡散層１０
６が形成され、Ｐ型拡散層１０４内には、Ｐ＋拡散層１
０５、およびソース拡散層としてのＮ＋拡散層１０７が
形成されている。
【０００４】また、Ｎ型エピタキシャル層１０２とＰ型
拡散層１０４の表面には各層に跨ってゲート酸化膜１０
８が設けられており、このゲート酸化膜１０８の上には
ポリシリコンからなるゲート電極１０９が設けられてい
る。そして、ゲート電極１０９およびゲート酸化膜１０
８の上には第１の層間絶縁膜１１０が設けられ、第１の
層間絶縁膜１１０には第１および第２のコンタクトホー
ル１１１Ａ、１１１Ｂが形成されている。第１のコンタ
クトホール１１１Ａの内側、および第１のコンタクトホ
ール１１Ａ周辺の第１の層間絶縁膜１１０の上には、Ｎ
＋ドレイン引き出し拡散層１０６に電気的に接続された
第１のドレイン電極１１２が形成され、第２のコンタク
トホール１１１Ｂの内側、および第２のコンタクトホー
ル１１１Ｂ周辺の第１の層間絶縁膜１１０の上には第１
層アルミニウム配線（第１の金属配線）が形成されてい
る。第１層アルミニウム配線はＰ＋拡散層１０４および
ソース領域であるＮ＋型拡散層１０７に電気的に接続さ
れ、ソース電極１１３として機能する。
拡散層１０４の表面には各層に跨ってゲート酸化膜１０
８が設けられており、このゲート酸化膜１０８の上には
ポリシリコンからなるゲート電極１０９が設けられてい
る。そして、ゲート電極１０９およびゲート酸化膜１０
８の上には第１の層間絶縁膜１１０が設けられ、第１の
層間絶縁膜１１０には第１および第２のコンタクトホー
ル１１１Ａ、１１１Ｂが形成されている。第１のコンタ
クトホール１１１Ａの内側、および第１のコンタクトホ
ール１１Ａ周辺の第１の層間絶縁膜１１０の上には、Ｎ
＋ドレイン引き出し拡散層１０６に電気的に接続された
第１のドレイン電極１１２が形成され、第２のコンタク
トホール１１１Ｂの内側、および第２のコンタクトホー
ル１１１Ｂ周辺の第１の層間絶縁膜１１０の上には第１
層アルミニウム配線（第１の金属配線）が形成されてい
る。第１層アルミニウム配線はＰ＋拡散層１０４および
ソース領域であるＮ＋型拡散層１０７に電気的に接続さ
れ、ソース電極１１３として機能する。
【０００５】第１のドレイン電極１１２、ソース電極１
１３、ならびに第１の層間絶縁膜１１０の上には第２の
層間絶縁膜１１４が設けられており、この第２の層間絶
縁膜１１４には第１のスルーホール１１５が形成されて
いる。そして、スルーホール１１５および第２の層間絶
縁膜１１４の上には、ソース電極１１３を完全に覆って
第２層アルミニウム配線（第２の金属配線）が形成さ
れ、この第２層アルミニウム配線は、第１のドレイン電
極１１２に接続して第２のドレイン電極１１６を構成し
ている。第２のドレイン電極１１６および第２の層間絶
縁膜１１４の上には保護絶縁膜１１７が形成されてい
る。
１３、ならびに第１の層間絶縁膜１１０の上には第２の
層間絶縁膜１１４が設けられており、この第２の層間絶
縁膜１１４には第１のスルーホール１１５が形成されて
いる。そして、スルーホール１１５および第２の層間絶
縁膜１１４の上には、ソース電極１１３を完全に覆って
第２層アルミニウム配線（第２の金属配線）が形成さ
れ、この第２層アルミニウム配線は、第１のドレイン電
極１１２に接続して第２のドレイン電極１１６を構成し
ている。第２のドレイン電極１１６および第２の層間絶
縁膜１１４の上には保護絶縁膜１１７が形成されてい
る。
【０００６】このように構成されたＬＶＤＭＯＳ１００
では、電流はＮ＋ドレイン引き出し拡散層１０６からＮ
＋埋め込み拡散層１０３に至り、Ｎ型エピタキシャル層
１０２を経てＰ型拡散層１０４の反転層を通ってソース
拡散層であるＮ＋拡散層１０７へと流れる。すなわち、
ＬＶＤＭＯＳ１００ではドレインおよびソースを同一平
面上に形成するために、Ｎ＋ドレイン引き出し拡散層１
０６を設けてＮ＋埋め込み拡散層３０２への電流の引き
回しを行っている。したがって、ＬＶＤＭＯＳ１００に
おけるオン抵抗Ｒｏｎは、
では、電流はＮ＋ドレイン引き出し拡散層１０６からＮ
＋埋め込み拡散層１０３に至り、Ｎ型エピタキシャル層
１０２を経てＰ型拡散層１０４の反転層を通ってソース
拡散層であるＮ＋拡散層１０７へと流れる。すなわち、
ＬＶＤＭＯＳ１００ではドレインおよびソースを同一平
面上に形成するために、Ｎ＋ドレイン引き出し拡散層１
０６を設けてＮ＋埋め込み拡散層３０２への電流の引き
回しを行っている。したがって、ＬＶＤＭＯＳ１００に
おけるオン抵抗Ｒｏｎは、
【０００７】
【数１】 で表され、ＶＤＭＯＳでのシリコン基板の抵抗成分と引
き替えに電流の引き回しのため、Ｎ＋ドレイン引き出し
拡散層１０６の抵抗値Ｒ005が追加された形になってい
る。
き替えに電流の引き回しのため、Ｎ＋ドレイン引き出し
拡散層１０６の抵抗値Ｒ005が追加された形になってい
る。
【０００８】
【発明が解決しようとする課題】しかし、このようなＬ
ＶＤＭＯＳ１００には次のような問題点がある。第１の
問題点は、第１層アルミニウム配線（ソース電極１１
３）は第２層アルミニウム配線（第２のドレイン電極１
１６）に比べて蒸着平面方向に流れる電流の密度が高い
ため、エレクトロマイグレーション現象が起きやすい形
状になっていることである。
ＶＤＭＯＳ１００には次のような問題点がある。第１の
問題点は、第１層アルミニウム配線（ソース電極１１
３）は第２層アルミニウム配線（第２のドレイン電極１
１６）に比べて蒸着平面方向に流れる電流の密度が高い
ため、エレクトロマイグレーション現象が起きやすい形
状になっていることである。
【０００９】図５の（Ａ）は複数のＬＶＤＭＯＳセルを
半導体基板に形成した場合の第１層アルミニウム配線を
示す平面図、（Ｂ）は模式断面側面図である。図中、図
４と同一の要素には同一の符号が付されている。Ｎ＋ド
レイン引き出し拡散層１０６の抵抗値を小さくするため
には、その面積はできるだけ大きい方がよく、通常、拡
散層１０６がセル全体に占める面積の割合は、基板表面
において例えば１２％程度とされる。そして、Ｎ＋ドレ
イン引き出し拡散層１０６の領域には第１層アルミニウ
ム配線１１３Ａ（ソース電極１１３）は形成できないの
で、図５の（Ａ）に示したように、各セル２０２におけ
る第１層アルミニウム配線ｌ１３Ａの中央部には、第１
のドレイン電極１１２に相当する空白部２０４が形成さ
れる。この空白部２０４がセル全体に占める面積の割合
は１８％程度となる。一方、第２層アルミニウム配線
（第２のドレイン電極１１６）ではこのような空白部は
発生せず、その結果、第１層アルミニウム配線１１３Ａ
は第２層アルミニウム配線に比べて蒸着平面方向に流れ
る電流の密度が高くなる。
半導体基板に形成した場合の第１層アルミニウム配線を
示す平面図、（Ｂ）は模式断面側面図である。図中、図
４と同一の要素には同一の符号が付されている。Ｎ＋ド
レイン引き出し拡散層１０６の抵抗値を小さくするため
には、その面積はできるだけ大きい方がよく、通常、拡
散層１０６がセル全体に占める面積の割合は、基板表面
において例えば１２％程度とされる。そして、Ｎ＋ドレ
イン引き出し拡散層１０６の領域には第１層アルミニウ
ム配線１１３Ａ（ソース電極１１３）は形成できないの
で、図５の（Ａ）に示したように、各セル２０２におけ
る第１層アルミニウム配線ｌ１３Ａの中央部には、第１
のドレイン電極１１２に相当する空白部２０４が形成さ
れる。この空白部２０４がセル全体に占める面積の割合
は１８％程度となる。一方、第２層アルミニウム配線
（第２のドレイン電極１１６）ではこのような空白部は
発生せず、その結果、第１層アルミニウム配線１１３Ａ
は第２層アルミニウム配線に比べて蒸着平面方向に流れ
る電流の密度が高くなる。
【００１０】第２の問題点は、Ｎ＋ドレイン引き出し拡
散層１０６の抵抗値を低く抑えるために、Ｎ＋ドレイン
引き出し拡散層１０６がＬＶＤＭＯＳ１００のセル全体
に占める面積が大きく、したがって、チップ面積が必然
的に大きくなってしまうことである。
散層１０６の抵抗値を低く抑えるために、Ｎ＋ドレイン
引き出し拡散層１０６がＬＶＤＭＯＳ１００のセル全体
に占める面積が大きく、したがって、チップ面積が必然
的に大きくなってしまうことである。
【００１１】第３の問題点は、上述のようにＮ＋ドレイ
ン引き出し拡散層１０６の抵抗値がＬＶＤＭＯＳ１００
のオン抵抗値に含まれるため、拡散層１０６の抵抗値の
影響で、ＬＶＤＭＯＳ１００のオン抵抗値が必ずしも充
分に小さい値にできないことである。
ン引き出し拡散層１０６の抵抗値がＬＶＤＭＯＳ１００
のオン抵抗値に含まれるため、拡散層１０６の抵抗値の
影響で、ＬＶＤＭＯＳ１００のオン抵抗値が必ずしも充
分に小さい値にできないことである。
【００１２】本発明はこのような問題を解決するために
なされたもので、その目的は、エレクトロマイグレーシ
ョン現象が起こり難く、小型で、かつオン抵抗値の小さ
いＭＯＳトランジスタを集積した半導体装置およびその
製造方法を提供することにある。
なされたもので、その目的は、エレクトロマイグレーシ
ョン現象が起こり難く、小型で、かつオン抵抗値の小さ
いＭＯＳトランジスタを集積した半導体装置およびその
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するため、半導体基板上に形成された第１導電型の半
導体層と、前記半導体層と前記半導体基板との間に形成
され高濃度の前記第１導電型の不純物を含む埋め込み拡
散層と、前記埋め込み拡散層の上方における前記半導体
層の表面領域内に形成された第２導電型のベース拡散層
と、前記ベース拡散層の表面領域内に形成された前記第
１導電型のソース拡散層と、前記埋め込み拡散層の上方
における前記半導体層に形成され、前記半導体層の表面
から前記埋め込み拡散層に至る前記第１導電型の不純物
を含むドレイン引き出し拡散層と、前記半導体層および
前記ベース拡散層の表面に跨って延設されたゲート絶縁
膜と、前記ゲート絶縁膜の上に形成されたゲート電極
と、前記半導体層の上に第１の層間絶縁膜を介して形成
され前記第１導電型のソース拡散層に電気的に接続され
た第１の金属配線と、前記金属配線の上に第２の層間絶
縁膜を介して形成され前記ドレイン引き出し拡散層に電
気的に接続された第２の金属配線とを有するトランジス
タにより構成された半導体装置であって、前記ドレイン
引き出し拡散層は、表面から前記埋め込み拡散層に至る
広い範囲で前記第１導電型の不純物を高濃度に含むこと
を特徴とする。
成するため、半導体基板上に形成された第１導電型の半
導体層と、前記半導体層と前記半導体基板との間に形成
され高濃度の前記第１導電型の不純物を含む埋め込み拡
散層と、前記埋め込み拡散層の上方における前記半導体
層の表面領域内に形成された第２導電型のベース拡散層
と、前記ベース拡散層の表面領域内に形成された前記第
１導電型のソース拡散層と、前記埋め込み拡散層の上方
における前記半導体層に形成され、前記半導体層の表面
から前記埋め込み拡散層に至る前記第１導電型の不純物
を含むドレイン引き出し拡散層と、前記半導体層および
前記ベース拡散層の表面に跨って延設されたゲート絶縁
膜と、前記ゲート絶縁膜の上に形成されたゲート電極
と、前記半導体層の上に第１の層間絶縁膜を介して形成
され前記第１導電型のソース拡散層に電気的に接続され
た第１の金属配線と、前記金属配線の上に第２の層間絶
縁膜を介して形成され前記ドレイン引き出し拡散層に電
気的に接続された第２の金属配線とを有するトランジス
タにより構成された半導体装置であって、前記ドレイン
引き出し拡散層は、表面から前記埋め込み拡散層に至る
広い範囲で前記第１導電型の不純物を高濃度に含むこと
を特徴とする。
【００１４】また、本発明は、半導体基板上に形成され
た第１導電型の半導体層と、前記半導体層と前記半導体
基板との間に形成され高濃度の前記第１導電型の不純物
を含む埋め込み拡散層と、前記埋め込み拡散層の上方に
おける前記半導体層の表面領域内に形成された第２導電
型のベース拡散層と、前記ベース拡散層の表面領域内に
形成された前記第１導電型のソース拡散層と、前記埋め
込み拡散層の上方における前記半導体層に形成され、前
記半導体層の表面から前記埋め込み拡散層に至る前記第
１導電型の不純物を含むドレイン引き出し拡散層と、前
記半導体層および前記ベース拡散層の表面に跨って延設
されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成さ
れたゲート電極と、前記半導体層の上に第１の層間絶縁
膜を介して形成され前記第１導電型のソース拡散層に電
気的に接続された第１の金属配線と、前記第１の金属配
線の上に第２の層間絶縁膜を介して形成され前記ドレイ
ン引き出し拡散層に電気的に接続された第２の金属配線
とを有するトランジスタにより構成された半導体装置を
製造する方法であって、前記ドレイン引き出し拡散層は
イオン注入法により形成し、前記ドレイン引き出し拡散
層を形成するための前記半導体層に対するイオン注入
は、イオンエネルギーを変えて複数回行うことを特徴と
する。
た第１導電型の半導体層と、前記半導体層と前記半導体
基板との間に形成され高濃度の前記第１導電型の不純物
を含む埋め込み拡散層と、前記埋め込み拡散層の上方に
おける前記半導体層の表面領域内に形成された第２導電
型のベース拡散層と、前記ベース拡散層の表面領域内に
形成された前記第１導電型のソース拡散層と、前記埋め
込み拡散層の上方における前記半導体層に形成され、前
記半導体層の表面から前記埋め込み拡散層に至る前記第
１導電型の不純物を含むドレイン引き出し拡散層と、前
記半導体層および前記ベース拡散層の表面に跨って延設
されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成さ
れたゲート電極と、前記半導体層の上に第１の層間絶縁
膜を介して形成され前記第１導電型のソース拡散層に電
気的に接続された第１の金属配線と、前記第１の金属配
線の上に第２の層間絶縁膜を介して形成され前記ドレイ
ン引き出し拡散層に電気的に接続された第２の金属配線
とを有するトランジスタにより構成された半導体装置を
製造する方法であって、前記ドレイン引き出し拡散層は
イオン注入法により形成し、前記ドレイン引き出し拡散
層を形成するための前記半導体層に対するイオン注入
は、イオンエネルギーを変えて複数回行うことを特徴と
する。
【００１５】このように本発明の半導体装置では、ドレ
イン引き出し拡散層は、表面から埋め込み拡散層に至る
広い範囲で第１導電型の不純物を高濃度に含んでいる。
また、本発明の半導体装置の製造方法では、ドレイン引
き出し拡散層はイオン注入法により形成し、ドレイン引
き出し拡散層を形成するための半導体層に対するイオン
注入は、イオンエネルギーを変えて複数回行うので、形
成されたドレイン引き出し拡散層は、表面から埋め込み
拡散層に至る広い範囲で第１導電型の不純物を高濃度に
含むものとなる。
イン引き出し拡散層は、表面から埋め込み拡散層に至る
広い範囲で第１導電型の不純物を高濃度に含んでいる。
また、本発明の半導体装置の製造方法では、ドレイン引
き出し拡散層はイオン注入法により形成し、ドレイン引
き出し拡散層を形成するための半導体層に対するイオン
注入は、イオンエネルギーを変えて複数回行うので、形
成されたドレイン引き出し拡散層は、表面から埋め込み
拡散層に至る広い範囲で第１導電型の不純物を高濃度に
含むものとなる。
【００１６】したがって、ドレイン引き出し拡散層の抵
抗値は非常に小さく、トランジスタのオン抵抗値を大幅
に低下させることができる。また、ドレイン引き出し拡
散層の抵抗値が非常に小さいことから、ドレイン引き出
し拡散層の占有面積を小さくでき、その結果、第１およ
び第２の金属配線の面積の差を縮小させ、両金属配線に
流れる電流の密度の差を小さくして、エレクトロマイグ
レーション現象を起こり難くすることができる。さら
に、ドレイン引き出し拡散層の占有面積を小さくできる
ことから、半導体装置の小型化を実現できる。
抗値は非常に小さく、トランジスタのオン抵抗値を大幅
に低下させることができる。また、ドレイン引き出し拡
散層の抵抗値が非常に小さいことから、ドレイン引き出
し拡散層の占有面積を小さくでき、その結果、第１およ
び第２の金属配線の面積の差を縮小させ、両金属配線に
流れる電流の密度の差を小さくして、エレクトロマイグ
レーション現象を起こり難くすることができる。さら
に、ドレイン引き出し拡散層の占有面積を小さくできる
ことから、半導体装置の小型化を実現できる。
【００１７】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による半導体
装置の一例を示す断面側面図、図２はゲート電極を形成
した段階の半導体装置の基板を示す平面図である。図１
において図４と同一の要素には同一の符号が付されてお
り、それらに関する詳しい説明はここでは省略する。
て図面を参照して説明する。図１は本発明による半導体
装置の一例を示す断面側面図、図２はゲート電極を形成
した段階の半導体装置の基板を示す平面図である。図１
において図４と同一の要素には同一の符号が付されてお
り、それらに関する詳しい説明はここでは省略する。
【００１８】図１に示した半導体装置はＬＶＤＭＯＳ２
００を構成し、ＬＶＤＭＯＳ２００が図４に示したＬＶ
ＤＭＯＳ１００と異なるのは、Ｎ＋ドレイン引き出し拡
散層１０６がＮ＋ドレイン引き出し拡散層１０６Ａに変
わっている点である。このＮ＋ドレイン引き出し拡散層
１０６Ａは、表面から埋め込み拡散層１０３に至る広い
範囲でＮ型の不純物を高濃度に含んでいる。Ｎ＋ドレイ
ン引き出し拡散層１０６Ａは、図２に示したように、本
実施の形態例では正方形セル２０２の中央部に正方形に
形成されている。Ｎ＋ドレイン引き出し拡散層１０６Ａ
の周囲には、Ｎ＋ドレイン引き出し拡散層１０６Ａを囲
んで複数のソース拡散層としてのＮ＋拡散層１０７とＰ
型拡散層１０５とが形成されている。
００を構成し、ＬＶＤＭＯＳ２００が図４に示したＬＶ
ＤＭＯＳ１００と異なるのは、Ｎ＋ドレイン引き出し拡
散層１０６がＮ＋ドレイン引き出し拡散層１０６Ａに変
わっている点である。このＮ＋ドレイン引き出し拡散層
１０６Ａは、表面から埋め込み拡散層１０３に至る広い
範囲でＮ型の不純物を高濃度に含んでいる。Ｎ＋ドレイ
ン引き出し拡散層１０６Ａは、図２に示したように、本
実施の形態例では正方形セル２０２の中央部に正方形に
形成されている。Ｎ＋ドレイン引き出し拡散層１０６Ａ
の周囲には、Ｎ＋ドレイン引き出し拡散層１０６Ａを囲
んで複数のソース拡散層としてのＮ＋拡散層１０７とＰ
型拡散層１０５とが形成されている。
【００１９】そして、Ｎ＋ドレイン引き出し拡散層１０
６Ａ、Ｎ＋拡散層１０７、Ｐ型拡散層１０５の箇所を除
いて全体にゲート電極１０９が形成されている。Ｎ＋拡
散層１０７およびＰ型拡散層１０５は、ゲート電極１０
９の開口部４２０Ａを通じていわゆる二重拡散法を用い
て形成される。一方、Ｎ＋ドレイン引き出し拡散層１０
６Ａは、ゲート電極１０９の開口部４２０Ｂを通じてイ
オン注入法により形成される。なお、図２の斜線の領域
は、その後の工程で形成される第１層アルミニウム配線
（ソース電極１１３）の領域を示している。
６Ａ、Ｎ＋拡散層１０７、Ｐ型拡散層１０５の箇所を除
いて全体にゲート電極１０９が形成されている。Ｎ＋拡
散層１０７およびＰ型拡散層１０５は、ゲート電極１０
９の開口部４２０Ａを通じていわゆる二重拡散法を用い
て形成される。一方、Ｎ＋ドレイン引き出し拡散層１０
６Ａは、ゲート電極１０９の開口部４２０Ｂを通じてイ
オン注入法により形成される。なお、図２の斜線の領域
は、その後の工程で形成される第１層アルミニウム配線
（ソース電極１１３）の領域を示している。
【００２０】このような高濃度の不純物を含むＮ＋ドレ
イン引き出し拡散層１０６Ａは、本発明の半導体装置の
製造方法により製造することができる。すなわち、ドレ
イン引き出し拡散層１０６Ａをイオン注入法によって形
成する際に、Ｎ型エピタキシャル層１０２に対するイオ
ン注入を、イオンエネルギを変えて複数回行う。このよ
うにイオンエネルギを変えて複数回イオン注入を行う方
法を多重イオン注入とも呼ぶ。
イン引き出し拡散層１０６Ａは、本発明の半導体装置の
製造方法により製造することができる。すなわち、ドレ
イン引き出し拡散層１０６Ａをイオン注入法によって形
成する際に、Ｎ型エピタキシャル層１０２に対するイオ
ン注入を、イオンエネルギを変えて複数回行う。このよ
うにイオンエネルギを変えて複数回イオン注入を行う方
法を多重イオン注入とも呼ぶ。
【００２１】図３はＮ型エピタキシャル層における不純
物濃度を深さの関数として示すグラフである。図３にお
いて、縦軸は不純物濃度を表し、横軸は表面からの深さ
を表している。そして、曲線５０１はイオンエネルギを
３０ＫｅＶとした場合を示し、曲線５０２はイオンエネ
ルギを１００ＫｅＶとした場合、曲線５０３はイオンエ
ネルギを３００ＫｅＶとした場合、曲線５０４はイオン
エネルギを８００ＫｅＶとした場合をそれぞれ示してい
る。
物濃度を深さの関数として示すグラフである。図３にお
いて、縦軸は不純物濃度を表し、横軸は表面からの深さ
を表している。そして、曲線５０１はイオンエネルギを
３０ＫｅＶとした場合を示し、曲線５０２はイオンエネ
ルギを１００ＫｅＶとした場合、曲線５０３はイオンエ
ネルギを３００ＫｅＶとした場合、曲線５０４はイオン
エネルギを８００ＫｅＶとした場合をそれぞれ示してい
る。
【００２２】図３から分かるように、イオンエネルギー
を変えてイオン注入を複数回行うことで（すなわち多重
イオン注入を行うことで）、Ｎ型エピタキシャル層１０
２の表面付近だけでなく、深い領域においても不純物濃
度を充分な高さとすることができ、したがって、Ｎ＋ド
レイン引き出し拡散層１０６Ａの抵抗値を全体として非
常に小さい値にすることができる。
を変えてイオン注入を複数回行うことで（すなわち多重
イオン注入を行うことで）、Ｎ型エピタキシャル層１０
２の表面付近だけでなく、深い領域においても不純物濃
度を充分な高さとすることができ、したがって、Ｎ＋ド
レイン引き出し拡散層１０６Ａの抵抗値を全体として非
常に小さい値にすることができる。
【００２３】図４に示した従来のＮ＋ドレイン引き出し
拡散層１０６では、表面付近の不純物濃度は１０19（ｃ
ｍ-3）程度、Ｎ＋埋め込み拡散層１０３近傍では１０16
（ｃｍ-3）程度であり、平均の不純物濃度は１０17（ｃ
ｍ-3）程度である。そのため、Ｎ＋ドレイン引き出し拡
散層１０６の抵抗率ρ（Ω・ｃｍ）は、
拡散層１０６では、表面付近の不純物濃度は１０19（ｃ
ｍ-3）程度、Ｎ＋埋め込み拡散層１０３近傍では１０16
（ｃｍ-3）程度であり、平均の不純物濃度は１０17（ｃ
ｍ-3）程度である。そのため、Ｎ＋ドレイン引き出し拡
散層１０６の抵抗率ρ（Ω・ｃｍ）は、
【００２４】
【数２】 より、４８（ｍΩ・ｃｍ）と計算できる。一方、Ｎ＋ド
レイン引き出し拡散層１０６Ａでは、平均の不純物濃度
を１０18（ｃｍ-3）程度とできるので、抵抗率は４．８
（ｍΩ・ｃｍ）と、従来の１／１０となる。したがっ
て、本実施の形態例では、ＬＶＤＭＯＳ２００のオン抵
抗値を１／１０と大幅に低下させることができる。ま
た、ドレイン引き出し拡散層の抵抗値が非常に小さいこ
とから、ドレイン引き出し拡散層の占有面積を小さくで
き、その結果、第１および第２の金属配線の面積の差を
縮小させ、両金属配線に流れる電流の密度の差を小さく
して、エレクトロマイグレーション現象を起こり難くす
ることができる。すなわち、Ｎ＋ドレイン引き出し拡散
層１０６Ａの抵抗値が非常に小さいことから、図２にお
いて開口部４２０Ｂを小さくして第１アルミニウム配線
（ソース電極１１３）の領域を広くすることができる。
そして、アルミニウム／ポリシリコン配線での配線寿命
（５０％故障時間）は、
レイン引き出し拡散層１０６Ａでは、平均の不純物濃度
を１０18（ｃｍ-3）程度とできるので、抵抗率は４．８
（ｍΩ・ｃｍ）と、従来の１／１０となる。したがっ
て、本実施の形態例では、ＬＶＤＭＯＳ２００のオン抵
抗値を１／１０と大幅に低下させることができる。ま
た、ドレイン引き出し拡散層の抵抗値が非常に小さいこ
とから、ドレイン引き出し拡散層の占有面積を小さくで
き、その結果、第１および第２の金属配線の面積の差を
縮小させ、両金属配線に流れる電流の密度の差を小さく
して、エレクトロマイグレーション現象を起こり難くす
ることができる。すなわち、Ｎ＋ドレイン引き出し拡散
層１０６Ａの抵抗値が非常に小さいことから、図２にお
いて開口部４２０Ｂを小さくして第１アルミニウム配線
（ソース電極１１３）の領域を広くすることができる。
そして、アルミニウム／ポリシリコン配線での配線寿命
（５０％故障時間）は、
【００２５】
【数３】 であり、（１）、（２）式から
【００２６】
【数４】 と表され、この式より配線寿命はアルミニウム（Ａｌ）
配線の幅の２乗に比例することが分かる。したがって、
図２において第１層アルミニウム配線（斜線領域）の幅
が広がれば、配線幅はその幅の２乗に比例して延長され
ることになる。
配線の幅の２乗に比例することが分かる。したがって、
図２において第１層アルミニウム配線（斜線領域）の幅
が広がれば、配線幅はその幅の２乗に比例して延長され
ることになる。
【００２７】上述のように、Ｎ＋ドレイン引き出し拡散
層１０６Ａの抵抗率が１／１０になった場合、Ｎ＋ドレ
イン引き出し拡散層１０６Ａの抵抗値を従来どうりに設
定したとすると、図２における開口部４２０Ｂの面積は
１／１０に縮小できる。ここで、従来はセル２０２の１
辺の長さｄは４０μｍ、開口部４２０Ｂの１辺の長さｃ
は２０μｍであったとすると、実施の形態例では、ｄ＝
４０μｍ、ｃ＝２０／（１０）1/2μｍとなる。ｃが小
さくなった分、寿命が長くなり、［数４］より実施の形
態例での配線寿命は、従来の１．７倍以上となる。ま
た、本実施の形態例では、ドレイン引き出し拡散層の占
有面積を小さくできることから、半導体装置の小型化も
可能となる。
層１０６Ａの抵抗率が１／１０になった場合、Ｎ＋ドレ
イン引き出し拡散層１０６Ａの抵抗値を従来どうりに設
定したとすると、図２における開口部４２０Ｂの面積は
１／１０に縮小できる。ここで、従来はセル２０２の１
辺の長さｄは４０μｍ、開口部４２０Ｂの１辺の長さｃ
は２０μｍであったとすると、実施の形態例では、ｄ＝
４０μｍ、ｃ＝２０／（１０）1/2μｍとなる。ｃが小
さくなった分、寿命が長くなり、［数４］より実施の形
態例での配線寿命は、従来の１．７倍以上となる。ま
た、本実施の形態例では、ドレイン引き出し拡散層の占
有面積を小さくできることから、半導体装置の小型化も
可能となる。
【００２８】以上、本発明について実施の形態例をもと
に説明したが、これはあくまでも一例であり、本発明は
この例に限定されることなく種々の形態で実施すること
ができる。例えば、Ｎ型の半導体をＰ型の半導体に置き
換え、Ｐ型の半導体をＮ型の半導体に置き変えても、上
記実施の形態例と同様の効果を得ることができる。ま
た、図３のグラフにはイオンエネルギを３０〜８００Ｋ
ｅＶとした場合を示したが、イオン注入の際のイオンエ
ネルギは、３０ＫｅＶを下まわるエネルギ、あるいは８
００ＫｅＶを上回るエネルギとすることも可能である。
に説明したが、これはあくまでも一例であり、本発明は
この例に限定されることなく種々の形態で実施すること
ができる。例えば、Ｎ型の半導体をＰ型の半導体に置き
換え、Ｐ型の半導体をＮ型の半導体に置き変えても、上
記実施の形態例と同様の効果を得ることができる。ま
た、図３のグラフにはイオンエネルギを３０〜８００Ｋ
ｅＶとした場合を示したが、イオン注入の際のイオンエ
ネルギは、３０ＫｅＶを下まわるエネルギ、あるいは８
００ＫｅＶを上回るエネルギとすることも可能である。
【００２９】
【発明の効果】以上説明したように本発明の半導体装置
では、ドレイン引き出し拡散層は、表面から埋め込み拡
散層に至る広い範囲で第１導電型の不純物を高濃度に含
んでいる。また、本発明の半導体装置の製造方法では、
ドレイン引き出し拡散層はイオン注入法により形成し、
ドレイン引き出し拡散層を形成するための半導体層に対
するイオン注入は、イオンエネルギーを変えて複数回行
うので、形成されたドレイン引き出し拡散層は、表面か
ら埋め込み拡散層に至る広い範囲で第１導電型の不純物
を高濃度に含むものとなる。
では、ドレイン引き出し拡散層は、表面から埋め込み拡
散層に至る広い範囲で第１導電型の不純物を高濃度に含
んでいる。また、本発明の半導体装置の製造方法では、
ドレイン引き出し拡散層はイオン注入法により形成し、
ドレイン引き出し拡散層を形成するための半導体層に対
するイオン注入は、イオンエネルギーを変えて複数回行
うので、形成されたドレイン引き出し拡散層は、表面か
ら埋め込み拡散層に至る広い範囲で第１導電型の不純物
を高濃度に含むものとなる。
【００３０】したがって、ドレイン引き出し拡散層の抵
抗値は非常に小さく、トランジスタのオン抵抗値を大幅
に低下させることができる。また、ドレイン引き出し拡
散層の抵抗値が非常に小さいことから、ドレイン引き出
し拡散層の占有面積を小さくでき、その結果、第１およ
び第２の金属配線の面積の差を縮小させ、両金属配線に
流れる電流の密度の差を小さくして、エレクトロマイグ
レーション現象を起こり難くすることができる。さら
に、ドレイン引き出し拡散層の占有面積を小さくできる
ことから、半導体装置の小型化を実現できる。
抗値は非常に小さく、トランジスタのオン抵抗値を大幅
に低下させることができる。また、ドレイン引き出し拡
散層の抵抗値が非常に小さいことから、ドレイン引き出
し拡散層の占有面積を小さくでき、その結果、第１およ
び第２の金属配線の面積の差を縮小させ、両金属配線に
流れる電流の密度の差を小さくして、エレクトロマイグ
レーション現象を起こり難くすることができる。さら
に、ドレイン引き出し拡散層の占有面積を小さくできる
ことから、半導体装置の小型化を実現できる。
【図１】本発明による半導体装置の一例を示す断面側面
図である。
図である。
【図２】ゲート電極を形成した段階の半導体装置の基板
を示す平面図である。
を示す平面図である。
【図３】Ｎ型エピタキシャル層における不純物濃度を深
さの関数として示すグラフである。
さの関数として示すグラフである。
【図４】従来のＬＶＤＭＯＳを示す部分断面側面図であ
る。
る。
【図５】（Ａ）は複数のＬＶＤＭＯＳセルを半導体基板
に形成した場合の第１アルミニウム配線を示す平面図、
（Ｂ）は模式断面側面図である。
に形成した場合の第１アルミニウム配線を示す平面図、
（Ｂ）は模式断面側面図である。
１０１……Ｐ型シリコン基板、１０２……Ｎ型エピタキ
シャル層、１０３……Ｎ＋埋め込み拡散層、１０４……
Ｐ型拡散層、１０５……Ｐ＋拡散層、１０６Ａ……Ｎ＋
ドレイン引き出し拡散層、１０７……Ｎ＋ソース拡散
層、１０８……ゲート酸化膜、１０９……ゲート電極、
１１０……第１の層間絶縁膜、１１１Ａ……第１のコン
タクトホール、１１１Ｂ……第２のコンタクトホール、
１１３……ソース電極、１１２……第１のドレイン電
極、１１４……第２の層間絶縁膜、１１５……第２のド
レイン電極、１１６……第１のスルーホール、１１７…
…保護絶縁膜、４２０Ａ……ソース開口部、４２０Ｂ…
…ドレイン開口部。
シャル層、１０３……Ｎ＋埋め込み拡散層、１０４……
Ｐ型拡散層、１０５……Ｐ＋拡散層、１０６Ａ……Ｎ＋
ドレイン引き出し拡散層、１０７……Ｎ＋ソース拡散
層、１０８……ゲート酸化膜、１０９……ゲート電極、
１１０……第１の層間絶縁膜、１１１Ａ……第１のコン
タクトホール、１１１Ｂ……第２のコンタクトホール、
１１３……ソース電極、１１２……第１のドレイン電
極、１１４……第２の層間絶縁膜、１１５……第２のド
レイン電極、１１６……第１のスルーホール、１１７…
…保護絶縁膜、４２０Ａ……ソース開口部、４２０Ｂ…
…ドレイン開口部。
Claims (9)
- 【請求項１】 半導体基板上に形成された第１導電型の
半導体層と、前記半導体層と前記半導体基板との間に形
成され高濃度の前記第１導電型の不純物を含む埋め込み
拡散層と、前記埋め込み拡散層の上方における前記半導
体層の表面領域内に形成された第２導電型のベース拡散
層と、前記ベース拡散層の表面領域内に形成された前記
第１導電型のソース拡散層と、前記埋め込み拡散層の上
方における前記半導体層に形成され、前記半導体層の表
面から前記埋め込み拡散層に至る前記第１導電型の不純
物を含むドレイン引き出し拡散層と、前記半導体層およ
び前記ベース拡散層の表面に跨って延設されたゲート絶
縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極
と、前記半導体層の上に第１の層間絶縁膜を介して形成
され前記第１導電型のソース拡散層に電気的に接続され
た第１の金属配線と、前記第１の金属配線の上に第２の
層間絶縁膜を介して形成され前記ドレイン引き出し拡散
層に電気的に接続された第２の金属配線とを有するトラ
ンジスタにより構成された半導体装置であって、 前記ドレイン引き出し拡散層は、表面から前記埋め込み
拡散層に至る広い範囲で前記第１導電型の不純物を高濃
度に含むことを特徴とする半導体装置。 - 【請求項２】 前記ベース拡散層は複数であり、前記ド
レイン引き出し拡散層を囲んで形成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体層は前記第１導電型のエピタ
キシャル層であることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 前記第１導電型および第２導電型の一方
はＮ型であり、他方はＰ型であることを特徴とする請求
項１記載の半導体装置。 - 【請求項５】 半導体基板上に形成された第１導電型の
半導体層と、前記半導体層と前記半導体基板との間に形
成され高濃度の前記第１導電型の不純物を含む埋め込み
拡散層と、前記埋め込み拡散層の上方における前記半導
体層の表面領域内に形成された第２導電型のベース拡散
層と、前記ベース拡散層の表面領域内に形成された前記
第１導電型のソース拡散層と、前記埋め込み拡散層の上
方における前記半導体層に形成され、前記半導体層の表
面から前記埋め込み拡散層に至る前記第１導電型の不純
物を含むドレイン引き出し拡散層と、前記半導体層およ
び前記ベース拡散層の表面に跨って延設されたゲート絶
縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極
と、前記半導体層の上に第１の層間絶縁膜を介して形成
され前記第１導電型のソース拡散層に電気的に接続され
た第１の金属配線と、前記第１の金属配線の上に第２の
層間絶縁膜を介して形成され前記ドレイン引き出し拡散
層に電気的に接続された第２の金属配線とを有するトラ
ンジスタにより構成された半導体装置を製造する方法で
あって、 前記ドレイン引き出し拡散層はイオン注入法により形成
し、 前記ドレイン引き出し拡散層を形成するための前記半導
体層に対するイオン注入は、イオンエネルギーを変えて
複数回行うことを特徴とする半導体装置の製造方法。 - 【請求項６】 イオン注入を行う際の最低のイオンエネ
ルギは３０ＫｅＶを下まわり、最高のイオンエネルギは
８００ＫｅＶを上回ることを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項７】 前記ベース拡散層は複数であり、前記ド
レイン引き出し拡散層を囲んで形成されていることを特
徴とする請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記半導体層は前記第１導電型のエピタ
キシャル層であることを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項９】 前記第１導電型および第２導電型の一方
はＮ型であり、他方はＰ型であることを特徴とする請求
項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046320A JP2000243957A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046320A JP2000243957A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243957A true JP2000243957A (ja) | 2000-09-08 |
Family
ID=12743882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11046320A Pending JP2000243957A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128528A (ja) * | 2004-11-01 | 2006-05-18 | Sony Corp | ヘテロ接合型バイポーラ半導体装置及びその製造方法 |
| JP2009158788A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
-
1999
- 1999-02-24 JP JP11046320A patent/JP2000243957A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128528A (ja) * | 2004-11-01 | 2006-05-18 | Sony Corp | ヘテロ接合型バイポーラ半導体装置及びその製造方法 |
| JP2009158788A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6737704B1 (en) | Transistor and method of manufacturing the same | |
| US6809375B2 (en) | Semiconductor device having shallow trenches and method for manufacturing the same | |
| KR100976526B1 (ko) | 반도체 디바이스 및 반도체 디바이스 제조 방법 | |
| JP4860821B2 (ja) | 半導体デバイス製造方法 | |
| US7211837B2 (en) | Insulated gate semiconductor device | |
| JP4363736B2 (ja) | トランジスタ及びその製造方法 | |
| TWI407548B (zh) | 積體有感應電晶體的分立功率金屬氧化物半導體場效應電晶體 | |
| TWI446485B (zh) | 具有溝槽電荷補償區的半導體裝置及方法 | |
| US7005347B1 (en) | Structures of and methods of fabricating trench-gated MIS devices | |
| JP3348911B2 (ja) | トップ・ドレイン・トレンチ形ｒｅｓｕｒｆ ｄｍｏｓトランジスタ構造体 | |
| US20050218472A1 (en) | Semiconductor device manufacturing method thereof | |
| US9722071B1 (en) | Trench power transistor | |
| US8587053B2 (en) | Semiconductor device having reduced on-resistance characteristics | |
| JP2008098593A (ja) | 半導体装置及びその製造方法 | |
| JP2003529209A (ja) | トレンチ二重拡散金属酸化膜半導体トランジスタ構造体 | |
| US10340147B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
| JPH11238877A (ja) | 縦型ｍｉｓｆｅｔ及びその製造方法 | |
| JP2001127285A (ja) | 縦型電界効果トランジスタ | |
| CN113614883B (zh) | 半导体装置 | |
| WO2006135861A2 (en) | Power semiconductor device | |
| TW200945586A (en) | Semiconductor device and method of manufacturing the same | |
| JP2006303111A (ja) | 半導体素子 | |
| JP2000243957A (ja) | 半導体装置およびその製造方法 | |
| CN114388612A (zh) | 半导体装置及半导体装置的制造方法 | |
| US7193268B2 (en) | Semiconductor device |