KR101234454B1 - 반도체 장치 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

본 발명은 다결정 실리콘 저항기로 구성된 복수의 저항기군이 저항기 회로를 구성한다. 동일한 면적을 각각 갖는 복수의 금속부들이 각각의 저항기군 상에 형성되어, 반도체 공정에서의 금속부들 상으로의 외란의 영향을 균일하게 만들고, 그에 따라 다결정 실리콘 저항기 내의 저항 변동을 감소시킨다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은, 본 발명의 제1 실시예에 따른 다결정 실리콘 저항기 회로의 개략적인 평면도이다.
도 2a는, 종래의 다결정 실리콘 저항기 회로의 개략적인 평면도이다.
도 2b는, 종래의 다결정 실리콘 저항기 회로의 개략적인 단면도이다.
도 3은, 저항기 회로의 회로도의 일 예이다.
도 4는, 종래의 다결정 실리콘 저항기 회로에서 단위 저항기들의 저항비를 나타내는 그래프이다.
도 5는, 본 발명에 따른 다결정 실리콘 저항기 회로에서 단위 저항기들의 저항비를 나타내는 그래프이다.
도 6은, 본 발명의 제2 실시예에 따른 다결정 실리콘 저항기 회로의 개략적인 평면도이다.
도 7은, 본 발명의 제3 실시예에 따른 다결정 실리콘 저항기 회로의 개략적인 평면도이다.
도 8은, 본 발명의 제4 실시예에 따른 다결정 실리콘 저항기 회로의 개략적인 평면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기판 2 : 절연막
3 : 다결정 실리콘 4 : 저농도 불순물 영역
5 : 고농도 불순물 영역 6 : 콘택트 홀
8 : 다결정 실리콘 더미 패턴 9 : 제1 금속부
본 발명은 다결정 실리콘으로 만들어진 저항기 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 집적 회로에 채용되는 저항기는, 단결정 실리콘 반도체 기판에 반도체 기판과 반대되는 도전형의 불순물을 주입하여 얻어지는 확산 저항기(diffused resistor), 및 불순물이 주입된 다결정 실리콘으로 만들어진 다결정 실리콘 저항기를 포함한다.
특히, 다결정 실리콘 저항기는, 주위를 둘러싸는 절연막에 의해 감소되는 매우 작은 누설 전류, 및 결정 입계(grain boundaries)에서의 결함에 의해 발생되는 고저항과 같은 이점 때문에 반도체 집적 회로에서 폭넓게 사용된다.
도 2a 및 도 2b는 각각 종래의 다결정 실리콘 저항기 회로의 개략적 평면도 및 단면도를 도시한다.
다결정 실리콘 저항기는 P형 또는 N형 불순물을 절연막 상에 증착(예를 들 어, LVCD)하여 형성된 다결정 실리콘 박막에 주입한 다음, 상기 막을 포토리소그래피를 통해 저항기 형상으로 성형함으로써 만들어진다.
불순물 주입은 다결정 실리콘 저항기에 저항력을 설정하기 위한 것으로, P형 또는 N형 불순물이 원하는 저항력에 따라 1× 1017/cm3 내지 1× 1020/cm3의 농도로 주입된다.
단자는 저항기의 각 단부에 콘택트 홀과 배선을 배치시켜 형성되어 그들 사이에 전위를 얻는다. 단자에서 다결정 실리콘 층과 금속 배선 사이의 충분한 오믹 접촉(ohmic contact)을 얻기 위해서, 1× 1020/cm3 이상의 고농도를 갖도록 불순물이 주입된다.
도 3에 도시된 저항기군(201 ~ 204)에서 다결정 실리콘 저항기가 사용되어 저항기 회로를 형성한다. 각 다결정 실리콘 저항기는, 반도체 기판(1)의 절연막(2) 내에 형성된, 저농도 불순물 영역(4)과 고농도 불순물 영역(5)으로 구성된 다결정 실리콘(3)으로 만들어지고, 단자(101) 내지 단자(105)의 전위는, 도 2a의 개략적 평면도 및 도 2b의 개략적 단면도에 도시된 바와 같이, 고농도 불순물 영역(5) 상에 구비된 콘택트 홀(6)을 통해 금속 배선(7)으로부터 얻어진다.
저항기 회로로부터 다양한 전위를 얻기 위해서, 저항기군1(201) 내지 저항기군4(204)는, 하나의 유닛으로서의 각 저항기가 서로 직렬 또는 병렬로 접속되는 다양한 구조를 가질 수 있다. 각 저항기군의 저항을 안정화시키기 위해서, 저항기군 상에 금속 커버가 형성되어 저항기군의 일 단부에서 단자에 접속된다. 이것은 다 음의 2가지 이유 때문에 채용된다:
첫 번째 이유는 다결정 실리콘 저항기를 안정화시키기 위한 것이다. 다결정 실리콘은 반도체이므로, 다결정 실리콘 저항기에 배선 또는 전극을 형성하면, 배선 또는 전극의 전위와 다결정 실리콘 저항기의 전위 사이의 상대적인 관계에 따라 다결정 실리콘에서 전하가 공핍 또는 축적되어 발생되는 저항기의 저항 변동을 일으킨다.
구체적으로는, P형 불순물이 주입된 다결정 실리콘의 일부분의 바로 위에 다결정 실리콘 저항기보다 고전위를 가지는 배선 또는 전극이 존재함으로 인해, P형 다결정 실리콘에서의 전하 공핍을 일으켜서, 저항을 증가시킨다. 전위 관계가 반대로 되면, 축적의 발생 때문에 저항이 감소한다.
다결정 실리콘 상에 배선을 의도적으로 배치함으로써 저항을 일정하게 유지할 수 있고, 상기 배선은 이러한 저항 변동을 피하기 위해 다결정 실리콘에 가까운 전위를 가진다. 도 2a의 평면도는, 이러한 원리에 따라 다결정 실리콘 저항기의 일 단부에 접속된 전극이 저항기로 연장되어 전위를 일정하게 유지하는 예를 도시한다.
이러한 현상은, 다결정 실리콘 상의 배선뿐만 아니라 다결정 실리콘 아래의 조건에도 좌우된다; 다결정 실리콘 저항기와 이 다결정 실리콘 저항기 아래의 반도체 기판 사이의 전위에서의 상대적인 관계에 따라 저항이 변화한다. 도면에는 도시되지 않았지만, 상술한 금속 배선과 동일한 방식으로 다결정 실리콘 저항기 아래에 확산 영역 등을 의도적으로 형성하여 이 부분에서의 전위를 안정화시키는 방법 이 알려져 있다.
두 번째 이유는, 다결정 실리콘의 저항에 영향을 미치는 수소가 반도체 제조 공정에서 다결정 실리콘으로 확산하는 것을 방지하기 위한 것이다.
다결정 실리콘은 상대적으로 높은 결정도의 결정과, 낮은 결정도의 결정 입계, 즉 결정들 사이에 위치되는, 높은 트랩 레벨(trap-level) 밀도의 결정으로 구성된다. 다결정 실리콘 저항기의 저항은 이들 결정 입계에서 대량 존재하는 트랩 레벨에서 캐리어(전자 또는 홀)의 트랩핑에 의해 대부분 결정된다. 그러나, 큰 확산 계수의 수소가 반도체 제조 공정에서 생성되면, 생성된 수소 원자가 다결정 실리콘에 쉽게 도달하여 트랩 레벨에서 트랩되고, 그것에 의해 저항을 변화시킨다. 수소를 생성하는 프로세스들은, 금속 전극이 형성된 후 수소 분위기에서 수행되는 소결 공정과, 암모니아 가스, 질소와 수소의 혼합물을 사용하는 플라즈마 질소막 형성 공정을 포함한다.
다결정 실리콘 저항기를 금속 배선으로 덮음으로써, 수소 확산에 따른 다결정 실리콘의 저항 변화가 감소될 수 있다.
예를 들어, JP 2002-076281A에 다결정 실리콘의 저항을 안정화하는 방법이 개시되어 있다.
그러나, 다결정 실리콘의 저항을 안정화하는 종래의 방법은, 다결정 실리콘 상의 금속이, 수소보다 예를 들어 반도체 제조 공정에서의 플라즈마, 열, 기계적 스트레스에 의해 부여되는 다른 요인에 더욱 민감하다는 문제점이 있다. 이러한 요인들은 다결정 실리콘 상에 배치된 금속을 통해 다결정 실리콘에 영향을 미쳐서, 저항 변동을 일으킨다.
따라서, 상기 문제점을 해결하기 위해, 본 발명은 반도체 제조 공정의 영향에 내성이 있고 저항 시프트의 감소를 나타내는 안정한 다결정 실리콘 저항기를 포함하는 저항기 회로를 제공하는 것을 목적으로 한다.
상기 문제점을 해결하기 위해, 본 발명의 하나의 양태에 따르면,
반도체 기판;
상기 반도체 기판 상에 형성되는 제1 절연막;
다결정 실리콘으로 동일한 형상으로 만들어져, 상기 제1 절연막 상에 형성되는 복수의 저항기로서, 상기 다결정 실리콘은 저농도 불순물 영역과 고농도 불순물 영역을 갖는, 복수의 저항기;
상기 복수의 저항기 상에 배치되는 제2 절연막;
상기 고농도 불순물 영역 상의 상기 제2 절연막 내에 배치되는 콘택트 홀;
상기 콘택트 홀에 접속되어, 다결정 실리콘으로 만들어진 상기 복수의 저항기를 접속하는 금속 배선; 및
동일한 면적을 갖고, 상기 제2 절연막 상에 배치되어 하나 이상의 상기 저항기들을 접속함으로써 각각 얻어지며, 서로 접속되는 복수의 저항기군의 상기 저농도 불순물 영역을 덮는 복수의 금속부를 포함하는, 반도체 집적 회로가 제공되며,
이 반도체 집적 회로는 복수의 금속부가 동일한 면적을 갖는 것을 특징으로 한다.
또한, 본 발명의 다른 양태에 따르면, 반도체 집적 회로는 제2 금속부가 상기 금속부의 아래의 저항기군을 접속하는 제1 금속 배선에 각각 접속되는 것을 특징으로 한다.
또한, 본 발명의 다른 양태에 따르면, 반도체 집적 회로는 제2 금속부가 상기 반도체 기판에 각각 접속되는 것을 특징으로 한다.
또한, 본 발명의 다른 양태에 따르면, 반도체 집적 회로는 제2 금속부가 제2 금속부 아래의 저항기군으로부터 연장되는 저항기에 각각 접속되는 것을 특징으로 한다.
본 발명은 반도체 제조 공정의 영향에 내성이 있고 저항 시프트의 감소를 나타내는 안정한 다결정 실리콘 저항기를 포함하는 저항기 회로를 제공할 수 있다.
이하 본 발명의 실시예들을 첨부된 도면을 참조하여 설명한다.
도 1은, 도 3의 회로 저항기를 얻기 위한, 본 발명의 제1 실시예를 나타낸다. 종래 기술에서와 같이, 저항기군1(201) ∼ 저항기군4(204)는 반도체 기판(1)상의 절연막(2)에 형성되고, 저농도 불순물 영역(4)과 고농도 불순물 영역(5)으로 구성된 다결정 실리콘(3)으로 만들어지며, 고농도 불순물 영역(5) 상의 콘택트 홀(6)을 통해 금속 배선으로서 역할을 하는 제1 금속부(9)로부터 단자(101)∼단자(105)의 전위가 얻어진다.
각 저항기군들이 임의의 형상의 하나의 금속 커버로 덮여지도록, 저항기들을 덮는 금속이 형성된 종래 기술과 달리, 본 발명은 저항기군들을 서로 연결하는 배 선으로서의 제1 금속부와, 각각의 저항기군을 덮으며 동일한 면적을 가지는 제2 금속부를 사용한다.
동일한 면적을 갖는 각각의 제2 금속부의 면적은, 최대 면적을 갖는 저항기군을 덮도록 결정되어 있다. 이것은, 반도체 제조 공정 동안 다결정 실리콘으로의 수소 확산으로 인한 저항 시프트를 감소시키기 위해, 매 저항기군의 저농도 불순물 영역이 금속부로 완전히 덮여야 하는 동시에, 저항기군들 상의 모든 금속부들은 동일한 면적을 가져야 한다. 따라서, 모든 금속부의 면적을, 최대 면적을 요구하는 저항기군을 덮는 금속부의 면적이 되도록 설정하는 것이 바람직하다.
도 3의 저항기 회로를 만드는 경우, 예를 들면, 저항기군1(201)을 덮고, 다른 저항기군들보다 많은 단위 저항기들을 사용하므로 최대 면적을 요구하는 제2 금속부는 최대 면적을 갖는다. 따라서, 다른 저항기군(저항기군2(202)∼저항기군4(204))을 덮는 제2 금속부들 각각의 면적은 저항기군1 상의 제2 금속부의 면적을 갖도록 설정된다.
작은 면적을 요구하는 저항기군이, 최대 영역을 요구하는 저항기군을 덮는 것과 동일한 영역을 갖는 금속부로 덮여질 때, 저항기군들 사이에 공간이 생긴다. 제2 금속부들 아래의 이러한 빈 공간들에, 다결정 실리콘 저항기들과 동일한 형상을 갖는 다결정 실리콘 더미 패턴(8)이 규칙적인 간격으로 놓여진다. 이와 같이 다결정 실리콘 저항기들의 형상에 연속성을 유지하여, 다결정 실리콘 저항기들의 형상에 불연속이 존재함으로써 생기는, 에칭 과정에서 예상되는 형상 변형을 방지한다.
상기 서술된 방법에 의해 다결정 실리콘 저항기들로 만들어진 저항기군 상의 모든 제2 금속부들에 동일한 면적을 부여함으로써, 반도체 제조 공정에서 발생된 영향을 균일하게 수용하고, 제2 금속부 아래의 저항기군들의 균일성을 유지하며, 종래 기술에서와 같이, 반도체 제조 공정 동안 수소에 노출되는 것으로부터 다결정 실리콘 저항기들을 보호한다.
일반적으로 제1 금속부 및 제2 금속부를 동시에 형성하는 것이 가능하고, 부가적인 제조 공정을 야기하지 않는다.
도 4는 도 2a에 도시된 종래 방식에 따라 레이아웃이 만들어지고 특정 제조 공정을 통해 제조되는 도 3의 저항기 회로의 각각의 저항기군내의 단위 저항기의 저항비의 비교를 도시한다. 도 4에 따르면, 모든 단위 저항기는 동일한 저항비를 가져야 하지만, 가장 넓은 면적을 갖는 금속 배선에 의해 덮여진 저항기군 1(201)내의 단위 저항기는 가장 높은 저항비를 가지며, 가장 작은 면적을 갖는 금속 배선으로 덮여진 저항기군 3(203)내의 단위 저항기는 가장 낮은 저항비를 갖는다.
대조적으로, 도 5에 도시된 것처럼, 본 발명에 따른 도 1의 레이아웃을 채용하는 저항기 회로의 단위 저항기는 어떠한 저항기군에서도 실질적으로 동일한 저항비를 갖는다. 따라서 본 발명의 효과는 명백하다. 이 실시예에서의 제2 금속부는 어느 곳에도 접속되지 않고, 전기적으로 플로팅(floating) 상태이다.
도 6은 도 3의 저항기 회로를 취득하기 위한 본 발명의 제2 실시예를 도시한다. 제2 실시예에서, 제1 실시예에서는 전기적으로 플로팅 상태인, 제2 금속부 각각은 저항기군 외부의 영역에서의 콘택트 홀을 통해 반도체 기판에 접속된다. 이 는 반도체 제조 공정 동안 생성되는 프로세스 전하 및 축적된 열을 큰 용량을 갖는 반도체 기판으로 방출하는 효과를 갖는다.
이 실시예에서 프로세스 전하 또는 열과 같은 외란이 변동하더라도, 기판으로 신속히 전하 또는 열을 방출함으로 인해 외란의 변동으로 인한 저항 변동은 최소값으로 감소될 수 있다.
요약하면, 반도체 제조 공정에서의 외란의 영향으로 인한 변동을 균일하게 하고 외란 자체의 변동의 영향을 최소로 함에 의해, 저항 변동은 감소될 수 있고, 저항 변동이 감소된 안정한 다결정 실리콘 저항기로 구성된 저항기 회로가 제공될 수 있다.
도 7은 도 3의 저항 회로를 취득하기 위한 본 발명의 제3 실시예를 도시한다. 제3 실시예에서, 제1 실시예에서는 전기적으로 플로팅 상태인, 제2 금속부 각각은 제2 금속부로 덮여진 저항기군에 속하는 저항기의 일 단부에 접속된다. 이러한 구조는 저항기 회로가 동작을 시작할 때 생성되는 저항기군의 전위와 저항기군 상의 제2 금속부의 전위 사이의 차이를 줄이는 것이 가능하고, 둘 사이의 전위차로 인한 다결정 실리콘 저항기의 소모(depletion) 또는 축적 효과로 인해 저항 변동을 감소하는 것이 가능하다.
그러므로, 반도체 제조 공정에서의 영향으로 인한 변동은 균일하게 될 수 있으며, 저항기군의 소모 또는 축적 효과로 인한 저항 변동이 제어될 수 있다. 따라서, 저항 변동을 감소시킨 안정한 다결정 실리콘 저항기로 구성된 저항 회로가 제공될 수 있다.
도 8은 도 3의 저항기 회로를 취득하기 위한 본 발명의 제4 실시예를 도시한다. 제4 실시예에서, 제3 실시예에서 제2 금속부로 덮여진 저항기군에 속하는 저항기의 일 단부에 접속되는 제2 금속 배선 각각은 제2 금속 배선이 덮고 있는 저항기군에 속하는 저항기의 일 단부로부터 연장되는 저항기 단부(11)에 접속된다. 제3 실시예와 같이, 이러한 구조는 제2 금속 배선 각각의 전위가 제2 금속부 아래의 저항기군의 것과 동일하도록 한다. 이러한 구조는 다결정 실리콘 저항기에서 저항기 회로가 동작할 때의 둘 사이에서 생성되는 전위 차에 의해 야기되는 소모 또는 축적 효과로 인한 저항 변동을 감소시킨다.
이러한 구조는 또한 프로세스 전하 및 열을 특정 용적을 갖는 저항기의 연장부로 방출시킴에 의해 반도체 제조 공정 동안 생성되는 프로세스 전하 및 축적된 열 모두를 완화시킬 수 있다. 프로세스 전하 또는 열과 같은 외란이 변동하더라도, 전하 또는 열을 기판으로 신속히 방출함에 의해 효과를 최소화함으로써, 외란로 인한 저항 변동은 최소가 되도록 감소시킬 수 있다.
이 실시예는 저항기군의 소모 또는 축적 효과로 인한 저항 변동을 제어하는 것 외에도, 반도체 제조 공정에서의 외란의 영향으로 인한 변동을 균일하게 하고, 외란 자체의 변동의 영향을 최소가 되도록 감소하는 것에 영향을 줄 수 있다. 그러므로, 저항 변동이 감소된 안정한 다결정 실리콘 저항기로 구성된 저항기군이 제공될 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 반도체 제조 공정의 영향에 내성 이 있고 저항 시프트의 감소를 나타내는 안정한 다결정 실리콘 저항기를 포함하는 저항기 회로를 얻을 수 있다.

Claims (13)

  1. 반도체 기판;
    상기 반도체 기판 상에 위치되는 제1 절연막;
    다결정 실리콘으로 만들어져, 상기 제1 절연막 상에 배치되는 복수의 저항기로서, 각각의 저항기는 양단부에 저농도 불순물 영역과 고농도 불순물 영역을 갖는, 복수의 저항기;
    상기 복수의 저항기 상에 배치되는 제2 절연막;
    상기 각각의 고농도 불순물 영역 상의 상기 제2 절연막 내에 배치되는 콘택트 홀;
    상기 복수의 저항기의 일부를 접속하기 위해 상기 콘택트 홀에 접속되는 금속 배선; 및
    동일한 면적을 갖고 상기 제2 절연막 상에 배치되어 상기 복수의 저항기의 저농도 불순물 영역을 덮는 복수의 금속부를 포함하는, 반도체 장치로서,
    상기 복수의 저항기는 모두 동일한 형상을 갖는 단위 저항기로 이루어지고,
    상기 단위 저항기는 하나 또는 복수가 상기 금속 배선에 의해 접속되어 복수의 저항군을 형성하고,
    상기 복수의 저항군의 각각은, 상기 복수의 저항군 중에서 가장 많은 단위 저항기를 갖는 저항군과의 단위 저항기의 수의 차만큼 상기 단위 저항기와 동일한 형상을 갖는 다결정 실리콘 더미 패턴을 가짐으로써, 형상 연속성을 가지며,
    상기 복수의 금속부는 모두 동일한 면적을 갖고, 상기 복수의 금속부의 하나가 상기 복수의 저항군의 하나를 일괄해서 덮고, 상기 복수의 저항군의 각각의 상(上)에서는 끊어지는 곳이 없이 연속하여 덮고 있는 것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 금속부는 상기 복수의 저항군의 각각에 포함되는 상기 저항기의 상기 저농도 불순물 영역 상을 덮고 있는 것을 특징으로 하는, 반도체 장치.
  3. 제1항에 있어서, 상기 금속부는 어디에도 전기적으로 접속되지 않는, 반도체 장치.
  4. 제1항에 있어서, 상기 금속부는 상기 금속부의 아래의 저항기군을 접속하는 상기 금속 배선에 각각 접속되는, 반도체 장치.
  5. 제1항에 있어서, 상기 금속부는 상기 반도체 기판에 각각 접속되는, 반도체 장치.
  6. 제1항에 있어서, 상기 금속부는 상기 금속부 아래의 저항기군으로부터 연장되는 저항기에 각각 접속되는, 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 금속 배선과 상기 금속부는 하나의 공정에서 동시에 형성되는 것을 특징으로 하는, 반도체 장치.
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