JP2010074035A - 半導体装置 - Google Patents

Abstract

【課題】抵抗素子を有する半導体装置の信頼性を向上させる。
【解決手段】半導体基板ＳＵＢ１の主面に素子分離領域２１が形成され、素子分離領域２１で規定された活性領域にｎ型ウエルＮＷ２が形成され、ｎ型ウエルＮＷ２上に絶縁膜２２ａを介してシリコン膜パターンＳＰ１が形成されている。シリコン膜パターンＳＰ１は、ラダー抵抗１２を構成する多結晶シリコン膜パターンである。ｎ型ウエルＮＷ２には固定電位が接続され、この固定電位は、ラダー抵抗１２の両端にそれぞれ印加される電位の間の電位とされている。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、ポリシリコン抵抗素子を有する半導体装置に適用して有効な技術に関する。

半導体基板上に、ＭＩＳＦＥＴや抵抗素子などを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。

特開２００２−２６１２４４号公報（特許文献１）には、半導体基板の表面に形成された所定領域の素子分離酸化膜上に複数の抵抗素子を形成した半導体装置であって、抵抗素子と近接する位置に活性領域を設けた半導体装置に関する技術が記載されている。
特開２００２−２６１２４４号公報

本発明者の検討によれば、次のことが分かった。

ポリシリコン抵抗素子は、半導体基板の主面上に形成したポリシリコン膜パターンにより形成される。ポリシリコン抵抗素子は、半導体基板から絶縁されている必要があるため、ＳＴＩ法などで半導体基板の主面に形成した素子分離領域上にポリシリコン抵抗素子を形成するのが一般的である。しかしながら、本発明者の検討によれば、素子分離領域上にポリシリコン抵抗素子を形成した場合、次のような問題が生じることが分かった。

素子分離領域は、半導体基板に素子分離領域用の溝（素子分離溝）を形成した後、この素子分離溝を絶縁膜で埋め込むことで、形成される。しかしながら、半導体基板の主面に異物が付着した状態でドライエッチングを行なって半導体基板に素子分離溝を形成してしまった場合、異物がエッチングマスクとして機能してしまい、異物の下部で素子分離溝が形成されない。その後、素子分離溝を絶縁膜で埋め込むことで、素子分離領域を形成すると、異物が付着していた領域の下部以外では素子分離領域が形成されるのに対して、異物が付着していた領域の下部では、本来形成されるべき素子分離領域が形成されない。

この状態で、素子分離領域上にポリシリコン抵抗素子を形成すると、ポリシリコン抵抗素子の下部に、上記異物により素子分離領域が形成されなかった領域が位置する可能性がある。この場合、ポリシリコン抵抗素子と、上記異物により素子分離領域が形成されなかった領域との間は、薄い絶縁膜によって絶縁されるが、耐圧は低い。上記異物により素子分離領域が形成されなかった領域は、半導体基板の基板電位となっているため、基板電位とポリシリコン抵抗素子との電位差が大きいと、ポリシリコン抵抗素子と、その下部の上記異物により素子分離領域が形成されなかった領域との間で絶縁破壊を生じてしまう可能性がある。また、上記異物は微小であることから、上記異物により素子分離領域が形成されなかった領域は、針状構造を有しており、電界が集中しやすいことも、絶縁破壊を生じやすい原因となっている。例えば、基板電位が−１０Ｖで、ポリシリコン抵抗素子の両端に６Ｖと０Ｖをそれぞれ印加した場合、基板電位とポリシリコン抵抗素子との電位差は、最大で１６Ｖとなり、この電位差が高い領域に、上記異物により素子分離領域が形成されなかった領域が存在すると、そこで絶縁破壊を生じやすい。このような現象は、半導体装置の信頼性を低下させる。

本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、半導体基板の主面に素子分離領域を形成し、前記素子分離領域で規定された活性領域に第１半導体領域を形成し、前記第１半導体領域上に第１絶縁膜を介して第１導体膜パターンからなる第１抵抗素子を形成し、前記第１半導体領域に固定電位を接続したものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の信頼性を向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

本発明の一実施の形態の半導体装置を図面を参照して説明する。

図１は、本発明の一実施の形態の半導体装置を構成する半導体チップ（半導体装置）の平面レイアウト図であり、半導体チップに形成された回路ブロックなどのレイアウトが示されている。

本実施の形態の半導体装置を構成する半導体チップＣＰ１は、例えばＬＣＤ（Liquid Crystal Display：液晶表示装置）ドライバ用の半導体チップ（ＬＣＤドライバチップ）である。図１に示されるように、半導体チップＣＰ１は、一組の長辺とこれに直交する一組の短辺とを有する矩形状の平面形状を有しており、例えば長辺の寸法が１８ｍｍ、短辺の寸法が０．７ｍｍ程度である。

半導体チップＣＰ１は、図１に示されるように、入力端子部２（Ｉ／Ｆ端子、電源端子）と、ゲート出力端子部３（ゲート駆動出力端子）と、ソース出力端子部４（ソース駆動出力端子）と、ゲートドライバ回路部５（ゲート信号出力回路）と、ソースドライバ回路部６（ソース信号出力回路）とを有している。半導体チップＣＰ１は、更に、ＲＡＭ（Random Access Memory）部７（グラフィックＲＡＭ）と、アナログ回路部８（基準電圧発生回路等）と、ロジック回路部９と、階調生成回路部１０（液晶駆動レベル発生回路）と、階調ラダー抵抗部１１（階調生成分圧抵抗回路）とを有している。

半導体チップＣＰ１に形成された回路は、３種類の電源電圧（例えば１．５Ｖ，６Ｖ，２５Ｖ）で動作するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）などによって形成されている。例えば、ＲＡＭ部７とロジック回路部９は、例えば１．５Ｖの電源電圧で動作する低耐圧のＭＩＳＦＥＴなどによって構成されている。また、ソース出力端子部４とソースドライバ回路部６とアナログ回路部８と階調生成回路部１０とは、例えば６Ｖの電源電圧で動作する中耐圧のＭＩＳＦＥＴなどによって構成されている。また、入力端子部２とゲート出力端子部３とゲートドライバ回路部５とは、例えば２５Ｖの電源電圧で動作する高耐圧のＭＩＳＦＥＴなどによって構成されている。また、階調ラダー抵抗部１１は、複数の抵抗素子が直列に接続されることで形成されたラダー抵抗（後述のラダー抵抗１２に対応）によって構成されている。

図２は、半導体チップＣＰ１における階調生成回路部１０および階調ラダー抵抗部１１を模式的に示す回路ブロック図である。図３は、階調ラダー抵抗部１１に形成されたラダー抵抗１２の回路図である。

階調生成回路部１０は、ラダー抵抗１２に供給（印加）する電圧を生成する電圧生成回路であり、図２に示されるように、階調選択回路１０ａと、階調アンプＡＭＰ１〜ＡＭＰ９とを有している。階調選択信号が階調選択回路１０ａに入力されると、階調選択信号に応じて選択された出力信号が階調選択回路１０ａから階調アンプＡＭＰ１〜ＡＭＰ９のそれぞれに入力される。各階調アンプＡＭＰ１〜ＡＭＰ９は、階調選択回路１０ａから各階調アンプＡＭＰ１〜ＡＭＰ９への入力信号に応じて調整された出力電圧を出力し、この各階調アンプＡＭＰ１〜ＡＭＰ９からの出力電圧が、階調ラダー抵抗部１１に形成されたラダー抵抗（階調ラダー抵抗）１２に印加される。

各階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧値は、階調選択回路１０ａから各階調アンプＡＭＰ１〜ＡＭＰ９へ入力される信号に応じて変動されるので、階調選択回路１０ａに入力する階調選択信号によって、各階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧値を調整することができ、それによって階調ラダー抵抗部１１のラダー抵抗１２に各階調アンプＡＭＰ１〜ＡＭＰ９から印加される電圧値を調整することができる。各階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧値は、ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＡＭＰ４，ＡＭＰ５，ＡＭＰ６，ＡＭＰ７，ＡＭＰ８，ＡＭＰ９の順に高くなっている。

階調ラダー抵抗部１１に形成されたラダー抵抗１２は、複数の抵抗素子が直列に接続されることで形成されている。ラダー抵抗１２の両端には、それぞれ階調アンプＡＭＰ１の出力（出力電圧）と階調アンプＡＭＰ９の出力（出力電圧）とが接続されている。そして、ラダー抵抗１２を構成する、直列接続された複数の抵抗素子（抵抗）Ｒ１〜Ｒ８の間に、階調アンプＡＭＰ２〜ＡＭＰ８の出力（出力電圧）がそれぞれ接続されている。

すなわち、順に直列接続された抵抗素子Ｒ１〜Ｒ８において、抵抗素子Ｒ１の端部（抵抗素子Ｒ２に接続されていない側の端部）に階調アンプＡＭＰ１の出力（すなわち階調アンプＡＭＰ１の出力が接続された階調アンプ出力配線１４）が接続され、抵抗素子Ｒ８の端部（抵抗素子Ｒ７に接続されていない側の端部）に階調アンプＡＭＰ９の出力（すなわち階調アンプＡＭＰ９の出力が接続された階調アンプ出力配線１４）が接続されている。そして、抵抗素子Ｒ１と抵抗素子Ｒ２の間に階調アンプＡＭＰ２の出力（すなわち階調アンプＡＭＰ２の出力が接続された階調アンプ出力配線１４）が接続され、抵抗素子Ｒ２と抵抗素子Ｒ３の間に階調アンプＡＭＰ３の出力（すなわち階調アンプＡＭＰ３の出力が接続された階調アンプ出力配線１４）が接続されている。更に、抵抗素子Ｒ３と抵抗素子Ｒ４の間に階調アンプＡＭＰ４の出力（すなわち階調アンプＡＭＰ４の出力が接続された階調アンプ出力配線１４）が接続され、抵抗素子Ｒ４と抵抗素子Ｒ５の間に階調アンプＡＭＰ５の出力（すなわち階調アンプＡＭＰ５の出力が接続された階調アンプ出力配線１４）が接続されている。更に、抵抗素子Ｒ５と抵抗素子Ｒ６の間に階調アンプＡＭＰ６の出力（すなわち階調アンプＡＭＰ６の出力が接続された階調アンプ出力配線１４）が接続され、抵抗素子Ｒ６と抵抗素子Ｒ７の間に階調アンプＡＭＰ７の出力（すなわち階調アンプＡＭＰ７の出力が接続された階調アンプ出力配線１４）が接続されている。更に、抵抗素子Ｒ７と抵抗素子Ｒ８の間に階調アンプＡＭＰ８の出力（すなわち階調アンプＡＭＰ８の出力が接続された階調アンプ出力配線１４）が接続されている。

抵抗素子Ｒ１〜Ｒ８のそれぞれは、直列に接続された複数の抵抗素子で構成されている。すなわち、図３に示されるように、抵抗素子Ｒ１〜Ｒ８のそれぞれは、複数（ここでは８個）の抵抗素子Ｒａが直列に接続されることで形成されている。従って、ラダー抵抗１２は、直列接続された複数（ここでは６４個）の抵抗素子Ｒａにより構成されている。

直列接続された各抵抗素子Ｒａの間には、各階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧を分圧して階調電圧を出力する配線である階調電圧配線１３が接続されている。

このため、抵抗素子Ｒ８を構成する、直列接続された複数の抵抗素子Ｒａの間に接続された各階調電圧配線１３からは、階調アンプＡＭＰ９の出力電圧と階調アンプＡＭＰ８の出力電圧との間の電圧（階調電圧）を出力することができる。同様に、抵抗素子Ｒ７を構成する、直列接続された複数の抵抗素子Ｒａの間に接続された各階調電圧配線１３からは、階調アンプＡＭＰ８の出力電圧と階調アンプＡＭＰ７の出力電圧との間の電圧（階調電圧）を出力することができる。同様に、抵抗素子Ｒ６を構成する、直列接続された複数の抵抗素子Ｒａの間に接続された各階調電圧配線１３からは、階調アンプＡＭＰ７の出力電圧と階調アンプＡＭＰ６の出力電圧との間の電圧（階調電圧）を出力することができる。他の階調電圧配線１３についても、同様に考えることができるので、ここではその説明は省略する。

各抵抗素子Ｒ１〜Ｒ８に、それぞれ８本の階調電圧配線１３が接続されて８階調レベル（８階調電圧）が出力され、ラダー抵抗１２全体では合計６４本の階調電圧配線１３が接続されて、合計６４階調レベル（６４階調電圧）が出力される。すなわち、ラダー抵抗１２を用いて、ラダー抵抗１２に印加される電圧（階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧）を分圧して、６４階調レベル（６４階調電圧）を生成することができ、これを階調電圧配線１３から出力することができる。階調電圧配線１３から出力された階調電圧は、階調レベルデコーダ回路（６４階調レベルから特定階調を選択する回路、ここでは図示せず）などに入力される。

また、各階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧は、階調選択回路１０ａに入力する階調選択信号によって所望の電圧に調整することができる。ラダー抵抗１２を構成する各抵抗Ｒａの値は変化しないので、階調選択回路１０ａに入力する階調選択信号によって、各階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧を調整し、それによって、ラダー抵抗１２で分圧されて生成される階調電圧（階調電圧配線１３から出力される階調電圧、ここでは６４階調電圧）を制御することができる。

なお、後述する電位（電圧）Ｖ_１と電位（電圧）Ｖ_２は、ラダー抵抗１２の両端にそれぞれ印加される電位（電圧）であるので、階調アンプＡＭＰ１によりラダー抵抗１２の一方の端部に印加される電位（電圧）が電位Ｖ_１に対応し、階調アンプＡＭＰ９によりラダー抵抗１２の他方の端部に印加される電位（電圧）が電位Ｖ_２に対応する。各階調アンプＡＭＰ２〜ＡＭＰ８からラダー抵抗１２に印加される電圧値は、上述のように階調選択回路１０ａによって調整されるが、階調アンプＡＭＰ１からラダー抵抗１２の一方の端部に印加される電圧値（すなわち電位Ｖ_１）は不変であり、例えばグランド電圧（Ｖ_１＝０Ｖ）である。また、階調アンプＡＭＰ９からラダー抵抗１２の他方の端部に印加される電圧値（すなわち電位Ｖ_２）も不変であり、例えば電源電圧である６Ｖ（Ｖ_２＝６Ｖ）である。このため、ラダー抵抗１２は、両端に印加される電位Ｖ_１および電位Ｖ_２を６４階調の電圧レベルに分圧して出力し、電位Ｖ_１が０Ｖで電位Ｖ_２が６Ｖの場合は、ラダー抵抗１２は、０Ｖから６Ｖまでの６４階調の電圧を生成する。

このように、本実施の形態の半導体装置は、抵抗素子を有する半導体装置であり、より具体的には、複数の抵抗素子（上記抵抗素子Ｒａに対応）が直列に接続されたラダー抵抗（上記ラダー抵抗１２に対応）を有する半導体装置である。

次に、本実施の形態の半導体装置の構造について、具体的に説明する。

図４は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、抵抗素子およびＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子を有する半導体装置である。

図４に示されるように、本実施の形態の半導体装置（上記半導体チップＣＰ１）を構成する半導体基板ＳＵＢ１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。

半導体基板ＳＵＢ１は、低耐圧のＭＩＳＦＥＴＱ１が形成された領域である低耐圧ＭＩＳＦＥＴ形成領域１Ａと、抵抗素子ＰＲ１が形成された領域である抵抗素子形成領域１Ｂと、高耐圧のＭＩＳＦＥＴＱ２が形成された領域である高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを有している。なお、抵抗素子ＰＲ１は、上記ラダー抵抗１２に対応する抵抗素子である。図４には、低耐圧ＭＩＳＦＥＴ形成領域１Ａ、抵抗素子形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのそれぞれの要部断面図が示されている。図４においては、理解を簡単にするために、低耐圧ＭＩＳＦＥＴ形成領域１Ａ、抵抗素子形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを互いに隣接して示しているが、半導体基板ＳＵＢ１における低耐圧ＭＩＳＦＥＴ形成領域１Ａ、抵抗素子形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの位置関係（実際の位置関係）は、必要に応じて変更することができる。なお、高耐圧のＭＩＳＦＥＴＱ２の動作電圧は、低耐圧のＭＩＳＦＥＴＱ１の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑ２は、第１の電源電圧で動作するＭＩＳＦＥＴであり、低耐圧のＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）Ｑ１は、この第１の電源電圧よりも低い第２の電源電圧で動作するＭＩＳＦＥＴである。高耐圧のＭＩＳＦＥＴＱ２が動作する上記第１の電源電圧は、例えば上記２５Ｖであり、低耐圧のＭＩＳＦＥＴＱ１が動作する上記第２の電源電圧は、例えば上記１．５Ｖである。

また、上記６Ｖの電源電圧で動作する中耐圧のＭＩＳＦＥＴも半導体基板ＳＵＢ１の中耐圧ＭＩＳＦＥＴ形成領域（図示せず）に形成されているが、中耐圧のＭＩＳＦＥＴは、ゲート絶縁膜の厚みが低耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜よりも厚くかつ高耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜よりも薄いこと以外は、低耐圧のＭＩＳＦＥＴＱ１とほぼ同様の構成を有しているので、ここではその図示および説明は省略する。

図４に示されるように、半導体基板ＳＵＢ１の主面には素子分離領域２１が形成されている。素子分離領域２１は、半導体基板ＳＵＢ１の主面に形成された素子分離溝（溝）２１ａに埋め込まれた絶縁体（例えば酸化シリコンなど）からなり、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。

半導体基板ＳＵＢ１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷ１およびｎ型ウエル（ｎ型半導体領域、第１半導体領域）ＮＷ２が形成されており、ｎ型ウエルＮＷ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢ１に形成され、ｎ型ウエルＮＷ２は、抵抗素子形成領域１Ｂの半導体基板ＳＵＢ１に形成されている。すなわち、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、素子分離領域２１で規定された（囲まれた）活性領域（後述の図５に示される活性領域ＡＲ１）にｎ型ウエルＮＷ１が形成され、抵抗素子形成領域１Ｂにおいて、素子分離領域２１で規定された（囲まれた）活性領域（後述の図５に示される活性領域ＡＲ２）にｎ型ウエルＮＷ２が形成されている。なお、ｎ型ウエルＮＷ１，ＮＷ２は、それぞれｎ型の半導体領域とみなすことができる。

低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＵＢ１の主面にＭＩＳＦＥＴＱ１が形成され、抵抗素子形成領域１Ｂにおいて、半導体基板ＳＵＢ１の主面に抵抗素子ＰＲ１（すなわちラダー抵抗１２）が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢ１の主面にＭＩＳＦＥＴＱ２が形成されている。

低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されているＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）Ｑ１の具体的な構成について説明する。

ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷ１上に絶縁膜（ゲート絶縁膜）２３を介して形成されている。絶縁膜２３は、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する絶縁膜である。ゲート電極ＧＥ１の側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁絶縁膜、側壁スペーサ）ＳＷが形成されている。ｎ型ウエルＮＷ１内に、ＭＩＳＦＥＴＱ１のソース・ドレイン用のｐ型半導体領域ＳＤ１が形成されている。ＭＩＳＦＥＴＱ１のソース・ドレイン用のｐ型半導体領域ＳＤ１は、ＬＤＤ（Lightly Doped Drain）構造とすることもできる。

また、ここでは、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて形成されるＭＩＳＦＥＴＱ１がｐチャネル型のＭＩＳＦＥＴの場合を示しているが、各領域の導電型を反対にして、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて形成されるＭＩＳＦＥＴＱ１をｎチャネル型のＭＩＳＦＥＴとすることもできる。また、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴの両方を形成する、すなわちＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成することもできる。

次に、抵抗素子形成領域１Ｂに形成されている抵抗素子ＰＲ１の具体的な構成について説明する。抵抗素子ＰＲ１は、上記ラダー抵抗１２に対応する抵抗素子である。

抵抗素子ＰＲ１は、シリコン膜パターン（多結晶シリコン膜パターン、導体膜パターン、第１導体膜パターン）ＳＰ１のような導体膜パターン（パターニングされた導体膜）により形成されている。シリコン膜パターンＳＰ１は、好ましくは多結晶シリコン（ドープトポリシリコン）からなり、不純物が導入されて低抵抗化されている。シリコン膜パターンＳＰ１は、抵抗素子形成領域１Ｂにおいて、ｎ型ウエルＮＷ２上に絶縁膜（第１絶縁膜）２２ａを介して形成されている。シリコン膜パターンＳＰ１の側壁上には、サイドウォールＳＷが形成されている。

シリコン膜パターンＳＰ１で覆われていない領域において、ｎ型ウエルＮＷ２内（ｎ型ウエルＮＷ２の表層部分）にｎ型半導体領域（第２半導体領域）ＮＳ１が形成されている。ｎ型半導体領域ＮＳ１は、ｎ型ウエルＮＷ２と同じ導電型であるが、ｎ型半導体領域ＮＳ１の不純物濃度は、ｎ型ウエルＮＷ２の不純物濃度よりも高い。

絶縁膜２２ａは、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されている後述する絶縁膜２２ｂ（ＭＩＳＦＥＴＱ２のゲート絶縁膜）と同層の絶縁膜であり、後述するように絶縁膜２２ｂと同工程で形成されている。従って、絶縁膜２２ａの厚みは、後述する絶縁膜２２ｂの厚みと同じである。

次に、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されているＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑ２の具体的な構成について説明する。

ＭＩＳＦＥＴＱ２のゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢ１の主面上に絶縁膜（ゲート絶縁膜）２２ｂを介して形成されている。絶縁膜２２ｂは、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ２のゲート絶縁膜として機能する絶縁膜である。ＭＩＳＦＥＴＱ２のゲート絶縁膜として機能する絶縁膜２２ｂの厚みは、ＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する絶縁膜２３の厚みよりも厚い。このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ２の耐圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１の耐圧よりも高くなる。ゲート電極ＧＥ２の側壁上にはサイドウォールＳＷが形成されている。

また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢ１には、ｎ型ウエル（ｎ型半導体領域）ＮＷ３が形成され、ｎ型ウエルＮＷ３内（ｎ型ウエルＮＷ３の表層部分）に、ｎ型ウエルＮＷ３よりも高不純物濃度のｎ型半導体領域ＳＤ２が形成されている。ｎ型ウエルＮＷ３およびｎ型半導体領域ＳＤ２は、ＭＩＳＦＥＴＱ２のソース・ドレイン領域として機能する。ｎ型半導体領域ＳＤ２とゲート電極ＧＥ２の下のチャネル領域との間には、幅（ゲート長方向の寸法）が細い素子分離領域２１が介在しており、これにより、ＭＩＳＦＥＴＱ２の耐圧を更に高めることができる。

また、ここでは、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて形成されるＭＩＳＦＥＴＱ２がｎチャネル型のＭＩＳＦＥＴの場合を示しているが、各領域の導電型を反対にして、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて形成されるＭＩＳＦＥＴＱ２をｐチャネル型のＭＩＳＦＥＴとすることもできる。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴの両方を形成する、すなわちＣＭＩＳＦＥＴを形成することもできる。

低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ１およびゲート電極ＧＥ１の表面（上面）と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ型半導体領域ＳＤ２およびゲート電極ＧＥ２の表面（上面）と、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰ１の表面（上面）の一部（後述するプラグＰＧの底部が接続する領域）とに、金属シリサイド層（図示省略）を形成することもできる。これにより、拡散抵抗やコンタクト抵抗を低抵抗化し、また、シリコン膜パターンＳＰ１の抵抗素子領域を規定することができる。この金属シリサイド層は、サリサイド（Salicide：Self Aligned Silicide）プロセスなどにより形成することができる。

半導体基板ＳＵＢ１上には、ゲート電極ＧＥ１，ＧＥ２およびシリコン膜パターンＳＰ１を覆うように絶縁膜（層間絶縁膜、第２絶縁膜）３１が形成されている。絶縁膜３１は、例えば、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなり、絶縁膜３１の上面は、低耐圧ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとでその高さがほぼ一致するように、平坦化されている。

絶縁膜３１にはコンタクトホール（開口部、接続孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグ（接続用導体部、導電性プラグ）ＰＧが形成されている。プラグＰＧは、コンタクトホールＣＮＴの底部および側壁上に形成された導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）と、導電性バリア膜上にコンタクトホールＣＮＴ内を埋め込むように形成されたタングステン（Ｗ）膜などからなる主導体膜とにより形成されているが、図面の簡略化のために、図４では、導電性バリア膜と主導体膜とを区別せずにプラグＰＧとして示してある。コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ１およびゲート電極ＧＥ１上、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰ１およびｎ型半導体領域ＮＳ１上、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ型半導体領域ＳＤ２およびゲート電極ＧＥ２上などに形成されている。

プラグＰＧが埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜３２が形成されており、絶縁膜３２に形成された配線溝（開口部）内に第１層配線としての配線（配線層、第１配線層）Ｍ１が形成されている。

配線Ｍ１は、絶縁膜３２に形成された配線溝の底部および側壁上に形成された導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）と、導電性バリア膜上に配線溝内を埋め込むように形成された銅の主導体膜とにより形成されているが、図面の簡略化のために、図４では、導電性バリア膜と主導体膜とを区別せずに配線Ｍ１として示してある。配線Ｍ１は、プラグＰＧを介して、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ１、ゲート電極ＧＥ１、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰ１、ｎ型半導体領域ＮＳ１、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ型半導体領域ＳＤ２、ゲート電極ＧＥ２などと電気的に接続されている。

配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）により形成されているが、他の形態として、パターニングされた導体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。

配線Ｍ１が埋め込まれた絶縁膜３２上には、絶縁膜３３および絶縁膜３４が下から順に形成されている。第２層配線としての配線（第２配線層）Ｍ２が、絶縁膜３４に形成された配線溝内およびその配線溝の底部の絶縁膜３３に形成されたスルーホール（後述のスルーホールＳＨもこれに対応する）内に導体膜が埋め込まれることで形成されている。すなわち、配線Ｍ２は、絶縁膜３４の配線溝内に形成される配線部分と、絶縁膜３３のスルーホール内に形成されるプラグ部分（接続部）とが一体形成されている。また、配線Ｍ１と同様に、配線Ｍ２も、配線溝およびスルーホールの底部および側壁上に形成された導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）と、導電性バリア膜上に配線溝およびスルーホール内を埋め込むように形成された銅の主導体膜とにより形成されているが、図面の簡略化のために、図４では、導電性バリア膜と主導体膜とを区別せずに配線Ｍ２として示してある。

配線Ｍ２は、ダマシン技術（ここではデュアルダマシン技術）により形成されているが、他の形態として、配線Ｍ２をシングルダマシン技術で形成することもできる。また、配線Ｍ２を、パターニングされた導体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。

配線Ｍ２が埋め込まれた絶縁膜３３，３４上に、更に絶縁膜および配線（埋込配線）が形成されているが、ここではその図示および説明は省略する。

次に、本実施の形態の半導体装置の製造工程の一例を図面を参照して説明する。図５〜図１３は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図４に対応する領域の断面が示されている。

まず、図５に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＵＢ１を準備する。本実施の形態の半導体装置が形成される半導体基板ＳＵＢ１は、上述のように、低耐圧のＭＩＳＦＥＴＱ１が形成される領域である低耐圧ＭＩＳＦＥＴ形成領域１Ａと、抵抗素子ＰＲ１（ラダー抵抗１２）が形成される領域である抵抗素子形成領域１Ｂと、高耐圧のＭＩＳＦＥＴＱ２が形成される領域である高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを有している。そして、半導体基板ＳＵＢ１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、絶縁体（溝に埋め込まれた絶縁体）からなる素子分離領域２１が形成される。

すなわち、エッチングなどにより半導体基板ＳＵＢ１の主面に素子分離溝（溝）２１ａを形成してから、酸化シリコン（例えばオゾンＴＥＯＳ（Tetraethoxysilane）酸化膜）などからなる絶縁膜を素子分離溝２１ａを埋めるように半導体基板ＳＵＢ１上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝２１ａの外部の不要な絶縁膜を除去し、かつ素子分離溝２１ａ内に絶縁膜を残すことにより、素子分離溝２１ａを埋める絶縁膜（絶縁体）からなる素子分離領域２１を形成することができる。

素子分離領域２１によって、半導体基板ＳＵＢ１の活性領域が規定される。低耐圧ＭＩＳＦＥＴ形成領域１Ａにおける素子分離領域２１で規定された活性領域（第３活性領域）ＡＲ１に、後述するようにしてＭＩＳＦＥＴＱ１が形成される。また、抵抗素子形成領域１Ｂにおける素子分離領域２１で規定された活性領域（第１活性領域）ＡＲ２に、後述するようにして抵抗素子ＰＲ１（ラダー抵抗１２）が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける素子分離領域２１で規定された活性領域（第２活性領域）ＡＲ３に、後述するようにしてＭＩＳＦＥＴＱ２が形成される。

次に、図６に示されるように、半導体基板ＳＵＢ１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷ１，ＮＷ２，ＮＷ３を形成する。ｎ型ウエルＮＷ１，ＮＷ２，ＮＷ３は、半導体基板ＳＵＢ１に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができ、ｎ型ウエルＮＷ１は低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成され、ｎ型ウエルＮＷ２は抵抗素子形成領域１Ｂに形成され、ｎ型ウエルＮＷ３は高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成される。ｎ型ウエルＮＷ１を形成するためのイオン注入とｎ型ウエルＮＷ２を形成するためのイオン注入とｎ型ウエルＮＷ３を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。また、ｎ型ウエルＮＷ１，ＮＷ２，ＮＷ３を形成するためにイオン注入の際には、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ｎ型ウエルＮＷ３を形成する領域以外は、フォトレジスト膜（図示せず）で覆われて、イオン注入が行なわれない。

次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＵＢ１の表面を清浄化（洗浄）した後、図７に示されるように、半導体基板ＳＵＢ１の表面（ｎ型ウエルＮＷ１，ＮＷ２の表面も含む）に、酸化シリコン膜などからなる絶縁膜２２を形成する。

絶縁膜２２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴのゲート絶縁膜（絶縁膜２２ｂ）用の絶縁膜と、抵抗素子形成領域１Ｂに形成される抵抗素子ＰＲ１（ラダー抵抗１２）の絶縁用の絶縁膜（絶縁膜２２ａ）とを兼ねている。絶縁膜２２は、まず熱酸化膜を形成してから、この熱酸化膜上にＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）を堆積させることなどにより形成することができる。

次に、フォトリソグラフィ法を用いて形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜２２をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜２２（ｎ型ウエルＮＷ１上の絶縁膜２２）を除去し、抵抗素子形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜２２を残す。図７には、この状態が示されている。

次に、半導体基板ＳＵＢ１の熱酸化処理を行うことにより、半導体基板ＳＵＢ１の主面上に酸化シリコン膜を形成する。これにより、図８に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢ１上（すなわちｎ型ウエルＮＷ１上）に酸化シリコン膜（熱酸化膜）からなる絶縁膜２３がＭＩＳＦＥＴＱ１のゲート絶縁膜として形成されるとともに、抵抗素子形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜２２が厚くなる。絶縁膜２３の厚みは、例えば１３．５ｎｍ程度であり、絶縁膜２２の厚み（絶縁膜２３の形成時に厚みを増した絶縁膜２２の厚み）は、例えば８４ｎｍ程度である。

低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成された絶縁膜２３は、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成される低耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜用の絶縁膜である。一方、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成された絶縁膜２２、すなわち絶縁膜２２ｂは、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成される高耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜用の絶縁膜である。また、抵抗素子形成領域１Ｂに形成された絶縁膜２２、すなわち絶縁膜２２ａは、抵抗素子形成領域１Ｂに形成される抵抗素子ＰＲ１（ラダー抵抗１２）の絶縁用の絶縁膜である。従って、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜２２ｂと抵抗素子形成領域１Ｂの絶縁膜２２ａとは、同工程で形成された同層の絶縁膜２２からなる。絶縁膜２２の厚み（すなわち絶縁膜２２ａ，２２ｂの厚み）は、絶縁膜２３の厚みよりも厚いので、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ２の耐圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１の耐圧よりも高くなる。

次に、図９に示されるように、半導体基板ＳＵＢ１の主面の全面上に（すなわち絶縁膜２２，２３上を含む領域上に）、例えば多結晶シリコン膜（ドープトポリシリコン膜）２４のような導電性材料膜（導体膜、シリコン膜）を形成（堆積）する。この多結晶シリコン膜２４は、成膜時または成膜後に不純物を導入して低抵抗の半導体膜（導電性材料膜）とされている。多結晶シリコン膜２４の厚み（堆積膜厚）は、例えば１８０ｎｍ程度とすることができる。また、多結晶シリコン膜２４は、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。

次に、図１０に示されるように、多結晶シリコン膜２４をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２と抵抗素子ＰＲ１（ラダー抵抗１２）用のシリコン膜パターンＳＰ１とを形成する。ゲート電極ＧＥ１，ＧＥ２およびシリコン膜パターンＳＰ１は、それぞれ、パターニングされた多結晶シリコン膜２４からなる。

このうち、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷ１上に絶縁膜２３を介して形成される。すなわち、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷ１の表面の絶縁膜２３上に形成される。また、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢ１上に絶縁膜２２ｂを介して形成される。すなわち、ゲート電極ＧＥ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢ１の主面の絶縁膜２２ｂ上に形成される。また、多結晶シリコン膜パターンＳＰ１は、抵抗素子形成領域１Ｂにおいて、ｎ型ウエルＮＷ２上に絶縁膜２２ａを介して形成される。すなわち、シリコン膜パターンＳＰ１は、抵抗素子形成領域１Ｂにおいて、ｎ型ウエルＮＷ２の表面の絶縁膜２２ａ上に形成される。

また、多結晶シリコン膜２４をパターニングするためのドライエッチングの際に、ゲート電極ＧＥ１，ＧＥ２およびシリコン膜パターンＳＰ１で覆われていない領域の絶縁膜２２，２３を除去しておけば、後述のコンタクトホールＣＮＴを形成するためのドライエッチングの際に、オーバーエッチングが少なくてすむ。

次に、図１１に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上とシリコン膜パターンＳＰ１の側壁上とに、サイドウォールＳＷを形成する。サイドウォールＳＷは、例えば、半導体基板ＳＵＢ１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。

サイドウォールＳＷの形成後、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ１と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ型半導体領域ＳＤ２と、抵抗素子形成領域１Ｂのｎ型半導体領域ＮＳ１とを、それぞれイオン注入などにより形成する。また、ＬＤＤ構造とするために、サイドウォールＳＷ形成前にもイオン注入を行なうこともできる。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ型半導体領域ＳＤ２と抵抗素子形成領域１Ｂのｎ型半導体領域ＮＳ１とは、同じイオン注入工程で形成することもでき、これにより製造工程数を低減することができる。

このようにして、低耐圧ＭＩＳＦＥＴ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型のＭＩＳＦＥＴＱ１が形成され、また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴＱ２が形成されて、図１１の構造が得られる。

次に、サリサイドプロセスにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ１およびゲート電極ＧＥ１の表面（上面）と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ型半導体領域ＳＤ２およびゲート電極ＧＥ２の表面（上面）と、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰ１の表面（上面）の一部（後でプラグＰＧの底部が接続される領域）とに、金属シリサイド層（図示省略）を形成する。

次に、図１２に示されるように、半導体基板ＳＵＢ１上に絶縁膜３１を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２およびシリコン膜パターンＳＰ１を覆うように、半導体基板ＳＵＢ１上に絶縁膜３１を形成する。絶縁膜３１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。絶縁膜３１を酸化シリコン膜の単体膜などとすることもできる。絶縁膜３１は層間絶縁膜として機能することができる。絶縁膜３１の形成後、ＣＭＰ処理などにより絶縁膜３１の上面を平坦化することもできる。

次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジスト膜（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、ｐ型半導体領域ＳＤ１、ｎ型半導体領域ＳＤ２、シリコン膜パターンＳＰ１およびｎ型半導体領域ＮＳ１の上部などにコンタクトホールＣＮＴ（後述のコンタクトホールＣＮＴ１，ＣＮＴ２を含む）を形成する。コンタクトホールＣＮＴの底部では、例えば、ｐ型半導体領域ＳＤ１、ｎ型半導体領域ＳＤ２、シリコン膜パターンＳＰ１およびｎ型半導体領域ＮＳ１の一部などが露出される。

次に、コンタクトホールＣＮＴ内にプラグＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む絶縁膜３１上に導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）を形成した後、タングステン（Ｗ）膜などからなる主導体膜を導電性バリア膜上にコンタクトホールＣＮＴを埋めるように形成する。それから、絶縁膜３１上の不要な主導体膜および導電性バリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。

次に、図１３に示されるように、プラグＰＧが埋め込まれた絶縁膜３１上に絶縁膜３２を形成し、絶縁膜３２に配線溝（開口部）を形成し、絶縁膜３２の配線溝（開口部）内に配線Ｍ１（後述の配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃを含む）を形成する。

配線Ｍ１を形成するには、例えば、絶縁膜３２に配線溝を形成してから、絶縁膜３２の配線溝（開口部）の内部を含む絶縁膜３２上に導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）を形成した後、銅（Ｃｕ）膜などからなる主導体膜を導電性バリア膜上に配線溝を埋めるように形成する。それから、絶縁膜３２上の不要な主導体膜および導電性バリア膜をＣＭＰ法などによって除去することにより、配線Ｍ１を形成することができる。

次に、配線Ｍ１が埋め込まれた絶縁膜３２上に、絶縁膜３３および絶縁膜３４を下から順に形成し、絶縁膜３４の配線溝と絶縁膜３３のスルーホール（後述のスルーホールＳＨを含む）を形成し、絶縁膜３４の配線溝および絶縁膜３３のスルーホール内に配線Ｍ２（後述の配線Ｍ２ａを含む）を形成する。

配線Ｍ２を形成するには、例えば、絶縁膜３４および絶縁膜３３に配線溝およびスルーホールを形成してから、絶縁膜３４，３３の配線溝およびスルーホールの内部を含む絶縁膜３４上に導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）を形成した後、銅（Ｃｕ）膜などからなる主導体膜を導電性バリア膜上に配線溝およびスルーホールを埋めるように形成する。それから、絶縁膜３４上の不要な主導体膜および導電性バリア膜をＣＭＰ法などによって除去することにより、配線Ｍ２を形成することができる。

配線Ｍ２が埋め込まれた絶縁膜３４，３３上に、更に同様にして絶縁膜および配線が形成されるが、ここではその図示及び説明は省略する。

次に、抵抗素子形成領域１Ｂに形成されている抵抗素子ＰＲ１（ラダー抵抗１２）のより具体的な構造について説明する。

図１４〜図１７は、本実施の形態の半導体装置の要部平面図であり、上記抵抗素子形成領域１Ｂの同じ領域が示されている。図１４〜図１７のうち、図１４では、シリコン膜パターンＳＰ１、コンタクトホールＣＮＴ（図１４におけるコンタクトホールＣＮＴ１，ＣＮＴ２）、配線Ｍ１（図１４における配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ）および配線Ｍ２（図１４における配線Ｍ２ａ）の平面レイアウトが示されており、他の構成は図示を省略している。図１５では、活性領域ＡＲ２（ｎ型ウエルＮＷ２）、シリコン膜パターンＳＰ１およびコンタクトホールＣＮＴ（図１５におけるコンタクトホールＣＮＴ１，ＣＮＴ２）の平面レイアウトが示されており、他の構成は図示を省略している。図１６では、シリコン膜パターンＳＰ１、コンタクトホールＣＮＴ（図１６におけるコンタクトホールＣＮＴ１，ＣＮＴ２）および配線Ｍ１（図１６における配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ）の平面レイアウトが示されており、他の構成は図示を省略しているが、シリコン膜パターンＳＰ１については点線で示してある。図１７では、配線Ｍ１（図１７における配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ）、スルーホールＳＨ、および配線Ｍ２（図１７における配線Ｍ２ａ）の平面レイアウトが示されており、他の構成は図示を省略しているが、配線Ｍ１（図１７における配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ）については点線で示してある。

また、図１８〜図２１は、本実施の形態の半導体装置の要部断面図であり、上記抵抗素子形成領域１Ｂの断面図が示されている。図１８〜図２１のうち、図１８は図１４のＡ−Ａ線の断面に対応し、図１９は図１４のＢ−Ｂ線の断面に対応し、図２０は図１４のＣ−Ｃ線の断面に対応し、図２１は図１４のＤ−Ｄ線の断面に対応する。なお、上記図４に示される抵抗素子形成領域１Ｂの断面図は、図２１にほぼ相当する断面図である。

なお、図１４〜図２１では、上記ラダー抵抗１２を構成する各抵抗素子Ｒａを、方向Ｙに延在する１本のシリコン膜パターンＳＰ１で構成した場合のレイアウトを例に挙げて説明する。この場合、上記抵抗素子Ｒａが、それぞれ方向Ｙに延在する１本のシリコン膜パターンＳＰ１で構成され、上記抵抗素子Ｒ１〜Ｒ８のそれぞれが、直列接続された複数（ここでは８本）のシリコン膜パターンＳＰ１で構成され、ラダー抵抗１２は、直列接続された複数（ここでは６４本）のシリコン膜パターンＳＰ１で構成される。しかしながら、これに限定されず、例えば、上記ラダー抵抗１２を構成する各抵抗素子Ｒａを、直列接続された複数本のシリコン膜パターンＳＰ１で構成することもでき、この場合は、各抵抗素子Ｒａを構成する複数本のシリコン膜パターンＳＰ１毎に配線Ｍ２ａが接続される。

抵抗素子形成領域１Ｂにおいては、図１４および図１５などに示されるように、方向Ｙに延在する複数（複数本）のシリコン膜パターンＳＰ１が、方向Ｘに所定の間隔（好ましくは等間隔）で並んでいる。これら複数のシリコン膜パターンＳＰ１は、それぞれ独立したパターンである。ここで、方向Ｘと方向Ｙとは、互いに交差する方向であり、好ましくは互いに直交する方向である。

図１４〜図１６、図１８、図２０および図２１などに示されるように、Ｙ方向に延在する各シリコン膜パターンＳＰ１の両端の上部には、上記コンタクトホールＣＮＴのうちのコンタクトホール（第１コンタクトホール）ＣＮＴ１が形成されており、このコンタクトホールＣＮＴ１に埋め込まれたプラグＰＧは、上記配線Ｍ１のうちの配線Ｍ１ａに電気的に接続されている。すなわち、各シリコン膜パターンＳＰ１の端部は、コンタクトホールＣＮＴ１を埋める導電性のプラグＰＧを介して、配線Ｍ１ａに電気的に接続されている。この配線Ｍ１ａは、方向Ｙに延在しかつ方向Ｘに並んだ複数のシリコン膜パターンＳＰ１を直列に接続するための配線であり、方向Ｘに隣り合う２つのシリコン膜パターンＳＰ１の端部同士をまたぐように方向Ｘに延在している。

それぞれＹ方向に延在する複数のシリコン膜パターンＳＰ１は、コンタクトホールＣＮＴ１に埋め込まれたプラグＰＧと配線Ｍ１ａとを介して、直列に接続されている。接続関係を具体的に説明すると、次のようになっている。

図１４〜図１６では、１０本のシリコン膜パターンＳＰ１が図示されているが、図面の右側から順に１本目のシリコン膜パターンＳＰ１、２本目のシリコン膜パターンＳＰ１、３本目のシリコン膜パターンＳＰ１、・・・、１０本目のシリコン膜パターンＳＰ１と称するものとする。

１本目のシリコン膜パターンＳＰ１の端部（図１５の上側の端部）と、その端部にＸ方向に隣り合う２本目のシリコン膜パターンＳＰ１の端部（図１５の上側の端部）とが、コンタクトホールＣＮＴ１（それら端部上に形成されたコンタクトホールＣＮＴ１）に埋め込まれたプラグＰＧと配線Ｍ１ａとを介して電気的に接続されている。２本目のシリコン膜パターンＳＰ１の他の端部（図１５の下側の端部）と、その端部にＸ方向に隣り合う３本目のシリコン膜パターンＳＰ１の端部（図１５の下側の端部）とが、コンタクトホールＣＮＴ１（それら端部上に形成されたコンタクトホールＣＮＴ１）に埋め込まれたプラグＰＧと配線Ｍ１ａとを介して電気的に接続されている。３本目のシリコン膜パターンＳＰ１の他の端部（図１５の上側の端部）と、その端部にＸ方向に隣り合う４本目のシリコン膜パターンＳＰ１の端部（図１５の上側の端部）とが、コンタクトホールＣＮＴ１（それら端部上に形成されたコンタクトホールＣＮＴ１）に埋め込まれたプラグＰＧと配線Ｍ１ａとを介して電気的に接続されている。４本目のシリコン膜パターンＳＰ１の他の端部（図１５の下側の端部）と、その端部にＸ方向に隣り合う５本目のシリコン膜パターンＳＰ１の端部（図１５の下側の端部）とが、コンタクトホールＣＮＴ１（それら端部上に形成されたコンタクトホールＣＮＴ１）に埋め込まれたプラグＰＧと配線Ｍ１ａとを介して電気的に接続されている。同様の接続関係が１０本目のシリコン膜パターンＳＰ１まで繰り返され、更に図示は省略しているが、１１本目以降のシリコン膜パターンＳＰ１においても、同様の接続関係が繰り返されている。

このようにして、それぞれＹ方向に延在する複数のシリコン膜パターンＳＰ１が、コンタクトホールＣＮＴ１に埋め込まれたプラグＰＧと配線Ｍ１ａとを介して、直列に接続されて、抵抗素子ＰＲ１、すなわち上記ラダー抵抗１２が形成されている。すなわち、抵抗素子ＰＲ１（ラダー抵抗１２）は、それぞれ独立した複数のシリコン膜パターンＳＰ１を、コンタクトホールＣＮＴ１に埋め込まれたプラグＰＧと配線（配線層）Ｍ１（具体的には配線Ｍ１ａ）とを介して直列に接続することで、形成されている。

上述したように、ラダー抵抗１２が、直列接続された６４個の抵抗素子Ｒａで構成されている場合、各抵抗素子Ｒａを方向Ｙに延在する１本のシリコン膜パターンＳＰ１で形成すれば、ラダー抵抗１２（抵抗素子ＰＲ１）は、直列接続された６４本のシリコン膜パターンＳＰ１で構成されることになる。また、各抵抗素子Ｒａを、直列接続したｎ本（ｎは整数）のシリコン膜パターンＳＰ１で形成すれば、ラダー抵抗１２（抵抗素子ＰＲ１）は、直列接続された６４ｎ本のシリコン膜パターンＳＰ１で構成されることになる。

図１４および図１６に示されるように、配線Ｍ１ａには、配線Ｍ１のうちの配線Ｍ１ｃが連結（一体的に連結）されているものがある。この配線Ｍ１ｃは、上記階調アンプ出力配線１４に対応する配線であり、階調アンプＡＭＰ１〜ＡＭＰ９のいずれかに電気的に接続されている。上記ラダー抵抗１２の各抵抗素子Ｒ１〜Ｒ８を構成する複数のシリコン膜パターンＳＰ１毎に、配線Ｍ１ｃが接続されている。例えば、各抵抗素子Ｒ１〜Ｒ８が、直列接続された８本のシリコン膜パターンＳＰ１で構成されている場合は、８本のシリコン膜パターンＳＰ１毎に、配線Ｍ１ｃが接続されている。配線Ｍ１ｃから配線Ｍ１ａおよびコンタクトホールＣＮＴ１に埋め込まれたプラグＰＧを介して、上記ラダー抵抗１２（すなわち直列接続された複数のシリコン膜パターンＳＰ１）に上記階調アンプＡＭＰ１〜ＡＭＰ９の出力電圧が印加される。

図１４、図１７〜図２０に示されるように、配線Ｍ２のうちの配線Ｍ２ａが、スルーホールＳＨ内のプラグ部分を介して、配線Ｍ１ａに電気的に接続されている。この配線Ｍ２ａは、上記階調電圧配線１３に対応する配線である。配線Ｍ２ａは、配線Ｍ１ａおよびコンタクトホールＣＮＴ１に埋め込まれたプラグＰＧを介して、シリコン膜パターンＳＰ１に電気的に接続されている。各配線Ｍ２ａは、方向Ｙに延在している。

配線Ｍ２ａは、上記抵抗素子Ｒａを構成する本数のシリコン膜パターンＳＰ１毎に設けられている。例えば、図１４〜図２１のように、上記ラダー抵抗１２を構成する各抵抗素子Ｒａを、方向Ｙに延在する１本のシリコン膜パターンＳＰ１で形成した場合は、１本のシリコン膜パターンＳＰ１毎に配線Ｍ２ａが設けられて接続される。また、上記ラダー抵抗１２を構成する各抵抗素子Ｒａを、直列接続したｎ本（ｎは整数）のシリコン膜パターンＳＰ１で形成した場合は、直列接続したｎ本（ｎは整数）のシリコン膜パターンＳＰ１毎に配線Ｍ２ａが設けられて接続される。

また、図１５には、抵抗素子形成領域１Ｂに設けられた活性領域ＡＲ２が示されている。活性領域ＡＲ２は、素子分離領域２１で規定された領域であり、周囲を素子分離領域２１で囲まれている。すなわち、活性領域ＡＲ２は、素子分離領域２１が形成されておらず、かつ素子分離領域２１で囲まれた領域である。

活性領域ＡＲ２には、活性領域ＡＲ２のほぼ全体にわたってｎ型ウエルＮＷ２が形成されている。従って、図１５において、活性領域ＡＲ２を示す実線で囲まれた領域にｎ型ウエルＮＷ２が形成されている。ｎ型ウエルＮＷ２は、上記ラダー抵抗１２を構成する直列接続された複数のシリコン膜パターンＳＰ１を平面的に含むように形成されている。このため、上記ラダー抵抗１２を構成する直列接続された複数のシリコン膜パターンＳＰ１の下方には、素子分離領域２１は配置されておらず、ｎ型ウエルＮＷ２上に、絶縁膜２２ａを介して、上記ラダー抵抗１２を構成する直列接続された複数のシリコン膜パターンＳＰ１が配置（形成）されている。

上記図４および図１８〜図２１に示されるように、シリコン膜パターンＳＰ１およびその側壁上のサイドウォールＳＷで覆われていない領域において、ｎ型ウエルＮＷ２（の表層部分）に、ｎ型ウエルＮＷ２と同じ導電型であるｎ型半導体領域（第２半導体領域）ＮＳ１が形成されている。図１４〜図１６および図１９に示されるように、ｎ型半導体領域ＮＳ１の上部に、上記コンタクトホールＣＮＴのうちのコンタクトホール（第２コンタクトホール）ＣＮＴ２が形成されている。すなわち、ｎ型半導体領域ＮＳ１は、ｎ型ウエルＮＷ２に平面的に内包されるように形成され、コンタクトホールＣＮＴ２は、ｎ型ウエルＮＷ２に平面的に内包されかつｎ型半導体領域ＮＳ１に平面的に内包されるように配置されている。そして、配線Ｍ１のうちの配線（第１配線）Ｍ１ｂが、このコンタクトホールＣＮＴ２に埋め込まれた導電性のプラグＰＧを介して、ｎ型半導体領域ＮＳ１に電気的に接続されている。ｎ型半導体領域ＮＳ１とｎ型ウエルＮＷ２とは同じ導電型なので、互いに電気的に接続されている。従って、配線Ｍ１ｂは、コンタクトホールＣＮＴ２に埋め込まれたプラグＰＧを介して、ｎ型半導体領域ＮＳ１およびｎ型ウエルＮＷ２に電気的に接続されている。

配線Ｍ１ｂは、ｎ型半導体領域ＮＳ１およびｎ型ウエルＮＷ２に固定電位（固定電圧）Ｖ_３を供給するための配線であり、配線Ｍ１ｂから、コンタクトホールＣＮＴ２に埋め込まれたプラグＰＧを介して、ｎ型半導体領域ＮＳ１およびｎ型ウエルＮＷ２に固定電位Ｖ_３が供給される。

また、図１４〜図１６では、ｎ型ウエルＮＷ２に平面的に内包される位置に、１つのコンタクトホールＣＮＴ２が配置されているが、ｎ型ウエルＮＷ２に平面的に内包される位置に、複数のコンタクトホールＣＮＴ２を配置することもできる。この場合、複数のコンタクトホールＣＮＴ２を埋める複数のプラグＰＧと電気的に接続されるように、配線Ｍ１ｂを形成すればよい。

また、図１４〜図１６のように、複数のシリコン膜パターンＳＰ１の間以外の領域にコンタクトホールＣＮＴ２を配置しており、これにより、方向Ｙに延在しかつ方向Ｘに並んだ複数のシリコン膜パターンＳＰ１の間隔を狭めて、ラダー抵抗１２を形成するのに必要な面積を縮小することができる。他の形態として、方向Ｘに並んだ複数のシリコン膜パターンＳＰ１の間にコンタクトホールＣＮＴ２を設けることもできる。

次に、本実施の形態の効果について、より詳細に説明する。

図２２は、本発明者が検討した比較例の半導体装置の製造工程中の要部断面図であり、本実施の形態の上記図１０に対応するものである。

図２２の比較例では、本実施の形態とは異なり、抵抗素子形成領域１Ｂ全体に素子分離領域２１を形成し、素子分離領域２１上に抵抗素子ＰＲ１（シリコン膜パターンＳＰ１）を形成している。この比較例では、抵抗素子形成領域１Ｂ全体に素子分離領域２１を形成しているため、上記ｎ型ウエルＮＷ２およびｎ型半導体領域ＮＳ１は形成されていない。

しかしながら、図２２の比較例のように、素子分離領域２１上に抵抗素子ＰＲ１（シリコン膜パターンＳＰ１）を形成した場合、次のような問題が生じる可能性があることが、本発明者の検討により分かった。図２３および図２４は、図２２の比較例の半導体装置で生じ得る課題を説明するための説明図であり、比較例の半導体装置の製造工程中の要部断面図が示されており、それぞれ本実施の形態の上記図５および図１０に対応するものである。

図２３に示されるように、ＳＴＩ法で素子分離領域２１を形成するが、比較例では、抵抗素子形成領域１Ｂ全体に素子分離領域２１を形成する。しかしながら、半導体装置の製造工程に異物が混入して半導体基板ＳＵＢ１の主面に異物１０１が付着してしまう可能性がある。この異物１０１が除去されず、半導体基板ＳＵＢ１の主面に異物１０１が付着したままの状態で素子分離溝２１ａを形成した場合、素子分離溝２１ａを形成するためのドライエッチング工程で、異物１０１がエッチングマスクとして機能し、異物１０１の下部で素子分離溝２１ａが形成されない。このため、図２３に示されるように、異物１０１の下部以外では素子分離領域２１が形成されるが、本来、素子分離領域２１が形成されるべき領域である異物１０１の下部の領域１０２には、素子分離領域２１が形成されなくなる。すなわち、異物１０１の下部の領域１０２は、本来素子分離領域２１が形成されるべき領域であるが、異物１０１が存在していたために素子分離領域２１が形成されなかった領域となる。異物１０２は微小であるので、素子分離領域２１が形成されない領域１０２は針状構造（針状形状）を有している。なお、異物１０１は、素子分離溝２１ａ形成時には存在するが、それ以降には除去されて素子分離領域２１が完成した段階（図２３の段階）では存在しないはずであるが、理解を簡単にするために、素子分離領域２１が完成した段階である図２３において、異物１０１を模式的に示してある。

その後、ｎ型ウエルＮＷ１，ＮＷ３、絶縁膜２２ａ，２２ｂ、絶縁膜２３、ゲート電極ＧＥ１，ＧＥ２およびシリコン膜パターンＳＰ１を形成することで、上記図２２に相当する図２４の構造が得られる。

比較例の場合、本来であれば、図２２のように、抵抗素子形成領域１Ｂ全体に素子分離領域２１が形成され、この素子分離領域２１上にシリコン膜パターンＳＰ１が形成されるはずである。シリコン膜パターンＳＰ１の全領域の下に素子分離領域２１が存在すれば、シリコン膜パターンＳＰ１は素子分離領域２１によって半導体基板ＳＵＢ１から絶縁されるので、シリコン膜パターンＳＰ１の耐圧は高い。

しかしながら、図２３のように、領域１０２に素子分離領域２１が形成されていないと、図２４に示されるように、シリコン膜パターンＳＰ１の下部に、素子分離領域２１が形成されていない領域１０２が位置する可能性がある。比較例では、抵抗素子形成領域１Ｂ全体に素子分離領域２１を形成したため、上記ｎ型ウエルＮＷ２が形成されておらず、領域１０２は、基板電位（半導体基板ＳＵＢ１の電位）となっている。このため、基板電位とシリコン膜パターンＳＰ１との電位差が大きくなると、抵抗素子ＰＲ１を構成するシリコン膜パターンＳＰ１と領域１０２との間で絶縁破壊を生じる可能性がある。例えば、基板電位が−１０Ｖで、抵抗素子ＰＲ１の両端に０Ｖと６Ｖをそれぞれ印加した場合、基板電位とシリコン膜パターンＳＰ１との電位差は、最大で１６Ｖとなり（抵抗素子ＰＲ１において６Ｖを印加した領域近傍で１６Ｖとなる）、この電位差が高い領域に上記領域１０２が存在すると、そこで絶縁破壊（絶縁膜２２ａの破壊）を生じやすい。領域１０２は針状構造（針状形状）を有しているため、電界が集中しやすく、更に絶縁破壊を生じやすくなる。

それに対して、本実施の形態では、シリコン膜パターンＳＰ１（抵抗素子ＰＲ１）の下部には、素子分離領域２１を形成していない。そして、素子分離領域２１で規定された半導体基板ＳＵＢ１の活性領域ＡＲ２にｎ型ウエルＮＷ２を形成し、このｎ型ウエルＮＷ２上に絶縁膜２２ａを介してシリコン膜パターンＳＰ１（抵抗素子ＰＲ１）を形成している。すなわち、シリコン膜パターンＳＰ１（抵抗素子ＰＲ１）の全領域の下方には、ｎ型ウエルＮＷ２が存在している。更に、本実施の形態では、配線Ｍ１ｂから、コンタクトホールＣＮＴ２に埋め込まれたプラグＰＧおよびｎ型半導体領域ＮＳ１を介して、ｎ型ウエルＮＷ２に固定電位Ｖ_３を供給している。このため、ｎ型ウエルＮＷ２は、固定電位Ｖ_３に接続され、ｎ型ウエルＮＷ２の電位（電圧）が固定電位（固定電圧）Ｖ_３に固定されている。ｎ型ウエルＮＷ２は、ｐ型の半導体基板ＳＵＢ１とは逆導電型であるため、半導体基板ＳＵＢ１から電気的に分離されており、基板電位（半導体基板ＳＵＢ１の電位）の値にかかわらず、ｎ型ウエルＮＷ２の電位（電圧）を固定電位Ｖ_３に固定することができる。

抵抗素子ＰＲ１は、上記ラダー抵抗１２であり、その両端にそれぞれ電位（電圧）Ｖ_１（第１電位）と電位（電圧）Ｖ_２（第２電位）とが印加される。すなわち、抵抗素子ＰＲ１（ラダー抵抗１２）を構成する、直列接続された複数のシリコン膜パターンＳＰ１の両端に、それぞれ電位（電圧）Ｖ_１と電位（電圧）Ｖ_２とが印加される。ここで、電位Ｖ_１は、上記階調アンプＡＭＰ１によりラダー抵抗１２の一方の端部に印加される電位（電圧）であり、電位Ｖ_２は、上記階調アンプＡＭＰ９によりラダー抵抗１２の他方の端部に印加される電位（電圧）であり、電位（電圧）Ｖ_２は電位（電圧）Ｖ_１よりも高い（すなわちＶ_２＞Ｖ_１）。電位Ｖ_１は例えばグランド電位（グランド電圧）であり（Ｖ_１＝０Ｖ）、電位Ｖ_２は電源電位（電源電圧）、例えば６Ｖである（Ｖ_２＝６Ｖ）。

抵抗素子ＰＲ１（ラダー抵抗１２）に電圧を印加した際に、ｎ型ウエルＮＷ２の電位が変動してしまうと、ｎ型ウエルＮＷ２の電位の変動に伴いｎ型ウエルＮＷ２とシリコン膜パターンＳＰ１との電位差が大きくなって、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊（絶縁膜２２ａの破壊）を生じる可能性がある。

本実施の形態では、ｎ型ウエルＮＷ２を固定電位Ｖ_３に接続することで、抵抗素子ＰＲ１（ラダー抵抗１２）に電圧を印加した際に、ｎ型ウエルＮＷ２の電位（電圧）が変動するのを防止でき、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊（絶縁膜２２ａの破壊）を生じるのを抑制または防止することができる。これにより、半導体装置の信頼性を向上させることができる。

但し、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間での絶縁破壊の防止効果は、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３をどのような電位とするかに大きく依存する。このため、ｎ型ウエルＮＷ２を固定電位（固定電圧）Ｖ_３に接続するだけでなく、この固定電位（固定電圧）Ｖ_３を以下で説明するような電位（電圧）とすることが好ましい。

まず、固定電位Ｖ_３の第１の条件として、ｎ型ウエルＮＷ２を接続する固定電位（固定電圧）Ｖ_３は、抵抗素子ＰＲ１（ラダー抵抗１２）の両端にそれぞれ印加される電位（電圧）Ｖ_１および電位（電圧）Ｖ_２の間の電位（電圧）とすることが好ましい。すなわち、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３は、電位（電圧）Ｖ_１以上で、電位Ｖ_２以下とする（Ｖ_１≦Ｖ_３≦Ｖ_２）ことが好ましい。ここで、電位（電圧）Ｖ_１および電位（電圧）Ｖ_２の間の電位（電圧）と言うときは、電位（電圧）Ｖ_１に等しい電位（電圧）と電位（電圧）Ｖ_２に等しい電位（電圧）も含むものとする。

抵抗素子ＰＲ１（ラダー抵抗１２）の両端にそれぞれ電位Ｖ_１および電位Ｖ_２を印加すると、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１（直列接続された複数のシリコン膜パターンＳＰ１）は、位置によって電位Ｖ_１と電位Ｖ_２の間の電位となる。もし、上記第１の条件を低電位（低電圧）側に外れて、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３を電位Ｖ_１よりも低電位とした場合（すなわちＶ_３＜Ｖ_１とした場合）、電位Ｖ_２が接続された領域近傍でのシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差は、ほぼＶ_２−Ｖ_３となって、Ｖ_２−Ｖ_１よりも大きくなる。また、もし、上記第１の条件を高電位（高電圧）側に外れて、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３を電位Ｖ_２よりも高電位とした場合（すなわちＶ_３＞Ｖ_２とした場合）、電位Ｖ_１が接続された領域近傍でのシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差は、Ｖ_３−Ｖ_１となって、Ｖ_２−Ｖ_１よりも大きくなる。このように、上記第１の条件を外れると、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差が、Ｖ_２−Ｖ_１よりも大きくなる箇所が生じてしまい、この箇所で、絶縁破壊が生じやすくなる。

それに対して、上記第１の条件を満たすように、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３を、電位Ｖ_１および電位Ｖ_２の間の電位（電圧）とする、すなわち、電位Ｖ_１以上で電位Ｖ_２以下（Ｖ_１≦Ｖ_３≦Ｖ_２）とする。そうすれば、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１（直列接続された複数のシリコン膜パターンＳＰ１）のいずれの位置においても、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差をＶ_２−Ｖ_１以下とすることができる。これにより、ｎ型ウエルＮＷ２とシリコン膜パターンＳＰ１との電位差を抑制でき、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊（絶縁膜２２ａの破壊）が生じるのを、的確に防止することができる。従って、半導体装置の信頼性を的確に向上させることができる。

固定電位Ｖ_３の第２の条件として、ｎ型ウエルＮＷ２を接続する固定電位（固定電圧）Ｖ_３を、電位（電圧）Ｖ_１に等しい電位（電圧）か、あるいは電位（電圧）Ｖ_２に等しい電位（電圧）とする。この第２の条件は、上記第１の条件も満たしている。第２の条件を満たすようにすれば、上記第１の条件で説明した効果に加えて、更に以下のような効果を得られる。

電位Ｖ_１および電位Ｖ_２は、抵抗素子ＰＲ１（ラダー抵抗１２）の両端に印加される電位（電圧）であり、抵抗素子ＰＲ１（ラダー抵抗１２）の一方の端部に電位Ｖ_１が印加され、抵抗素子ＰＲ１（ラダー抵抗１２）の他方の端部に電位Ｖ_２が印加される。このため、ｎ型ウエルＮＷ２を固定電位Ｖ_３に接続するかどうかにかかわらず、電位Ｖ_１および電位Ｖ_２は、抵抗素子ＰＲ１（ラダー抵抗１２）に印加するために生成されている電位（電圧）である。例えば、電位Ｖ_１はグランド電位（グランド電圧）であり、電位Ｖ_２は電源電位（電源電圧）である。従って、上記第２の条件を満たすように、固定電位Ｖ_３を電位Ｖ_１または電位Ｖ_２に等しい電位（電圧）とすれば、改めて固定電位Ｖ_３を生成する必要が無く、半導体チップＣＰ１内に固定電位Ｖ_３を生成する回路を別途形成する必要が無い。このため、半導体チップＣＰ１の回路構成を単純化することができ、また、半導体チップＣＰ１の面積を縮小することができる。

固定電位Ｖ_３の第３の条件として、ｎ型ウエルＮＷ２を接続する固定電位（固定電圧）Ｖ_３を、電位（電圧）Ｖ_２に等しい電位（電圧）とする。この第３の条件は、上記第１の条件および上記第２の条件も満たしている。第３の条件を満たすようにすれば、上記第１の条件および第２の条件で説明した効果に加えて、更に以下のような効果を得られる。

ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３を、電位Ｖ_２に等しい電位（電圧）とした場合、次のような利点がある。基板電位（半導体基板ＳＵＢ１の電位）は、負電位、例えば−１０Ｖとされている。この基板電位は、ノイズなどの影響により変動しやすく、基板電位が変動すると、その影響でｎ型ウエルＮＷ２の電位も変動する可能性がある。ｎ型ウエルＮＷ２の電位が変動すると、ｎ型ウエルＮＷ２とシリコン膜パターンＳＰ１との電位差が増大する可能性があり、電位差の増大は絶縁破壊を生じやすくするため、ｎ型ウエルＮＷ２の電位の変動は、できるだけ抑制することが好ましい。基板電位が負電位であれば、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３を高い電位とした方が、基板電位が変動してもｎ型ウエルＮＷ２の電位は変動しにくくなる。このため、上記第３の条件のように、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３を、電位Ｖ_１よりも高電位である電位Ｖ_２とすることで、ノイズなどにより基板電位が変動してもｎ型ウエルＮＷ２の電位が変動するのを抑制することができる。これにより、ｎ型ウエルＮＷ２の電位を固定電位Ｖ_３に安定させることができ、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊が生じるのを、より的確に防止することができる。従って、半導体装置の信頼性を、より的確に向上させることができる。また、ｎ型ウエルＮＷ２を接続する固定電位Ｖ_３を、電位Ｖ_２に等しい電位（電圧）とした場合、ｎ型ウエルＮＷ２を、ＭＩＳＦＥＴを形成するためのｎ型ウエルとつなげて共用化することもできるため、半導体装置の小型化（小面積化）に有利となる。

固定電位Ｖ_３の第４の条件として、ｎ型ウエルＮＷ２を接続する固定電位（固定電圧）Ｖ_３を、電位（電圧）Ｖ_１と電位（電圧）Ｖ_２との中間の電位（電圧）とする（すなわちＶ_３＝（Ｖ_１＋Ｖ_２）／２）。この第４の条件は、上記第１の条件は満たすが、上記第２の条件は満たしていない。第４の条件は、上記第２の条件を満たしていないため、半導体チップＣＰ１内に固定電位Ｖ_３を生成する回路を形成する必要があるが、その代わりに、次のような効果（利点）を得られる。

すなわち、上記第４の条件のように、固定電位Ｖ_３を、電位Ｖ_１と電位Ｖ_２との中間の電位（電圧）とした場合（すなわちＶ_３＝（Ｖ_１＋Ｖ_２）／２の場合）、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間の電位差を最小にすることができる。これにより、半導体装置の信頼性を、最も向上させることができる。

具体的に説明すると、固定電位Ｖ_３を、電位Ｖ_１と電位Ｖ_２との中間の電位とした場合、すなわちＶ_３＝（Ｖ_１＋Ｖ_２）／２とした場合、電位Ｖ_１が接続された領域近傍でのシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差は、（Ｖ_２−Ｖ_１）／２となり、電位Ｖ_２が接続された領域近傍でのシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差は、（Ｖ_２−Ｖ_１）／２となる。そして、電位Ｖ_１が接続された領域と電位Ｖ_２が接続された領域の間の領域でのシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差は、（Ｖ_２−Ｖ_１）／２よりも小さくなる。このため、上記第４の条件のように、固定電位Ｖ_３を、電位Ｖ_１と電位Ｖ_２との中間の電位（すなわちＶ_３＝（Ｖ_１＋Ｖ_２）／２）とした場合には、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１（直列接続された複数のシリコン膜パターンＳＰ１）のいずれの位置においても、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差を（Ｖ_２−Ｖ_１）／２以下とすることができ、電位差を最小にすることができる。これにより、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊（絶縁膜２２ａの破壊）が生じるのを、更に的確に防止することができる。これにより、半導体装置の信頼性を、最も向上させることができる。

このように、本実施の形態では、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１をｎ型ウエルＮＷ２上に絶縁膜２２ａを介して形成し、ｎ型ウエルＮＷ２を固定電位Ｖ_３に接続し、更にこの固定電位Ｖ_３を上述のような電位（電圧）に制御することで、上述したような種々の効果を得ることができる。

また、本実施の形態は、基板電位（半導体基板ＳＵＢ１の電位）が電位（電圧）Ｖ_１よりも低いか、あるいは電位（電圧）Ｖ_２よりも高い場合に適用すれば、効果が大きい。基板電位が電位Ｖ_１以上で電位Ｖ_２以下の範囲内にあれば、ｎ型ウエルＮＷ２を設けない場合であっても、半導体基板ＳＵＢ１とシリコン膜パターンＳＰ１との電位差をＶ_２−Ｖ_１以下とし得る。しかしながら、基板電位（半導体基板ＳＵＢ１の電位）が電位Ｖ_１よりも低いか、あるいは電位Ｖ_２よりも高い場合には、もしも固定電位Ｖ_３に接続したｎ型ウエルＮＷ２を設けなければ、半導体基板ＳＵＢ１とシリコン膜パターンＳＰ１との電位差がＶ_２−Ｖ_１よりも大きくなって、シリコン膜パターンＳＰ１と半導体基板ＳＵＢ１との間で絶縁破壊（絶縁膜２２ａの破壊）を生じやすくなる。例えば、基板電位が−１０Ｖで、電位Ｖ_１が０Ｖで電位Ｖ_２が６Ｖの場合、もしも固定電位Ｖ_３に接続したｎ型ウエルＮＷ２を設けなければ、絶縁膜２２ａを介在して対向する半導体基板ＳＵＢ１とシリコン膜パターンＳＰ１との間の電位差が最大で１６Ｖの高電圧となってしまう。本実施の形態では、基板電位（半導体基板ＳＵＢ１の電位）が電位Ｖ_１よりも低いか、あるいは電位Ｖ_２よりも高くても、固定電位Ｖ_３に接続したｎ型ウエルＮＷ２を設けることで、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との電位差をＶ_２−Ｖ_１以下とすることができ、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊（絶縁膜２２ａの破壊）が生じるのを防止できる。このため、基板電位（半導体基板ＳＵＢ１の電位）が電位（電圧）Ｖ_１よりも低いか、あるいは電位（電圧）Ｖ_２よりも高い場合に本実施の形態を適用すれば、効果が大きい。なお、基板電位（半導体基板ＳＵＢ１の電位）は、電位Ｖ_２よりも高電位（高電圧）とはせずに、電位Ｖ_１よりも低電位（低電圧）とされているのが、一般的である。

また、本実施の形態では、同じ半導体基板ＳＵＢ１にＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑ２と抵抗素子ＰＲ１（ラダー抵抗１２）を形成し、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２とを絶縁する絶縁膜２２ａを、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわち絶縁膜２２ｂ）と同層の絶縁膜（ここでは絶縁膜２２）で形成している。これにより、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２とを絶縁する絶縁膜２２ａを、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわち絶縁膜２２ｂ）と同工程で形成できるので、半導体装置の製造工程数を低減できる。

また、本実施の形態では、同じ半導体基板ＳＵＢ１にＭＩＳＦＥＴＱ２と抵抗素子ＰＲ１（ラダー抵抗１２）を形成し、ＭＩＳＦＥＴＱ２のゲート電極ＧＥ２と同層の導体膜（ここでは多結晶シリコン膜２４）で、抵抗素子ＰＲ１（ラダー抵抗１２）を構成するシリコン膜パターンＳＰ１を形成している。これにより、シリコン膜パターンＳＰ１をゲート電極ＧＥ２と同工程で形成できるので、半導体装置の製造工程数を低減できる。

また、本実施の形態では、同じ半導体基板ＳＵＢ１に低耐圧のＭＩＳＦＥＴＱ１と高耐圧のＭＩＳＦＥＴＱ２とを形成し、高耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわち絶縁膜２２ｂ）と同層の絶縁膜２２ａで、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２とを絶縁している。低耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわち絶縁膜２３）よりも厚い高耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわち絶縁膜２２ｂ）と同層の絶縁膜２２ａをシリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間に介在させることで、工程数を増加することなく、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２とを絶縁する絶縁膜２２ａの厚みを厚くすることができ、絶縁膜２２ａの耐圧を高めることができる。これにより、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊が生じるのを抑制することができ、半導体装置の信頼性を向上できるとともに、半導体装置の製造工程数を低減して、半導体装置の製造コストを低減できる。

また、本実施の形態では、半導体基板ＳＵＢ１に不純物を導入して形成した半導体領域（不純物拡散領域）ではなく、半導体基板ＳＵＢ１の主面上に（絶縁膜２２ａを介して）形成したシリコン膜パターンＳＰ１（より具体的には多結晶シリコン膜パターン）により、抵抗素子ＰＲ１（ラダー抵抗１２）を形成している。半導体基板ＳＵＢ１に不純物を導入して形成した半導体領域（不純物拡散領域）により抵抗素子を形成した場合に比べて、本実施の形態のように半導体基板ＳＵＢ１の主面上に形成したシリコン膜パターンＳＰ１（多結晶シリコン膜パターン）により抵抗素子形成した方が、抵抗率を制御しやすく、形成した抵抗素子のばらつきを低減することができる。

また、本実施の形態では、シリコン膜パターンＳＰ１で形成した抵抗素子ＰＲ１として、ラダー抵抗１２を適用している。ラダー抵抗は、複数の抵抗素子が直列に接続されたものであり、必要なシリコン膜パターンＳＰ１の総延長距離がかなり長く、総面積もかなり大きくなる。ＬＣＤドライバ用の半導体チップに形成するラダー抵抗１２の場合には、直列接続する抵抗素子の数が多いため、特に顕著である。このため、単純なポリシリコン抵抗素子に比べて、ラダー抵抗（特にＬＣＤドライバ用の半導体チップに形成したラダー抵抗１２）の方が、上述したような絶縁破壊の発生確率は格段に高くなる。本実施の形態では、上述のように、シリコン膜パターンＳＰ１とｎ型ウエルＮＷ２との間で絶縁破壊が生じるのを防止できるため、シリコン膜パターンＳＰ１で形成した抵抗素子ＰＲ１がラダー抵抗である場合、特にＬＣＤドライバ用の半導体チップに形成するラダー抵抗１２である場合に、本実施の形態を適用すれば、その効果は極めて大きい。

また、ラダー抵抗１２は、電圧印加時にラダー抵抗１２の両端に印加する電位（電圧）Ｖ_１，Ｖ_２が変わらないため、ｎ型ウエルＮＷ２に接続（供給）する固定電位Ｖ_３を変更する必要がない。このため、半導体チップＣＰ１の回路構成を単純化することができる。

また、半導体装置（半導体チップＣＰ１）の動作時には、ｎ型ウエルＮＷ２に常に固定電位Ｖ_３を供給（接続）していることが好ましいが、少なくとも、抵抗素子ＰＲ１（ラダー抵抗１２）の両端にそれぞれ電位（電圧）Ｖ_１および電位（電圧）Ｖ_２が印加されている間は、ｎ型ウエルＮＷ２に固定電位Ｖ_３を供給（接続）していることが必要である。これにより、抵抗素子ＰＲ１（ラダー抵抗１２）への電圧印加時には、ｎ型ウエルＮＷ２の電位は必ず固定電位Ｖ_３となっているため、上記絶縁破壊の防止効果を確実に得ることができ、半導体装置の信頼性を確実に向上させることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、容量素子を有する半導体装置に適用して有効である。

本発明の一実施の形態の半導体装置を構成する半導体チップの平面レイアウト図である。 図１の半導体チップにおける階調生成回路部および階調ラダー抵抗部を模式的に示す回路ブロック図である。 図１の半導体チップにおける階調ラダー抵抗部に形成されたラダー抵抗の回路図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明者が検討した比較例の半導体装置の製造工程中の要部断面図である。 図２２の比較例の半導体装置の課題を説明するための説明図である。 図２２の比較例の半導体装置の課題を説明するための説明図である。

符号の説明

１Ａ 低耐圧ＭＩＳＦＥＴ形成領域
１Ｂ 抵抗素子形成領域
１Ｃ 高耐圧ＭＩＳＦＥＴ形成領域
２ 入力端子部
３ ゲート出力端子部
４ ソース出力端子部
５ ゲートドライバ回路部
６ ソースドライバ回路部
７ ＲＡＭ部
８ アナログ回路部
９ ロジック回路部
１０ 階調生成回路部
１０ａ 階調選択回路
１１ 階調ラダー抵抗部
１２ ラダー抵抗
１３ 階調電圧配線
１４ 階調アンプ出力配線
２１ 素子分離領域
２１ａ 素子分離溝
２２，２２ａ，２２ｂ，２３ 絶縁膜
２４ 多結晶シリコン膜
３１，３２，３３，３４ 絶縁膜
１０１ 異物
１０２ 領域
ＡＭＰ１〜ＡＭＰ９ 階調アンプ
ＡＲ１，ＡＲ２，ＡＲ３ 活性領域
ＣＮＴ，ＣＮＴ１，ＣＮＴ２ コンタクトホール
ＣＰ１ 半導体チップ
ＧＥ１，ＧＥ２ ゲート電極
Ｍ１，Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ，Ｍ２，Ｍ２ａ 配線
ＮＳ１ ｎ型半導体領域
ＮＷ１，ＮＷ２，ＮＷ３ ｎ型ウエル
Ｑ１，Ｑ２ ＭＩＳＦＥＴ
Ｒ１〜Ｒ８，Ｒａ 抵抗素子
ＰＧ プラグ
ＰＲ１ 抵抗素子
ＳＤ１ ｐ型半導体領域
ＳＤ２ ｎ型半導体領域
ＳＨ スルーホール
ＳＰ１ シリコン膜パターン
ＳＵＢ１ 半導体基板
ＳＷ サイドウォール
Ｖ_１，Ｖ_２ 電位
Ｖ_３ 固定電位

Claims (18)

1. 半導体基板と、
   前記半導体基板の主面に形成された素子分離領域と、
   前記素子分離領域で規定された前記半導体基板の第１活性領域に形成された第１半導体領域と、
   前記第１半導体領域上に第１絶縁膜を介して形成された第１導体膜パターンからなる第１抵抗素子と、
   を有し、
   前記第１半導体領域には固定電位が接続されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記素子分離領域は、前記半導体基板の主面に形成された溝に埋め込まれた絶縁体からなることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記半導体基板の第２活性領域に形成された第１ＭＩＳＦＥＴを更に有し、
   前記第１絶縁膜は、前記第１ＭＩＳＦＥＴのゲート絶縁膜と同層の絶縁膜により形成されていることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１導体膜パターンは、多結晶シリコンからなることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記固定電位は、前記第１抵抗素子の両端にそれぞれ印加される第１電位および第２電位の間の電位であることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記第２電位は前記第１電位よりも高電位であり、
   前記固定電位は、前記第１電位以上で、前記第２電位以下であることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記半導体基板の基板電位は、前記第１電位よりも低いか、あるいは前記第２電位よりも高いことを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第１電位は、グランド電位であることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第１抵抗素子の両端にそれぞれ前記第１電位および前記第２電位が印加されている間は、前記第１半導体領域には前記固定電位が供給されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記第１抵抗素子は、複数の抵抗素子が直列に接続されたラダー抵抗であり、前記ラダー抵抗の両端にそれぞれ前記第１電位および前記第２電位が印加されることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記半導体基板上に、前記第１導体膜パターンを覆うように形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された配線層と、
    を更に有し、
    前記第１導体膜パターンは、それぞれ独立した複数のパターンにより形成されており、
    前記第１抵抗素子は、前記複数のパターンを前記配線層を介して直列に接続することで形成されていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記複数のパターンの上部において、前記第２絶縁膜に複数の第１コンタクトホールが形成されており、
    前記複数のパターンは、前記複数の第１コンタクトホール内を埋める導電性プラグを介して、前記配線層に電気的に接続されていることを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記固定電位は、前記第１電位または前記第２電位と等しい電位であることを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、
    前記固定電位は、前記第２電位と等しい電位であることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記第１導体膜パターンで覆われていない領域の前記第１半導体領域に、前記第１半導体領域と同じ導電型の第２半導体領域が形成されており、
    前記第２半導体領域の上部において、前記第２絶縁膜に第２コンタクトホールが形成されており、
    前記第２半導体領域は、前記第２コンタクトホール内を埋める導電性プラグを介して、前記配線層のうちの第１配線に電気的に接続され、
    前記第１配線から前記第１半導体領域に前記固定電位が供給されることを特徴とする半導体装置。
16. 請求項１５記載の半導体装置において、
    前記半導体基板の第３活性領域に形成された第２ＭＩＳＦＥＴを更に有し、
    前記第１ＭＩＳＦＥＴは、第１の電源電圧で動作し、
    前記第２ＭＩＳＦＥＴは、前記第１の電源電圧よりも低い第２の電源電圧で動作し、
    前記第１ＭＩＳＦＥＴのゲート絶縁膜は、前記第２ＭＩＳＦＥＴのゲート絶縁膜よりも厚いことを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、
    前記第１導体膜パターンは、前記第１ＭＩＳＦＥＴのゲート電極と同層の導体膜からなることを特徴とする半導体装置。
18. 請求項７記載の半導体装置において、
    前記固定電位は、前記第２電位と前記第１電位との中間の電位であることを特徴とする半導体装置。

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