JP2013197311A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】少ない工程数で抵抗素子を高抵抗化する。
【解決手段】アモルファスシリコン膜１０上に、熱処理時にアモルファスシリコン膜１０の結晶化を抑制する抑制膜としてのＳｉＯＮ膜１２をプラズマＣＶＤで形成し、その後、アモルファスシリコン膜１０を加熱して、アモルファスシリコン膜１０を部分的に結晶化してポリシリコン膜１８とアモルファスシリコン膜１０の積層構造の抵抗素子を作成する。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、抵抗素子を備える半導体装置およびその製造方法に関する。

従来の抵抗素子の材料として代表的なものには、ポリシリコン膜、もしくはポリシリコン膜と金属系膜との積層膜構造などがある。これらの材料を使用した抵抗素子の抵抗値は、抵抗素子の面積（抵抗体の長さ，幅）に左右されるため、抵抗値を制御するためには、抵抗素子構造のデザイン、レイアウト等を変更していた。

特開平７−１６９９１９号公報 特開平６−２７５６１９号公報

ＬＳＩ等の半導体集積回路では、設計基準の微細化が進行しており、これに合せてトランジスタ等の能動素子のデザインもさらに縮小されてきている。しかしながら、例えばアナログ回路設計に必要とされる抵抗素子を、前世代と同じ抵抗材料で設計した場合、使用される抵抗材料の抵抗率は変わらないので、抵抗素子のサイズは縮小できず、前世代のものと同等になってしまうという問題があった。

また、アモルファスシリコンを加熱することでポリシリコン化し、抵抗素子を製造することが開示されている（特許文献１参照）。しかしながら、この方法では、ポリシリコンという単一の抵抗材料を使用することになるので、抵抗材料の抵抗率は変わらず、やはり抵抗素子のサイズは縮小できないという問題がある。

ここで、抵抗素子をより高抵抗化するにあたって、抵抗素子を、異なる抵抗材料からなる膜が積層された積層膜構造、例えば、ポリシリコン膜と金属系膜との積層膜構造や高抵抗のポリシリコン膜と低抵抗のポリシリコン膜との積層膜構造（特許文献２参照）、にすることが考えられる。しかしながら、積層膜構造とすれば、それだけ作業工程数が増加し、製造コストの増加につながってしまう。一方、単一の抵抗材料を用いた場合には、おのずと抵抗値に限界が出てくる。

本発明の主な目的は、少ない工程数で抵抗素子を高抵抗化できる半導体装置の製造方法および当該製造方法に適した構造の半導体装置を提供することにある。

本発明によれば、
基板上に形成された非晶質膜上に、熱処理時に前記非晶質膜の結晶化を抑制する抑制膜を形成する工程と、
その後、前記非晶質膜を加熱して、前記非晶質膜を部分的に結晶化する工程と、
を備える半導体装置の製造方法が提供される。

また、本発明によれば、非晶質領域と結晶領域とを有する抵抗素子を備える半導体装置が提供される。

本発明によれば、少ない工程数で抵抗素子を高抵抗化できる半導体装置の製造方法および当該製造方法に適した構造の半導体装置が提供される。

図１は、本発明の好ましい第１の実施の形態の半導体装置を説明するための概略縦図であり、図１（Ａ）は、概略平面図、図１（Ｂ）は、図１（Ａ）のＸＸ線概略断面図である。 図２は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図３は、本発明の好ましい第１の実施の形態の半導体装置の抵抗素子の部分断面のＴＥＭ写真である。 図４は、比較のための半導体装置を説明するための概略縦図であり、図４（Ａ）は、概略平面図、図４（Ｂ）は、図４（Ａ）のＹＹ線概略断面図である。 図５は、本発明の好ましい第１の実施の形態の半導体装置の抵抗素子と比較のための半導体装置の抵抗素子の抵抗値を示す図である。 図６は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図７は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

（第１の実施の形態）
図１を参照すれば、本発明の好ましい第１の実施の形態の半導体装置１は、ＭＯＳトランジスタ（図示せず）等が形成されたシリコン基板（図示せず）と、シリコン基板（図示せず）上に絶縁膜（図示せず）を介して設けられたポリシリコン膜１８と、ポリシリコン膜１８上のアモルファス（非晶質）シリコン膜１０と、アモルファスシリコン膜１０上のＳｉＯＮ膜１２と、ＳｉＯＮ膜１２上のＳｉＯ_２膜１４と、メタル配線２２、２３とを備えている。メタル配線２２は、ＳｉＯ_２膜１４とＳｉＯＮ膜１２に形成されたビアホール２０を介して、アモルファスシリコン膜１０に接続され、メタル配線２３は、ＳｉＯ_２膜１４とＳｉＯＮ膜１２に形成されたビアホール２１を介して、アモルファスシリコン膜１０に接続されている。抵抗素子３０は、アモルファスシリコン膜１０の抵抗３４と、ポリシリコン膜１８の抵抗３２と、アモルファスシリコン膜１０の抵抗３５とが直列に接続されて構成されている。

図４を参照すれば、比較のための半導体装置３は、ＭＯＳトランジスタ（図示せず）等が形成されたシリコン基板（図示せず）と、シリコン基板（図示せず）上に絶縁膜（図示せず）を介して設けられたポリシリコン膜１８と、ポリシリコン膜１８上のＳｉＯ_２膜１４と、メタル配線２２、２３とを備えている。メタル配線２２は、ＳｉＯ_２膜１４に形成されたビアホール２０を介して、ポリシリコン膜１８に接続され、メタル配線２３は、ＳｉＯ_２膜１４に形成されたビアホール２１を介して、ポリシリコン膜１８に接続されている。抵抗素子４０は、ポリシリコン膜１８の抵抗４２で構成されている。

ポリシリコン膜１８の上にアモルファスシリコン膜１０が積層されており、アモルファスシリコン膜１０は、ポリシリコン膜１８よりも抵抗率が大きいので、本発明の好ましい第１の実施の形態の半導体装置１の抵抗素子３０（図１参照）は、比較のための半導体装置３の抵抗素子４０（図４参照）と比べて、同じ大きさで、より高抵抗となる。

抵抗素子３０は、抵抗素子４０と同じ面積を有し、同じ長さと同じ幅を有している。また、抵抗素子３０の、アモルファスシリコン膜１０の厚さとポリシリコン膜１８の厚さの合計は、抵抗素子４０のポリシリコン膜１８の厚さと同じである。図５は、抵抗素子３０、抵抗素子４０の抵抗値の実測値を示したものである。ｓａｍｐｌｅ１、２は抵抗素子３０であり、ｓａｍｐｌｅ３、４は抵抗素子４０である。抵抗素子３０は、抵抗素子４０に比べて２倍程度高い抵抗値を示している。従って、抵抗素子３０は、同じ抵抗値を得るために、抵抗素子４０に比べて半分程度にまで小さく設計することが可能となる。

また、本発明の好ましい第１の実施の形態の半導体装置１の抵抗素子３０（図１参照）では、ポリシリコン膜１８の上にアモルファスシリコン膜１０が積層されているので、アモルファスシリコン膜１０と、ポリシリコン膜１８の膜厚を変えることによって、同じサイズで違う抵抗を持つ抵抗素子３０を作ることができる。なお、アモルファスシリコン膜１０と、ポリシリコン膜１８の膜厚は、アモルファスシリコン膜１０を熱処理してポリシリコン膜１８を形成する際の熱処理温度や時間を変えることによって変えることができる。

次に、本発明の好ましい第１の実施の形態の半導体装置１の製造方法を説明する。

まず、ＭＯＳトランジスタ（図示せず）等が形成されたシリコン基板（図示せず）上に絶縁膜（図示せず）を形成する。

その後、図２（Ａ）に示すように、絶縁膜（図示せず）上にアモルファスシリコン膜１０を形成する。アモルファスシリコン膜１０は、例えば、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって好適に形成されるが、スパッタリング法、プラズマＣＶＤ法等で形成することも可能である。

次に、図２（Ｂ）に示すように、プラズマＣＶＤ法により、アモルファスシリコン膜１０上に酸窒化珪素膜（以下、ＳｉＯＮ膜）１２を形成する。ＳｉＯＮ膜１２は、ホトリソグラフィ工程での露光時の反射防止膜しての役割と、アモルファスシリコン膜１０が多結晶化するのを抑制する結晶化抑制膜の役割をする。ＳｉＯＮ膜１２は、アモルファスシリコン膜１０を非結晶状態に保つために、６２５℃以下で成膜が可能であるプラズマＣＶＤ法によって成膜することが好ましい。プラズマＣＶＤ法によって成膜されたＳｉＯＮ膜１２を、以下Ｐ−ＳｉＯＮ膜１２と称する。

次に、図２（Ｃ）に示すように、ＣＶＤ法により、Ｐ−ＳｉＯＮ膜１２上にＳｉＯ_２膜１４を形成する。ＳｉＯ_２膜１４は絶縁膜の一例であり、例えばＣＶＤ法によって好適に形成される。このとき、アモルファスシリコン膜１０が結晶化しない温度（６２５℃以下）でＳｉＯ_２膜１４を形成する。

次に、図２（Ｄ）に示すように、アモルファスシリコン膜１０が結晶化する６２５℃以上の温度で熱処理１６を行い、図２（Ｅ）に示すように、アモルファスシリコン膜１０を多結晶化し、ポリシリコン膜１８を形成する。この時、Ｐ−ＳｉＯＮ膜１２とアモルファスシリコン膜１０との接触界面付近においては、結晶化が進行せずに、アモルファスシリコン膜１０は、アモルファスシリコンの状態で残ることがＴＥＭ像等で確認されている。

なお、この製造方法では、Ｐ−ＳｉＯＮ膜１２形成後に、ＳｉＯ_２膜１４を形成し、その後、熱処理をしてアモルファスシリコン膜１０を多結晶化しているが、Ｐ−ＳｉＯＮ膜１２形成工程から熱処理によってアモルファスシリコン膜１０を多結晶化する工程間には、アモルファスシリコン膜１０が結晶化しない程度の温度の他の工程（例えば、膜生成やスパッタ）を導入することも可能である。また、Ｐ−ＳｉＯＮ膜１２形成後に、ＳｉＯ_２膜１４を形成せずに、熱処理をしてアモルファスシリコン膜１０を多結晶化することも可能である。

この後は、ホトリソグラフィにより所定の形状に加工して抵抗素子を作成する。

図３に上記のようにして作成した抵抗素子の断面のＴＥＭ観察結果を示す。アモルファスシリコン膜１０の結晶化が抑制され、Ｐ−ＳｉＯＮ膜１２との界面に安定した薄膜のアモルファスシリコンが残っていることがＴＥＭ写真からわかる。

このように、アモルファスシリコン膜１０上に結晶化抑制膜としてのＰ−ＳｉＯＮ膜１２を形成し、その後熱処理することによって、ポリシリコン膜１８と、より高抵抗のアモルファスシリコン膜１０とを備える抵抗素子を形成できるので、異なる抵抗材料からなる膜が積層された積層膜構造を形成するよりも、少ない工程数で高抵抗の抵抗素子を形成できる。

なお、アモルファスシリコン膜１０多結晶してポリシリコン膜１８を形成した後に、Ｐ−ＳｉＯＮ膜１２を除去してもよい。

（第２の実施の形態）
集積回路では高抵抗を必要とする抵抗素子は一部分であり、例えば、ロジックのゲート電極、メモリのゲート電極などに用いられるポリシリコンはむしろ低抵抗が求められる。従って、一度の結晶化プロセスにおいて、高抵抗を必要とする抵抗素子に使用する箇所は、アモルファスシリコン膜１０を残したままとし、それ以外の低抵抗が求められる箇所では、アモルファスシリコン膜１０全体を多結晶化するということは有効である。本実施の形態は、そのような場合に好適に使用される製造方法である。

次に、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明する。

まず、図６（Ａ）に示すように、シリコン基板５０上に絶縁膜５２を形成する。

その後、絶縁膜５２上にアモルファスシリコン膜１０を形成する。アモルファスシリコン膜１０は、例えば、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって好適に形成されるが、スパッタリング法、プラズマＣＶＤ法等で形成することも可能である。

次に、図６（Ｂ）に示すように、プラズマＣＶＤ法により、アモルファスシリコン膜１０上にＰ−ＳｉＯＮ膜１２を形成する。本実施の形態では、将来高抵抗の抵抗素子を形成する箇所に選択的に結晶化抑制膜としてのＰ−ＳｉＯＮ膜１２を形成する。

次に、図６（Ｃ）に示すように、ＣＶＤ法により、Ｐ−ＳｉＯＮ膜１２上にＳｉＯ_２膜１４を形成する。

次に、図７（Ａ）に示すように、アモルファスシリコン膜１０が結晶化する６２５℃以上の温度で熱処理１６を行い、図７（Ｂ）に示すように、アモルファスシリコン膜１０を多結晶化し、ポリシリコン膜１８を形成する。この時、Ｐ−ＳｉＯＮ膜１２が形成されている領域では、Ｐ−ＳｉＯＮ膜１２とアモルファスシリコン膜１０との接触界面付近においては結晶化が進行せずに、アモルファスシリコン膜１０は、アモルファスシリコンの状態で残る。一方、Ｐ−ＳｉＯＮ膜１２が形成されていない領域では、アモルファスシリコン膜１０は、アモルファスシリコンの状態で残ることなく、全てポリシリコン膜１８となる。

この後は、ホトリソグラフィにより加工を行い、図７（Ｃ）に示すように、Ｐ−ＳｉＯＮ膜１２が形成されている領域では、抵抗素子６０を作成し、Ｐ−ＳｉＯＮ膜１２が形成されていない領域では、完全にポリシリコン化したポリシリコン膜１８でゲート電極６２等を作成する。

本実施の形態の方法によれば、ポリシリコン膜とアモルファスシリコン膜を別々の方法で成膜し積層させた場合に比べて、少ない工程数で、高抵抗の抵抗素子と低抵抗のポリシリコンとを作成することができ、製造コストを低く抑えることができる。

上述した第１および第２の実施の形態では、本発明では、Ｐ−ＳｉＯＮ膜１２を使用してアモルファスシリコン膜１０の結晶化を抑制したが、Ｐ−ＳｉＯＮ膜に代えて、プラズマＣＶＤで形成したシリコン窒化膜（Ｐ−ＳｉＮ膜）を使用しても同様の効果が期待できる。

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１０ アモルファスシリコン膜
１２ Ｐ−ＳｉＯＮ膜
１４ ＳｉＯ_２膜
１８ ポリシリコン膜
３０ 抵抗素子

Claims (8)

1. 基板上に形成された非晶質膜上に、熱処理時に前記非晶質膜の結晶化を抑制する抑制膜を形成する工程と、
   その後、前記非晶質膜を加熱して、前記非晶質膜を部分的に結晶化する工程と、
   を備える半導体装置の製造方法。
2. 前記抑制膜は、ＳｉＯＮ膜またはＳｉＮ膜である請求項１記載の半導体装置の製造方法。
3. 前記抑制膜を形成する工程は、前記非晶質膜上に、前記抑制膜を選択的に形成する工程であり、
   前記非晶質膜を部分的に結晶化する工程は、前記抑制膜が形成されていない領域を第１の結晶化率を有する領域とし、前記抑制膜が形成されている領域を前記第１の結晶化率よりも低い第２の結晶化率を有する領域とする工程である請求項１または２記載の半導体装置の製造方法。
4. 前記非晶質膜を部分的に結晶化する工程は、前記抑制膜に接触する部分は非晶質膜のままとし、前記抑制膜と離間した部分を結晶化する工程である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記非晶質膜は、非晶質半導体膜である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記非晶質半導体膜は、非晶質シリコン膜である請求項５記載の半導体装置の製造方法。
7. 非晶質領域と結晶領域とを有する抵抗素子を備える半導体装置。
8. 前記非晶質領域と前期非晶質領域を部分的に結晶化した第１結晶領域とが積層された領域に前期抵抗素子を備えるとともに、前記非晶質領域を抑制膜を用いずに結晶化した第２結晶領域にゲート電極を備えることを特徴とする請求項７に記載の半導体装置。