JP2006216607A - 抵抗素子およびそれを備えた半導体装置 - Google Patents

Abstract

【課題】 抵抗素子を構成する半導体材料が有する抵抗率の温度依存係数よりも小さい抵抗率の温度依存係数を有する抵抗素子を提供する。
【解決手段】 抵抗素子１０は、Ｎ型多結晶シリコン１１と、Ｐ型多結晶シリコン１２とを備える。Ｎ型多結晶シリコン１１は、抵抗率の温度依存係数が正であり、Ｐ型多結晶シリコン１２は、抵抗率の温度依存係数が負である。サリサイド１３，１４は、Ｎ型多結晶シリコン１１の一主面１１Ａの両端部に形成され、サリサイド１７，１８は、Ｐ型多結晶シリコン１２の一主面１２Ａの両端部に形成される。そして、Ｎ型多結晶シリコン１１は、サリサイド１４、コンタクト１６、金属層２３、コンタクト１９およびサリサイド１７を介してＰ型多結晶シリコン１２と直列に接続される。
【選択図】 図１

Description

この発明は、抵抗素子およびそれを備えた半導体装置に関し、特に、抵抗率の温度依存係数を低減可能な抵抗素子およびそれを備えた半導体装置に関するものである。

近年、半導体装置は、デジタル演算速度の向上のため、ゲート電極の微細化が進んでいる。

一方、電源製品に代表されるように、半導体装置がアナログ的に用いられることも多くなっている。特に、半導体装置がアナログ的に用いられる場合、抵抗および容量のバラツキ、温度依存性および電圧依存性が回路特性を左右するため、デジタル回路では無視できるバラツキもアナログ回路では無視できなくなっている。

このようなアナログ的に用いられる半導体装置において、抵抗の温度依存性を小さくできる抵抗素子を備えた半導体装置が知られている（特許文献１）。この抵抗素子は、２０〜５０％のゲルマニウム原子を含み、かつ、３×１０^−２〜３×１０^−１Ω・ｃｍの抵抗率を有する多結晶シリコンゲルマニウムからなり、多結晶シリコンの抵抗率の温度依存係数（ＴＣＲ：Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔｉｖｉｔｙ）よりも小さい抵抗率の温度依存係数を有する。
特開２００４−２３０１６号公報

しかし、特許文献１に開示された抵抗素子においては、抵抗素子を構成する半導体材料が有する抵抗率の温度依存係数よりも小さい抵抗率の温度依存係数を実現することができないという問題がある。

また、特許文献１に開示された抵抗素子においては、抵抗率（すなわち、抵抗値）が決定されれば、抵抗率の温度依存係数が一義的に決定され、所望の抵抗率の温度依存係数を有する抵抗素子を作製することが困難であるという問題がある。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、抵抗素子を構成する半導体材料が有する抵抗率の温度依存係数よりも小さい抵抗率の温度依存係数を有する抵抗素子を提供することである。

また、この発明の別の目的は、所望の抵抗率の温度依存係数を有する抵抗素子を提供することである。

さらに、この発明の別の目的は、抵抗素子を構成する半導体材料が有する抵抗率の温度依存係数よりも小さい抵抗率の温度依存係数を有する抵抗素子を備えた半導体装置を提供することである。

さらに、この発明の別の目的は、所望の抵抗率の温度依存係数を有する抵抗素子を備えた半導体装置を提供することである。

この発明によれば、抵抗素子は、半導体装置に用いられる抵抗素子であって、第１および第２の抵抗膜を備える。第１の抵抗膜は、抵抗率の温度依存係数が正である。第２の抵抗膜は、第１の抵抗膜に直列に接続され、抵抗率の温度依存係数が負である。
好ましくは、第１の抵抗膜は、各々が正の温度依存係数を有する複数の半導体材料から任意に選択された第１の半導体材料からなる。第２の抵抗膜は、各々が負の温度依存係数を有する複数の半導体材料から任意に選択された第２の半導体材料からなる。

好ましくは、 第１の半導体材料は、金属的特性を有し、第２の半導体材料は、半導体的特性を有する。

好ましくは、第１の半導体材料は、所定の導電型からなり、第１の不純物濃度を有する。第２の半導体材料は、所定の導電型からなり、第１の不純物濃度よりも高い第２の不純物濃度を有する。

好ましくは、所定の導電型は、Ｐ型である。

好ましくは、所定の導電型は、Ｎ型である。

好ましくは、第１の半導体材料は、第１の導電型からなり、第１の不純物濃度を有する。第２の半導体材料は、第１の導電型と異なる第２の導電型からなり、第２の不純物濃度を有する。

好ましくは、第１の導電型は、Ｐ型であり、第２の導電型は、Ｎ型である。

好ましくは、第１の導電型は、Ｎ型であり、第２の導電型は、Ｐ型である。

好ましくは、第１および第２の半導体材料の各々は、多結晶シリコンである。

また、この発明によれば、半導体装置は、請求項１から請求項１０のいずれか１項に記載の抵抗素子を備える半導体装置である。

この発明による半導体装置は、抵抗率の温度依存係数が正である第１の抵抗膜と、抵抗率の温度依存係数が負である第２の抵抗膜とを直列に接続した構造からなるので、第１の抵抗膜の温度依存係数および第２の抵抗膜の温度依存係数は、少なくとも一部が相殺される。

従って、この発明によれば、抵抗素子の抵抗率の温度依存係数を抵抗素子を構成する抵抗膜の温度依存係数よりも小さくできる。その結果、抵抗素子の抵抗率の温度依存係数を小さくできる。

また、１の抵抗膜は、温度依存係数が正である複数の半導体材料から選択された第１の半導体材料からなり、第２の抵抗膜は、温度依存係数が負である複数の半導体材料から選択された第２の半導体材料からなるので、第１の抵抗膜の温度依存係数と第２の抵抗膜の温度依存係数との相殺割合が所望の割合に設定される。

従って、この発明によれば、抵抗素子の抵抗率の温度依存係数を所望の温度依存係数に設定できる。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

図１は、この発明の実施の形態による抵抗素子を備えた半導体装置の概略断面図である。図１を参照して、この発明の実施の形態における半導体装置１００は、シリコン（Ｓｉ）基板１と、分離用絶縁膜２，３と、抵抗素子１０と、ＭＯＳトランジスタ３０とを備える。

シリコン基板１は、Ｐ型の単結晶シリコンからなる。分離用絶縁膜２，３は、シャロートレンチ素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法による分離用絶縁膜であり、シリコン基板１の一主面１Ａ側に形成される。抵抗素子１０は、ＳＴＩの分離用絶縁膜２上に形成される。ＭＯＳトランジスタ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳトランジスタであり、ＳＴＩの分離用絶縁膜２とＳＴＩの分離用絶縁膜３との間に形成されたＰ型ウェル領域４０に形成される。

抵抗素子１０は、Ｎ型多結晶シリコン１１と、Ｐ型多結晶シリコン１２と、サリサイド１３，１４，１７，１８と、コンタクト１５，１６，１９，２０と、層間絶縁膜２１と、金属層２２〜２４と、サイドウォール２５〜２８とを含む。

Ｎ型多結晶シリコン１１およびＰ型多結晶シリコン１２は、ＳＴＩの分離用絶縁膜２の一主面２Ａに接して形成され、シリコン基板１の面内方向ＤＲ１に配置される。そして、Ｎ型多結晶シリコン１１およびＰ型多結晶シリコン１２は、アンサリサイド抵抗からなる。

サリサイド１３，１４は、Ｎ型多結晶シリコン１１の一主面１１Ａの両端部に形成される。コンタクト１５は、サリサイド１３上に形成され、コンタクト１６は、サリサイド１４上に形成される。

サリサイド１７，１８は、Ｐ型多結晶シリコン１２の一主面１２Ａの両端部に形成される。コンタクト１９は、サリサイド１７上に形成され、コンタクト２０は、サリサイド１８上に形成される。

層間絶縁膜２１は、Ｎ型多結晶シリコン１１、Ｐ型多結晶シリコン１２、サリサイド１３，１４，１７，１８、コンタクト１５，１６，１９，２０、サイドウォール２５〜２８およびＭＯＳトランジスタ３０を覆うようにシリコン基板１の一主面１Ａ上に形成される。

金属層２２は、コンタクト１５および層間絶縁膜２１上に形成され、金属層２３は、コンタクト１６，１９および層間絶縁膜２１上に形成され、金属層２４は、コンタクト２０および層間絶縁膜２１上に形成される。このように、金属層２３がコンタクト１６，１９上に形成されることにより、Ｎ型多結晶シリコン１１およびＰ型多結晶シリコン１２は、直列に接続される。

サイドウォール２５は、Ｎ型多結晶シリコン１１の一方の側壁およびサリサイド１３の一方の側壁に接して設けられる。サイドウォール２６は、Ｎ型多結晶シリコン１１の他方の側壁およびサリサイド１４の一方の側壁に接して設けられる。サイドウォール２７は、Ｐ型多結晶シリコン１２の一方の側壁およびサリサイド１７の一方の側壁に接して設けられる。サイドウォール２８は、Ｐ型多結晶シリコン１２の他方の側壁およびサリサイド１８の一方の側壁に接して設けられる。

Ｎ型多結晶シリコン１１は、砒素（Ａｓ）をＮ型不純物として含み、２５０ｎｍの膜厚および約９０Ω／□の抵抗値を有する。また、Ｐ型多結晶シリコン１２は、ボロン（Ｂ）をＰ型不純物として含み、２５０ｎｍの膜厚および約３５０Ω／□の抵抗値を有する。

サリサイド１３，１４，１７，１８の各々は、ＴｉＳｉ_２またはＣｏＳｉ_２からなり、約３Ω／□の抵抗値を有する。なお、サリサイド１３，１４，１７，１８の各々は、上記の組成以外のチタンシリサイドまたはコバルトシリサイドからなっていてもよいことは言うまでもない。コンタクト１５，１６，１９，２０の各々は、タングステン（Ｗ）からなる。層間絶縁膜２１は、ＳｉＯ_２からなり、５００ｎｍの膜厚を有する。金属層２２〜２４の各々は、アルミニウム（Ａｌ）からなる。

ＭＯＳトランジスタ３０は、チャネル領域３１と、ソース領域３２と、ドレイン領域３３と、ゲート電極３４と、サリサイド３５〜３７と、サイドウォール３８とを含む。ソース領域３２およびドレイン領域３３は、砒素（Ａｓ）をシリコン基板１のＰ型ウェル領域４０の所定の領域に２段階に注入することによりシリコン基板１の一主面１Ａ側に形成される。その結果、チャネル領域３１がソース領域３２とドレイン領域３３との間に形成される。

ゲート電極３４は、Ｎ型多結晶シリコンからなり、チャネル領域３１上に形成される。なお、図１においては、ゲート絶縁膜は省略されている。サリサイド３５〜３７は、それぞれ、ソース領域３２、ドレイン領域３３およびゲート電極３４上に形成される。そして、サリサイド３５〜３７の各々は、ＴｉＳｉ_２またはＣｏＳｉ_２からなる。なお、サリサイド３５〜３７の各々は、上記の組成以外のチタンシリサイドまたはコバルトシリサイドからなっていてもよいことは言うまでもない。サイドウォール３８は、ソース領域３２およびドレイン領域３３の一部と、ゲート電極３４の側壁とに接して設けられる。

図２は、図１に示すＮ型多結晶シリコン１１の抵抗値の温度依存性を示す図である。図２において、縦軸は、抵抗値を表し、横軸は、室温との温度差を表す。Ｎ型多結晶シリコン１１は、室温で９０Ω／□の抵抗値を有する。そして、Ｎ型多結晶シリコン１１の抵抗値は、温度上昇に伴い、大きくなる。すなわち、Ｎ型多結晶シリコン１１は、正の温度依存係数（ＴＣＲ）を有する。

図３は、図１に示すＰ型多結晶シリコン１２の抵抗値の温度依存性を示す図である。図３において、縦軸は、抵抗値を表し、横軸は、室温との温度差を表す。Ｐ型多結晶シリコン１２は、室温で３５０Ω／□の抵抗値を有する。そして、Ｐ型多結晶シリコン１２の抵抗値は、温度上昇に伴い、小さくなる。すなわち、Ｐ型多結晶シリコン１２は、負の温度依存係数（ＴＣＲ）を有する。

図２および図３に示す抵抗値の温度依存性からＮ型多結晶シリコン１１およびＰ型多結晶シリコン１２の温度依存係数を求めると表１のようになる。

表１において、ＴＣＲ１は、１次の温度依存係数を表し、ＴＣＲ２は、２次の温度依存係数を表す。Ｎ型多結晶シリコン１１（Ｎ^＋ｐｏｌｙ）において、１次の温度依存係数ＴＣＲ１は、１２１．５ｐｐｍ／Ｋであり、２次の温度依存係数ＴＣＲ２は、０．４１９ｐｐｍ／Ｋである。

また、Ｐ型多結晶シリコン１２（Ｐ^＋ｐｏｌｙ）において、１次の温度依存係数ＴＣＲ１は、−１４３．９ｐｐｍ／Ｋであり、２次の温度依存係数ＴＣＲ２は、０．７３４ｐｐｍ／Ｋである。

抵抗素子１０においては、Ｎ型多結晶シリコン１１およびＰ型多結晶シリコン１２は、直列に接続されているため、抵抗素子１０の室温における抵抗値を約９００Ωに設定するには、例えば、幅Ｗが４μｍであり、長さＬが４μｍであるＮ型多結晶シリコン１１を６個（Ｗ／Ｌ＝４μｍ／２４μｍ）と、幅Ｗが４μｍであり、長さＬが４μｍであるＰ型多結晶シリコン１２を１個（Ｗ／Ｌ＝４μｍ／４μｍ）とを直列に接続すればよい。

この場合、抵抗素子１０の全体の室温における抵抗値Ｒ０は、５４０Ω（＝９０×６）と、３５０Ω（＝３５０×１）との和８９０Ωとなる。そして、温度依存係数ＴＣＲを考慮した抵抗素子１０の全体の抵抗値Ｒは、
Ｒ＝（１＋（１２１．５×Ｋ）／１００００００＋（０．４１９×Ｋ^２）／１００００
００）×５４０＋（１−（１４３．５×Ｋ）／１００００００＋（０．７３４×Ｋ
^２）／１００００００）×３５０
＝（１＋１７．２８×Ｋ＋０．５４２×Ｋ^２）×８９０・・・（１）
となる。

式（１）の結果から、１次の温度依存係数ＴＣＲ１は、Ｎ型多結晶シリコン１１における１２１．５ｐｐｍ／ＫおよびＰ型多結晶シリコン１２における−１４３．９ｐｐｍ／Ｋから１７．２８ｐｐｍ／Ｋへと約１桁低減される。

このように、正の温度依存係数を有するＮ型多結晶シリコン１１と、負の温度依存係数を有するＰ型多結晶シリコン１２とを直列に接続して抵抗素子１０を作製することにより、抵抗素子１０の温度依存係数ＴＣＲを大幅に低減できる。

そして、Ｎ型多結晶シリコン１１およびＰ型多結晶シリコン１２の長さＬを調整することにより、抵抗素子１０の温度依存係数ＴＣＲを“０”まで低減することも可能である。

図４は、図１に示す半導体装置１００の製造工程を示す図である。図４を参照して、ＳＴＩの分離用絶縁膜２，３およびＰ型ウェル領域４０がシリコン基板１に形成され、Ｎ型領域５１，５２が砒素（Ａｓ）のイオン注入によりＰ型ウェル領域４０に形成された後、シリコン基板１の一主面１Ａ上に多結晶シリコンが例えば熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、約２５０ｎｍの膜厚だけ堆積される。

そして、その堆積された多結晶シリコンは、パターンニングされ、ＳＴＩの分離用絶縁膜２の一主面２Ａ上に多結晶シリコン５３，５４が形成され、チャネル領域３１上に多結晶シリコン５５が形成される。さらに、サイドウォール２５，２６が多結晶シリコン５３の両側の側壁に形成され、サイドウォール２７，２８が多結晶シリコン５４の両側の側壁に形成され、サイドウォール３８がＮ型領域５１，５２の一部と多結晶シリコン５５の側壁とに接するように形成される（図４の（ａ）参照）。

その後、多結晶シリコン５４をレジストで覆った状態で、砒素（Ａｓ）をＮ型領域５１，５２および多結晶シリコン５３，５５にイオン注入する。この場合、砒素（Ａｓ）は、４×１０^１５個／ｃｍ^２のドーズ量および６０ｋｅＶの加速エネルギーでイオン注入される。これにより、Ｎ型多結晶シリコン１１がＳＴＩの分離用絶縁膜２の一主面２Ａ上に形成され、ソース領域３２およびドレイン領域３３がＰウェル領域４０に形成され、ゲート電極３４がチャネル領域３１上に形成される。

そして、Ｎ型多結晶シリコン１１、サイドウォール２５，２６、ソース領域３２、ドレイン領域３３、ゲート電極３４およびサイドウォール３８をレジストで覆った状態でボロン（Ｂ）を多結晶シリコン５４にイオン注入する。この場合、ボロン（Ｂ）は、２．５×１０^１５個／ｃｍ^２のドーズ量および５ｋｅＶの加速エネルギーでイオン注入される。これにより、Ｐ型多結晶シリコン１２がＳＴＩの分離用絶縁膜２の一主面２Ａ上に形成される（図４の（ｂ）参照）。

図４の（ｂ）に示す工程の後、サリサイド１３，１４がＮ型多結晶シリコン１１上に形成され、サリサイド１７，１８がＰ型多結晶シリコン１２上に形成され、サリサイド３５，３６がそれぞれソース領域３２上およびドレイン領域３３上に形成され、サリサイド３７がゲート電極３４（Ｎ型多結晶シリコン）上に形成される（図４の（ｃ）参照）。

より具体的には、Ｎ型多結晶シリコン１１，１２のうち、アンサリサイド抵抗となる領域がブロッキングされた状態で、例えば、チタン（Ｔｉ）層がスパッタリング法によりシリコン基板１上に堆積される。その後、シリコン基板１にランプアニール等の熱処理を施すことにより、シリコン上のチタン（Ｔｉ）層と、下地のシリコンとを反応させて低抵抗なサリサイドを形成する。そして、未反応なチタン（Ｔｉ）層は、除去され、Ｎ型多結晶シリコン１１、Ｐ型多結晶シリコン１２、ソース領域３２、ドレイン領域３３およびゲート電極３４（Ｎ型多結晶シリコン）上にのみ、サリサイド１３，１４，１７，１８、３５〜３７が自己整合的に形成される。

これにより、ＬＤＤ構造からなるＭＯＳトランジスタ３０が形成される。

その後、Ｎ型多結晶シリコン１１、Ｐ型多結晶シリコン１２、サリサイド１３，１４，１７，１８、サイドウォール２５〜２８およびＭＯＳトランジスタ３０を覆うように、層間絶縁膜２１が例えば熱ＣＶＤ法により約５００ｎｍの膜厚だけ堆積される。そして、サリサイド１３，１４，１７，１８に通ずるコンタクトホールが層間絶縁膜２１に形成され、その形成されたコンタクトホールにタングステン（Ｗ）がスパッタリング法およびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により形成される。これにより、コンタクト１５，１６，１９，２０が形成される。

そして、アルミニウム（Ａｌ）がスパッタリング法により層間絶縁膜２１上に形成され、その形成されたアルミニウム（Ａｌ）がパターンニングされて金属層２２〜２４が形成される（図４の（ｄ）参照）。これにより、抵抗素子１０が作製され、半導体装置１００の製造工程が終了する。

上述したように、抵抗素子１０を構成するＮ型多結晶シリコン１１およびＰ型多結晶シリコン１２は、ＬＤＤ構造のＭＯＳトランジスタ３０のソース領域３２、ドレイン領域３３およびゲート電極３４の作製工程と同じ工程によって作製される（図４の（ｂ）参照）。従って、抵抗素子１０を通常のプロセスを用いて作製できる。

上記においては、Ｎ型多結晶シリコン１１とＰ型多結晶シリコン１２とを直列に接続することにより抵抗率の温度依存係数を低減した抵抗素子１０を作製する場合について説明したが、この発明においては、抵抗素子は、一般的には、抵抗率の温度依存係数が正である多結晶シリコンと、抵抗率の温度依存係数が負である多結晶シリコンとを直列に接続した構造からなる。

図５は、この発明による抵抗素子の他の概略断面図である。なお、図５においては、ＭＯＳトランジスタ３０は省略されている。図５を参照して、抵抗素子２００は、図１に示す抵抗素子１０のＮ型多結晶シリコン１１およびＰ型多結晶シリコン１２をそれぞれ多結晶シリコン２１０，２２０に代えたものであり、その他は、抵抗素子１０と同じである。

多結晶シリコン２１０は、抵抗率の温度依存係数が正であり、多結晶シリコン２２０は、抵抗率の温度依存係数が負である。

図６は、多結晶シリコンにおける抵抗率の温度依存係数とシート抵抗との関係を示す図である。図６において、縦軸は、抵抗率の温度依存係数ＴＣＲを表し、横軸は、シート抵抗を表す。また、曲線ｋ１は、ボロン（Ｂ）をＰ型の不純物として用いた場合の抵抗率の温度依存係数ＴＣＲとシート抵抗との関係を示し、曲線ｋ２は、砒素（Ａｓ）をＮ型の不純物として用いた場合の抵抗率の温度依存係数ＴＣＲとシート抵抗との関係を示す。

図６を参照して、Ｐ型多結晶シリコンは、シート抵抗が約３００Ω／□以下の領域では正の温度依存係数ＴＣＲを有し、シート抵抗が約３００Ω／□よりも高い領域では負の温度依存係数ＴＣＲを有する（曲線ｋ１参照）。また、Ｎ型多結晶シリコンは、シート抵抗が約１５０Ω／□以下の領域では正の温度依存係数ＴＣＲを有し、シート抵抗が約１５０Ω／□よりも高い領域では負の温度依存係数を有する（曲線ｋ２参照）。

一般に、金属は、抵抗率の温度依存係数ＴＣＲが正になり、半導体は、抵抗率の温度依存係数が負になるので、図６において、温度依存係数ＴＣＲが正である領域を「金属的特性を有する領域」と定義し、温度依存係数ＴＣＲが負である領域を「半導体的特性を有する領域」と定義する。

そうすると、図６に示すＰ型多結晶シリコンおよびＮ型多結晶シリコンの各々は、そのシート抵抗によって半導体的特性を示したり、金属的特性を示したりする。すなわち、Ｐ型多結晶シリコンおよびＮ型多結晶シリコンの各々は、そのシート抵抗によって温度依存係数が正になったり、温度依存係数が負になったりする。

シート抵抗は、ボロン（Ｂ）または砒素（Ａｓ）のイオン注入量（ドーズ量）によって変化するので、イオン注入するときのボロン（Ｂ）または砒素（Ａｓ）のドーズ量を制御することによってＰ型多結晶シリコンまたはＮ型多結晶シリコンの温度依存係数を「正」または「負」に制御可能である。

そうすると、抵抗素子２００において、多結晶シリコン２１０，２２０は、次に示す４つのパターン（Ａ），（Ｂ），（Ｃ），（Ｄ）のいずれかによって構成される。

（Ａ）多結晶シリコン２１０：正の温度依存係数ＴＣＲを有するＰ型多結晶シリコン
多結晶シリコン２２０：負の温度依存係数ＴＣＲを有するＰ型多結晶シリコン
（Ｂ）多結晶シリコン２１０：正の温度依存係数ＴＣＲを有するＮ型多結晶シリコン
多結晶シリコン２２０：負の温度依存係数ＴＣＲを有するＮ型多結晶シリコン
（Ｃ）多結晶シリコン２１０：正の温度依存係数ＴＣＲを有するＰ型多結晶シリコン
多結晶シリコン２２０：負の温度依存係数ＴＣＲを有するＮ型多結晶シリコン
（Ｄ）多結晶シリコン２１０：正の温度依存係数ＴＣＲを有するＮ型多結晶シリコン
多結晶シリコン２２０：負の温度依存係数ＴＣＲを有するＰ型多結晶シリコン
なお、上述した抵抗素子１０は、パターン（Ｄ）によって構成された抵抗素子である。

多結晶シリコン２１０，２２０がパターン（Ａ）によって構成される場合、多結晶シリコン２１０は、シート抵抗が約３００Ω／□よりも低いＰ型多結晶シリコンからなり、多結晶シリコン２２０は、シート抵抗が約３００Ω／□よりも高いＰ型多結晶シリコンからなる（図６の曲線ｋ１参照）。

また、多結晶シリコン２１０，２２０がパターン（Ｂ）によって構成される場合、多結晶シリコン２１０は、シート抵抗が約１５０Ω／□よりも低いＮ型多結晶シリコンからなり、多結晶シリコン２２０は、シート抵抗が約１５０Ω／□よりも高いＮ型多結晶シリコンからなる（図６の曲線ｋ２参照）。

さらに、多結晶シリコン２１０，２２０がパターン（Ｃ）によって構成される場合、多結晶シリコン２１０は、シート抵抗が約３００Ω／□よりも低いＰ型多結晶シリコンからなり（図６の曲線ｋ１参照）、多結晶シリコン２２０は、シート抵抗が約１５０Ω／□よりも高いＮ型多結晶シリコンからなる（図６の曲線ｋ２参照）。

さらに、多結晶シリコン２１０，２２０がパターン（Ｄ）によって構成される場合、多結晶シリコン２１０は、シート抵抗が約１５０Ω／□よりも低いＮ型多結晶シリコンからなり（図６の曲線ｋ２参照）、多結晶シリコン２２０は、シート抵抗が約３００Ω／□よりも高いＰ型多結晶シリコンからなる（図６の曲線ｋ１参照）。

多結晶シリコン２１０，２２０がパターン（Ａ），（Ｂ）のいずれかによって構成される場合、多結晶シリコン２２０の不純物濃度（ＢまたはＡｓ）は、多結晶シリコン２１０の不純物濃度（ＢまたはＡｓ）よりも高い。

多結晶シリコン２１０，２２０がパターン（Ｃ）によって構成される場合、多結晶シリコン２１０，２２０は、シート抵抗が同じであってもよく、異なっていてもよい。この場合、シート抵抗が約１５０Ω／□よりも高く、かつ、約３００Ω／□よりも低い領域において、Ｐ型多結晶シリコンの温度依存係数ＴＣＲは、「正」になり（図６の曲線ｋ１参照）、Ｎ型多結晶シリコンの温度依存係数ＴＣＲは、「負」になるので（図６の曲線ｋ２参照）、同じシート抵抗において、温度依存係数が正であるＰ型多結晶シリコンと温度依存係数が負であるＮ型多結晶シリコンとを実現できる。また、Ｎ型多結晶シリコンは、シート抵抗が約１５０Ω／□よりも高い領域において温度依存係数が負であるので、異なるシート抵抗において、温度依存係数が正であるＰ型多結晶シリコンと温度依存係数が負であるＮ型多結晶シリコンとを実現できる。

そして、シート抵抗は、導電型を制御する不純物の濃度によって決定されるので、多結晶シリコン２１０，２２０がパターン（Ｃ）によって構成される場合、多結晶シリコン２１０，２２０は、導電型を制御する不純物の濃度が同じであってもよく、異なっていてもよい。

また、多結晶シリコン２１０，２２０がパターン（Ｄ）によって構成される場合、多結晶シリコン２１０，２２０は、異なるシート抵抗を有する。Ｎ型多結晶シリコンが正の温度依存係数を有する領域（シート抵抗が約１５０Ω／□よりも低い領域）では、Ｐ型多結晶シリコンは、必ず、正の温度依存係数を有するからである。

従って、多結晶シリコン２１０，２２０がパターン（Ｄ）によって構成される場合、多結晶シリコン２１０，２２０は、相互に異なる不純物濃度（導電型を制御する不純物の濃度）を有する。

上述したように、抵抗素子２００は、導電型が同じである２つの多結晶シリコンまたは導電型が異なる２つの多結晶シリコンを直列に接続することによって作製される。

多結晶シリコンの場合、抵抗は、グレインサイズ（結晶粒径）によって変化し、グレインサイズが大きい程、抵抗は小さくなる。これは、グレインサイズが大きい程、グレインバウンダリー（結晶粒界）が少なくなるからである。

そして、多結晶シリコンにおいては、抵抗率の温度依存係数は、グレインバウンダリー（結晶粒界）におけるキャリアのトラップ時間によって決定される。従って、多結晶シリコンの抵抗率の温度依存係数は、グレインサイズが大きくなる程、小さくなる。そして、多結晶シリコンにおける抵抗率の温度依存係数とグレインサイズとの関係は、図６において横軸をシート抵抗からグレインサイズに代えたものと概ね同じになる。この場合、横軸は、縦軸に近づく程、大きいグレインサイズを示す。

従って、Ｎ型多結晶シリコンおよびＰ型多結晶シリコンの各々において、グレインサイズを制御することによって、抵抗率の温度依存係数を「正」または「負」に制御可能である。

Ｐ型多結晶シリコンにおいて、抵抗率の温度依存係数が「０」になるグレインサイズをＤ_ｇｐ０とし、Ｎ型多結晶シリコンにおいて、抵抗率の温度依存係数が「０」になるグレインサイズをＤ_ｇｎ０とすると、抵抗素子２００の多結晶シリコン２１０，２２０は、次に示す４つのパターン（Ｅ），（Ｆ），（Ｇ），（Ｈ）のいずれかによって構成される。

（Ｅ）多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｐ０よりも大きい Ｐ型多結晶シリコン
多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｐ０よりも小さい Ｐ型多結晶シリコン
（Ｆ）多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｎ０よりも大きい Ｎ型多結晶シリコン
多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｎ０よりも小さい Ｎ型多結晶シリコン
（Ｇ）多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｐ０よりも大きい Ｐ型多結晶シリコン
多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｎ０よりも小さい Ｎ型多結晶シリコン
（Ｈ）多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｎ０よりも大きい Ｎ型多結晶シリコン
多結晶シリコン２１０：グレインサイズがグレインサイズＤ_ｇｐ０よりも小さい Ｐ型多結晶シリコン
このように、抵抗素子２００は、グレインサイズが異なる２つの多結晶シリコンを直列に接続することによっても作製される。

抵抗素子２００は、上述したように抵抗率の温度依存係数が異なる２つの多結晶シリコン２１０，２２０を直列に接続することによって作製される。そして、多結晶シリコン２１０，２２０の各々は、図６の曲線ｋ１，ｋ２によって示される抵抗率の温度依存係数ＴＣＲを有する多結晶シリコンによって構成される。

そうすると、多結晶シリコン２１０，２２０を構成するＰ型多結晶シリコンおよび／またはＮ型多結晶シリコンを曲線ｋ１，ｋ２に従って決定する場合、各種の正の温度依存係数を有する複数のＰ型多結晶シリコン（または複数のＮ型多結晶シリコン）の中から多結晶シリコン２１０を構成する多結晶シリコンが選択され、各種の負の温度依存係数を有する複数のＰ型多結晶シリコン（または複数のＮ型多結晶シリコン）の中から多結晶シリコン２２０を構成する多結晶シリコンが選択される。

従って、抵抗素子２００の抵抗率の温度依存係数を所望の温度依存係数に設定することができる。例えば、幅Ｗおよび長さＬが同じである多結晶シリコン２１０，２２０により抵抗素子２００を作製する場合、多結晶シリコン２１０を正の温度依存係数ＴＣＲ＿Ｐ１を有する多結晶シリコンにより構成し、多結晶シリコン２２０を負の温度依存係数ＴＣＲ＿Ｎ１（｜ＴＣＲ＿Ｎ１｜＜ＴＣＲ＿Ｐ１）により構成すれば、抵抗素子２００の抵抗率の温度依存係数は、正になり、多結晶シリコン２１０を正の温度依存係数ＴＣＲ＿Ｐ１を有する多結晶シリコンにより構成し、多結晶シリコン２２０を負の温度依存係数ＴＣＲ＿Ｎ２（｜ＴＣＲ＿Ｎ２｜＞ＴＣＲ＿Ｐ１）により構成すれば、抵抗素子２００の抵抗率の温度依存係数は、負になる。

また、抵抗素子２００の抵抗率の温度依存係数を「正」の温度依存係数または「負」の温度依存係数に設定する場合でも、その温度依存係数の具体的な値を各種の値に設定可能である。

その結果、所望の温度依存係数を有する抵抗素子２００を作製できる。

なお、抵抗素子２００も、図４に示す製造工程に従ってＭＯＳトランジスタ３０とともに作製される。

また、この発明による半導体装置１００は、抵抗素子１０に代えて抵抗素子２００を備えていてもよい。

上記においては、Ｎ型多結晶シリコン１１、Ｐ型多結晶シリコン１２、および多結晶シリコン２１０，２２０は、熱ＣＶＤによって形成されると説明したが、この発明においては、これに限らず、プラズマＣＶＤによって形成されてもよい。

また、上記においては、砒素（Ａｓ）およびボロン（Ｂ）は、イオン注入法によって多結晶シリコンへ導入されると説明したが、この発明においては、砒素（Ａｓ）およびボロン（Ｂ）は、熱拡散によって多結晶シリコンへ導入されてもよい。

さらに、上記においては、Ｎ型の不純物として砒素（Ａｓ）を用い、Ｐ型の不純物としてボロン（Ｂ）を用いると説明したが、この発明においては、これに限らず、砒素（Ａｓ）およびボロン（Ｂ）以外の不純物を導電型を制御する不純物として用いてもよい。

さらに、上記においては、多結晶シリコンに導入する不純物（ＡｓまたはＢ）の濃度を制御して「正」または「負」の温度依存係数を有する半導体材料を作製すると説明したが、この発明においては、これに限らず、多結晶シリコンゲルマニウム、多結晶シリコンカーバイド、単結晶シリコン、アモルファスシリコン、アモルファスシリコンゲルマニウム、およびアモルファスシリコンカーバイドのいずれかに導入する不純物（導電型を制御する不純物）の濃度を制御して「正」または「負」の温度依存係数を有する半導体材料を作製してもよい。

この発明においては、Ｎ型多結晶シリコン１１および多結晶シリコン２１０の各々は、「第１の抵抗膜」を構成し、Ｐ型多結晶シリコン１２および多結晶シリコン２２０の各々は、「第２の抵抗膜」を構成する。

この発明の実施の形態によれば、抵抗素子は、正の抵抗率の温度依存係数を有する多結晶シリコンと、負の抵抗率の温度依存係数を有する多結晶シリコンとを直列に接続した構造からなるので、正の温度依存係数と負の温度依存係数との少なくとも一部が相殺される。

従って、抵抗素子の抵抗率の温度依存係数を抵抗素子を構成する半導体材料の温度依存係数よりも小さくできる。その結果、抵抗素子の抵抗率の温度依存係数を小さくできる。

また、抵抗素子は、温度依存係数が異なる２つの多結晶シリコンからなるため、拡散抵抗を用いた抵抗素子に比べ、電圧依存係数も抑制でき、アナログ特性が必要な回路に有用である。

さらに、抵抗素子は、各種の温度依存係数を有する多結晶シリコンにより作製されるので、抵抗素子の抵抗率の温度依存係数を所望の温度依存係数に設定できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明は、抵抗素子を構成する半導体材料が有する抵抗率の温度依存係数よりも小さい抵抗率の温度依存係数を有する抵抗素子に適用される。また、この発明は、所望の抵抗率の温度依存係数を有する抵抗素子に適用される。さらに、この発明は、抵抗素子を構成する半導体材料が有する抵抗率の温度依存係数よりも小さい抵抗率の温度依存係数を有する抵抗素子を備えた半導体装置に適用される。さらに、この発明は、所望の抵抗率の温度依存係数を有する抵抗素子を備えた半導体装置に適用される。

この発明の実施の形態による抵抗素子を備えた半導体装置の概略断面図である。 図１に示すＮ型多結晶シリコンの抵抗値の温度依存性を示す図である。 図１に示すＰ型多結晶シリコンの抵抗値の温度依存性を示す図である。 図１に示す半導体装置の製造工程を示す図である。 この発明による抵抗素子の他の概略断面図である。 多結晶シリコンにおける抵抗率の温度依存係数とシート抵抗との関係を示す図である。

符号の説明

１ シリコン基板、１Ａ，２Ａ，１１Ａ，１２Ａ 一主面、２，３ 分離用絶縁膜、１０，２００ 抵抗素子、１１ Ｎ型多結晶シリコン、１２ Ｐ型多結晶シリコン、１３，１４，１７，１８，３５〜３７ サリサイド、１５，１６，１９，２０ コンタクト、２１ 層間絶縁膜、２２〜２４ 金属層、３０ ＭＯＳトランジスタ、３１ チャネル領域、３２ ソース領域、３３ ドレイン領域、３４ ゲート電極、３８ サイドウォール、４０ Ｐウェル領域、５１，５２ Ｎ型領域、５３〜５５ 多結晶シリコン、１００ 半導体装置、２１０，２２０ 多結晶シリコン。

Claims (11)

1. 半導体装置に用いられる抵抗素子であって、
   抵抗率の温度依存係数が正である第１の抵抗膜と、
   前記第１の抵抗膜に直列に接続され、前記抵抗率の温度依存係数が負である第２の抵抗膜とを備える抵抗素子。
2. 前記第１の抵抗膜は、各々が正の前記温度依存係数を有する複数の半導体材料から任意に選択された第１の半導体材料からなり、
   前記第２の抵抗膜は、各々が負の前記温度依存係数を有する複数の半導体材料から任意に選択された第２の半導体材料からなる、請求項１に記載の抵抗素子。
3. 前記第１の半導体材料は、金属的特性を有し、
   前記第２の半導体材料は、半導体的特性を有する、請求項２に記載の抵抗素子。
4. 前記第１の半導体材料は、所定の導電型からなり、第１の不純物濃度を有し、
   前記第２の半導体材料は、前記所定の導電型からなり、前記第１の不純物濃度よりも高い第２の不純物濃度を有する、請求項３に記載の抵抗素子。
5. 前記所定の導電型は、Ｐ型である、請求項４に記載の抵抗素子。
6. 前記所定の導電型は、Ｎ型である、請求項４に記載の抵抗素子。
7. 前記第１の半導体材料は、第１の導電型からなり、第１の不純物濃度を有し、
   前記第２の半導体材料は、前記第１の導電型と異なる第２の導電型からなり、第２の不純物濃度を有する、請求項３に記載の抵抗素子。
8. 前記第１の導電型は、Ｐ型であり、
   前記第２の導電型は、Ｎ型である、請求項７に記載の抵抗素子。
9. 前記第１の導電型は、Ｎ型であり、
   前記第２の導電型は、Ｐ型である、請求項７に記載の抵抗素子。
10. 前記第１および第２の半導体材料の各々は、多結晶シリコンである、請求項２から請求項９のいずれか１項に記載の抵抗素子。
11. 請求項１から請求項１０のいずれか１項に記載の抵抗素子を備える半導体装置。

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