JP2013172000A - 半導体装置 - Google Patents

Abstract

【課題】周辺との電位差の影響を受けずに抵抗値が安定した、Ｎ型ポリシリコンとＰ型ポリシリコンの直列抵抗素子を有する半導体装置を提供すること。
【解決手段】シリコン基板５、このシリコン基板５上に形成されたＬＯＣＯＳ酸化膜４と、このＬＯＣＯＳ酸化膜４上に形成されたＰ型ポリシリコン抵抗１及びＮ型ポリシリコン抵抗２とを備えている。周辺との電位差による抵抗値の変化率は、ポリシリコン抵抗のシート抵抗値に依存しており、その傾向は、Ｐ型，Ｎ型で逆方向（符号が逆）となる。したがって、ポリシリコンの厚み、幅が一定とした場合、周辺との電位差無しの時のＰ型，Ｎ型ポリシリコン抵抗の抵抗値及び長さの比が次の関係式を満たすように形成し、それらを直列に接続することで、抵抗値の周辺との電位差による影響を相殺することが出来る。
【選択図】図１

Description

本発明は、ポリシリコン抵抗を有する半導体装置に関し、より詳細には、周辺の電位による抵抗値変化の低減をするためにポリシリコン抵抗の抵抗値を安定させるようにした半導体装置に関する。

一般に、半導体集積回路では、抵抗素子、コンデンサ、トランジスタ等の素子を組み合わせて所望の電子回路を構成している。このため、各素子は、特性がなるべく変わらないことが望ましい。抵抗素子を例にすると、抵抗素子の抵抗値が変化してしまうことは、電子回路を構成する上で極めて好ましいことではない。しかしながら、多くの抵抗素子が、ポリシリコンや拡散層を素材としており、その周辺（上面や下面）の半導体基板や配線層と、抵抗素子との電位差で空乏層の広がり状態が変わり、導電領域の幅が変わる。このため、抵抗素子の抵抗値が変化する。

一方で、この周辺との電位差と抵抗値変動の関係は、Ｐ型ポリシリコンとＮ型ポリシリコンで逆方向（符号が逆）であるため、両者を直列に繋ぐことでその影響を相殺する効果があると考えられる。
例えば、特許文献１に記載のものは、印加電圧と半導体基板との電位差によって生じたポリシリコン抵抗の電圧依存性による抵抗値の変動を抑制するようにした半導体装置に関するもので、ポリシリコン抵抗の表面に半導体基板との電位差により生じた電荷を除去するために、高電位側だけを半導体基板と同電位に維持することで実現している。つまり、ポリシリコン抵抗と第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層が電極と配線により同電位になるように接続することで、ポリシリコン抵抗とエピタキシャル層が常に同電位になるようにし、電位差の発生を抑制している。

また、例えば、特許文献２に記載のものは、サリサイド構造のＣＭＯＳトランジスタを含む半導体装置に適した抵抗素子とその製造方法に関するもので、ポリシリコン膜パターンの一端から所要の長さの部分をN型領域、他端を含んだ残部がP型領域からなる構造とすることで、所要占有面積で所望の抵抗値を得られたり、所望の温度係数を得られるようにしたものである。つまり、Ｐ型ポリシリコンとＮ型ポリシリコンを直列に繋いだ構造をとっているため、両者の抵抗値変動を相殺する効果が期待できるというものである。

特開２００３−２８２７２５号公報 特開２００１−３０８２０２号公報

しかしながら、上述した特許文献１では、ポリシリコン抵抗と第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層が電極と配線により同電位になるように接続しているため、第１導電型の半導体基板と第２導電型のエピタキシャル層のＰＮ接合が順方向となる電位条件では、電流が抵抗素子ではなく、半導体基板へと流れてしまうという問題がある。したがって、回路上の抵抗素子に印加することができる電位の極性条件に制限が生じていた。また、エピタキシャル層を電気的に分離するために、抵抗素子の外周に素子分離層が必要となり、レイアウト面積を増大させるという問題がある。

また、上述した特許文献２では、周辺との電位差による抵抗値変動の抑制を目的として最適化された構造ではないため、形成条件（抵抗値、長さ等）によってはＰ型ポリシリコン抵抗とＮ型ポリシリコン抵抗の抵抗値変動量に差が出る場合も考えられ、その場合には直列抵抗の変動を抑制しきれないという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、抵抗素子の使用可能な電位の極性条件の制限が無く、レイアウト面積を増大させずに、周辺との電位差の影響を受けずに抵抗値が安定した、Ｐ型ポリシリコン抵抗とＮ型ポリシリコン抵抗の直列抵抗素子を有する半導体装置を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、シリコン基板と、該シリコン基板上に形成された酸化膜と、該酸化膜上に形成されたＰ型ポリシリコン抵抗及びＮ型ポリシリコン抵抗とを備え、前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが直列に接続されており、かつ前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが以下の関係式

（ここで、Ｒ_（Ｐ）、Ｒ_（Ｎ）は周辺との電位差が０Ｖの時のＰ型，Ｎ型ポリシリコン抵抗の抵抗値、ｌ_（Ｐ）、ｌ_（Ｎ）はＰ型，Ｎ型のポリシリコン抵抗の長さを示す）
を満たすことを特徴とする。
また、請求項２に記載の発明は、請求項１に記載の発明において、前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが、シリサイド層を介して接続されていることを特徴とする。

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが配線層を介して接続され、かつ前記配線層が前記酸化膜に接していないことを特徴とする。
また、請求項４に記載の発明は、請求項１又は２に記載の発明において、前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗が、同一基板上に形成されるＭＯＳのソース，ドレインを形成するイオン注入工程により形成されていることを特徴とする。

本発明によれば、ソース，ドレインの形成イオン注入工程を利用し、工程の追加なく、周辺との電位差に依存しないポリシリコン抵抗を形成することができる。

本発明に係る半導体装置の実施例１を説明するための断面構成図である。 本発明に係る半導体装置の実施例２を説明するための断面構成図である。 本発明に係る半導体装置の実施例３を説明するための断面構成図である。 Ｐ型，Ｎ型のポリシリコン抵抗において、基板電位を変化させたときの基板電位に対する抵抗値の変動率を調査した結果を示す図である。

以下、図面を参照して本発明の各実施例について説明する。

図１は、本発明に係る半導体装置の実施例１を説明するための断面構成図で、図中符号１はＰ型ポリシリコン抵抗、２はＮ型ポリシリコン抵抗、３はコンタクト、４はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜、５はシリコン基板、６はシリサンド層（ＴｉＳｉｘ）、７はＡＬ配線（配線層）を示している。
本発明に係る半導体装置は、シリコン基板５と、このシリコン基板５上に形成されたＬＯＣＯＳ酸化膜４と、このＬＯＣＯＳ酸化膜４上に形成されたＰ型ポリシリコン抵抗１及びＮ型ポリシリコン抵抗２とを備えている。

また、本発明に係る半導体装置は、周辺との電位差による抵抗値の変動が、Ｐ型ポリシリコン１とＮ型ポリシリコン抵抗２で逆方向であることを利用し、Ｐ型ポリシリコン抵抗１とＮ型ポリシリコン抵抗２を直列に繋ぐことで周辺との電位差による抵抗値変化を相殺するものである。その際、Ｎ型ポリシリコン抵抗２とＰ型ポリシリコン抵抗１の抵抗値、長さの条件を規定することで、効率的に抵抗値変動を相殺し、周辺との電位差による抵抗値変動が極力小さくなるポリシリコン抵抗を提供するものである。

周辺との電位差による抵抗値の変化率は、ポリシリコン抵抗のシート抵抗値に依存しており、その傾向は、Ｐ型，Ｎ型で逆方向（符号が逆）となる。したがって、ポリシリコンの厚み、幅が一定とした場合、周辺との電位差無しの時のＰ型，Ｎ型ポリシリコン抵抗の抵抗値及び長さの比が次の関係式を満たすように形成し、それらを直列に接続することで、抵抗値の周辺との電位差による影響を相殺することが出来る。
つまり、Ｐ型ポリシリコン抵抗１とＮ型ポリシリコン抵抗２とは直列に接続されており、かつＰ型ポリシリコン抵抗１とＮ型ポリシリコン抵抗２が以下の関係式を満たしている。

但し、Ｐ型，Ｎ型のＰｏｌｙ抵抗のシート抵抗値はどちらも４００Ω／□以下である。
本発明に係る半導体装置は、直列に繋がれたＰ型，Ｎ型のポリシリコンの抵抗値及び長さが、上述した関係式を満たすことを特徴としている。
また、このＰ型，Ｎ型ポリシリコン抵抗は、同一基板上に形成されるＭＯＳのソース，ドレインを形成するイオン注入工程を利用して形成することを特徴としている。
Ｐ型，Ｎ型ポリシリコン抵抗の境界部については、ＰＮ接合となり逆方向電流が流れにくくなるため、シリサイド層を形成するか、配線層に引き上げて接続することが望ましい。

上述した図１は、同一のポリシリコンにレジストマスクを用いてイオン注入を行うことによりＰ型ポリシリコン抵抗１の領域と、Ｎ型ポリシリコン抵抗２の領域を作り分け、ＰＮ接合部にシリサイド層６を形成した構造を示している。これにより、ＰＮ接合の逆方向電圧が掛かった場合でも、ＰＮ接合部では、シリサイド層６を介して電流が流れるため、抵抗値への影響を排除することが出来る。

図２は、本発明に係る半導体装置の実施例２を説明するための断面構成図で、図中符号１１はＰ型ポリシリコン抵抗、１２はＮ型ポリシリコン抵抗、１３はコンタクト、１４はＬＯＣＯＳ酸化膜、１５はシリコン基板、１６はシリサンド層（ＴｉＳｉｘ）、１７はＡＬ配線（配線層）を示している。
Ｐ型ポリシリコン抵抗１１とＮ型ポリシリコン抵抗１２とが配線層１７を介して接続され、かつこの配線層１７がＬＯＣＯＳ酸化膜１７に接していない構造となっている。

Ｐ型ポリシリコン抵抗１１とＮ型ポリシリコン抵抗１２を別々に形成し、上層の配線層７を介して直列に接続させた構造を示している。このような構造にすることで、ＰＮ接合を作ることなくＰ型ポリシリコン１１とＮ型ポリシリコン１２を直列に繋ぐことが出来るので、電圧の方向に関係なく電流を流すことができる。

図３は、本発明に係る半導体装置の実施例３を説明するための断面構成図で、図中符号２１はＰ型ポリシリコン抵抗、２２はＮ型ポリシリコン抵抗、２３はコンタクト、２４はＬＯＣＯＳ酸化膜、２５はシリコン基板、２６はシリサンド層（ＴｉＳｉｘ）、２７はＡＬ配線（配線層）を示している。
ＬＯＣＯＳ酸化膜２４上にＰ型ポリシリコン抵抗２１とＮ型ポリシリコン抵抗２２とが直列に形成されており、Ｐ型ポリシリコン抵抗２１とＮ型ポリシリコン抵抗２２との境界部にはシリサイド層（ＴｉＳｉｘ）２６を形成している。
ポリシリコンの厚み、幅が一定の場合、この直列抵抗の抵抗値Ｒは以下のように表される。

ｌ_（Ｐ）、ｌ_（Ｎ）はＰ型，Ｎ型のポリシリコン抵抗の長さ、ρ_Ｓ（Ｐ）、ρ_Ｓ（Ｎ）は基板との電位差なしの時のシート抵抗値、α_Ｂ（Ｐ）、α_Ｂ（Ｎ）は周辺との電位差に対する抵抗値の変動率を示す係数、Ｖ_Ｂは周辺との電位差を示している。
ここで、Ｖ_Ｂに依らずＲが一定になるためには、Ｖ_ＢによるＮ型、Ｐ型ポリシリコン抵抗の抵抗値変動が常に相殺しなければならないため、以下の関係が成り立つ必要がある。

上式を整理すると以下のようになる。

Ｒ_（Ｐ）、Ｒ_（Ｎ）は、周辺との電位差が０Ｖの時のＰ型，Ｎ型ポリシリコン抵抗の抵抗値である。

図４は、Ｐ型，Ｎ型のポリシリコン抵抗において、基板電位を変化させたときの基板電位に対する抵抗値の変動率を調査した結果を示す図である。基板電位の変化に伴い、ポリシリコン界面で空乏化が起こり抵抗値が変化するが、その変化の方向は、Ｐ型とＮ型のポリシリコン抵抗で逆符合になっている。ここで、本発明者らは、シート抵抗値４００Ω／□以下の領域では、抵抗値の変動率α_Ｂ（Ｐ）、α_Ｂ（Ｎ）は、シート抵抗値を用いて次のように表すことが出来ることを見出した。

したがって、（３）式の関係は以下のように表すことが出来る。

さらに、本発明者らは、上述した関係式が以下の条件を満たす場合に、接続抵抗の抵抗値変動量が、Ｐ型，Ｎ型ポリシリコン単体での変動量の１０％以下に抑えることができることを見出したものである。

Ｐ型，Ｎ型ポリシリコン抵抗２１，２２は、ＭＯＳのソース，ドレイン領域を形成するイオン注入工程を利用して形成しており、Ｎ型ポリシリコン抵抗２２では、ヒ素（Ａｓ）を加速エネルギー６０［ｋｅＶ］で注入量１．３Ｅ＋１６［／ｃｍ２］、Ｐ型ポリシリコン抵抗２１では、二フッ化ボロン（ＢＦ２）を加速エネルギー６０［ｋｅＶ］で注入量３．７Ｅ＋１５［個／ｃｍ２］で注入した後、９５０［℃］程度の熱処理で拡散させることで、シート抵抗がそれぞれ９８［Ω／□］、２５０［Ω／□］程度となるようなポリシリコン抵抗が形成される。

周辺との電位差による抵抗値変動率は、ポリ抵抗のシート抵抗値に依存するため、注入量によっては抵抗値変動の大きいポリ抵抗が出来てしまうことがあるのに対して、本発明では、出来上がったポリシリコン抵抗のシート抵抗値に応じて関係式を満たすようなＰ型，Ｎ型ポリシリコンの長さの比を選択すればよいため、工程追加なしで容易に抵抗値変動のないポリシリコン抵抗を形成することができる。

これらの抵抗を直列に接続して基板電位による抵抗値変動を抑制する条件は、（８）式によって計算でき、ｌ_（Ｎ）／ｌ_（Ｐ）が３．４〜５となるように形成すればよいことがわかる。
また、Ｐ型，Ｎ型ポリシリコン抵抗の接合部上面には、シリサイド層６を形成しているため、ＰＮ接合の逆バイアスとなった場合でも、抵抗値に影響しない。

以上のような構造にすることで、効率的に抵抗値変動を相殺し、周辺との電位差による抵抗値変動が極力小さくなるポリシリコン抵抗を有する半導体装置を実現することができる。

１，１１，２１ Ｐ型ポリシリコン抵抗
２，１２，２２ Ｎ型ポリシリコン抵抗
３，１３，２３ コンタクト
７，１７，２７ ＡＬ配線（配線層）
４，１４，２４ ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜
５，１５，２５ シリコン基板
６，１６，２６ シリサンド層（ＴｉＳｉｘ）

Claims (4)

1. シリコン基板と、
   該シリコン基板上に形成された酸化膜と、
   該酸化膜上に形成されたＰ型ポリシリコン抵抗及びＮ型ポリシリコン抵抗と
   を備え、
   前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが直列に接続されており、かつ前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが以下の関係式
   

   

   （ここで、Ｒ_（Ｐ）、Ｒ_（Ｎ）は周辺との電位差が０Ｖの時のＰ型，Ｎ型ポリシリコン抵抗の抵抗値、ｌ_（Ｐ）、ｌ_（Ｎ）はＰ型，Ｎ型のポリシリコン抵抗の長さを示す）
   を満たすことを特徴とする半導体装置。
2. 前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが、シリサイド層を介して接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗とが配線層を介して接続され、かつ前記配線層が前記酸化膜に接していないことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記Ｐ型ポリシリコン抵抗と前記Ｎ型ポリシリコン抵抗が、同一基板上に形成されるＭＯＳのソース，ドレインを形成するイオン注入工程により形成されていることを特徴とする請求項１又は２に記載の半導体装置。

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