JPH07169919A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07169919A JPH07169919A JP5317004A JP31700493A JPH07169919A JP H07169919 A JPH07169919 A JP H07169919A JP 5317004 A JP5317004 A JP 5317004A JP 31700493 A JP31700493 A JP 31700493A JP H07169919 A JPH07169919 A JP H07169919A
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】抵抗値のばらつきが小となり、放熱作用が良好
となり、シリコン基板の高集積化を計れる半導体装置お
よびその製造方法を提供する。 【構成】シリコン基板１の主面に形成された絶縁膜２の
表面にその全ての裏面を被着して形成された島状の多結
晶シリコン膜６を有し、多結晶シリコン膜６の中央部に
所定の不純物を含有した抵抗素子７を形成し、多結晶シ
リコン膜６の中央部を除く周辺部に抵抗素子７の全側面
に被着する実質的に不純物を含有しないノンドープ領域
８を位置させる。また絶縁膜２上のみにノンドープの非
晶質シリコンパターン４を存在させた状態で熱処理する
ことにより、非晶質シリコンパターン４をノンドープの
多結晶シリコンパターン５に変換する。
となり、シリコン基板の高集積化を計れる半導体装置お
よびその製造方法を提供する。 【構成】シリコン基板１の主面に形成された絶縁膜２の
表面にその全ての裏面を被着して形成された島状の多結
晶シリコン膜６を有し、多結晶シリコン膜６の中央部に
所定の不純物を含有した抵抗素子７を形成し、多結晶シ
リコン膜６の中央部を除く周辺部に抵抗素子７の全側面
に被着する実質的に不純物を含有しないノンドープ領域
８を位置させる。また絶縁膜２上のみにノンドープの非
晶質シリコンパターン４を存在させた状態で熱処理する
ことにより、非晶質シリコンパターン４をノンドープの
多結晶シリコンパターン５に変換する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特に抵抗素子およびその製造方法に関
する。
造方法に係わり、特に抵抗素子およびその製造方法に関
する。
【０００２】
【従来の技術】図５に従来技術の抵抗素子を示す。
（Ａ）は断面図、（Ｂ）は斜視図である。単結晶シリコ
ン基板１上の絶縁膜２の上に多結晶シリコン膜をパター
ニングして抵抗素子２７を形成する。この抵抗素子２７
は、長さＬと幅Ｗと高さ（厚さ）Ｔと不純物濃度から抵
抗値を決定する抵抗本体部２０とその両側のコンタクト
部２１とを有している。
（Ａ）は断面図、（Ｂ）は斜視図である。単結晶シリコ
ン基板１上の絶縁膜２の上に多結晶シリコン膜をパター
ニングして抵抗素子２７を形成する。この抵抗素子２７
は、長さＬと幅Ｗと高さ（厚さ）Ｔと不純物濃度から抵
抗値を決定する抵抗本体部２０とその両側のコンタクト
部２１とを有している。
【０００３】図６に他の従来技術の抵抗素子を示す。
（Ａ）は断面図、（Ｂ）は平面図である。一導電型の単
結晶シリコン基板１内に逆導電型の不純物を拡散して逆
導電型の抵抗素子３７を形成する。この抵抗素子３７
は、長さＬと幅Ｗと深さＴと不純物濃度から抵抗値を決
定する抵抗本体部３０とその両側のコンタクト部３１と
を有している。
（Ａ）は断面図、（Ｂ）は平面図である。一導電型の単
結晶シリコン基板１内に逆導電型の不純物を拡散して逆
導電型の抵抗素子３７を形成する。この抵抗素子３７
は、長さＬと幅Ｗと深さＴと不純物濃度から抵抗値を決
定する抵抗本体部３０とその両側のコンタクト部３１と
を有している。
【０００４】別の従来技術として図７に示すような抵抗
素子が特開昭２−２８３０５８号公報に開示されてい
る。図７において、ＣＶＤ法で成長されたノンドープの
多結晶シリコン膜をパターニングし、絶縁膜２の上の部
分に不純物を導入して抵抗素子４７を形成する。この抵
抗素子４７は、抵抗値を決定する抵抗本体部４０とその
両側のコンタクト部４１とを有している。そしてコンタ
クト部４１と連続的に形成された多結晶シリコン膜のノ
ンドープ部４２が絶縁膜２に形成された開口４３内で単
結晶シリコン基板１に接続されており、このノンドープ
部４２を通して単結晶シリコン基板に放熱させて放熱性
の向上を計るものである。
素子が特開昭２−２８３０５８号公報に開示されてい
る。図７において、ＣＶＤ法で成長されたノンドープの
多結晶シリコン膜をパターニングし、絶縁膜２の上の部
分に不純物を導入して抵抗素子４７を形成する。この抵
抗素子４７は、抵抗値を決定する抵抗本体部４０とその
両側のコンタクト部４１とを有している。そしてコンタ
クト部４１と連続的に形成された多結晶シリコン膜のノ
ンドープ部４２が絶縁膜２に形成された開口４３内で単
結晶シリコン基板１に接続されており、このノンドープ
部４２を通して単結晶シリコン基板に放熱させて放熱性
の向上を計るものである。
【０００５】
【発明が解決しようとする課題】上記図５乃至図７の抵
抗素子には次のような問題を有する。
抗素子には次のような問題を有する。
【０００６】まず図５に示す抵抗素子は絶縁膜上に形成
してあるから他の素子が形成されるシリコン基板の集積
度を向上させることができるが、多結晶シリコン膜をエ
ッチングによりパターニングして抵抗素子２７を形状を
形成しているから、エッチングによる寸法のばらつきに
より、抵抗値が大きくばらついてしまう。例えば、Ｔが
２００ｎｍでマスクの幅が０．６μｍのとき、Ｗが０．
４〜０．６μｍとなり抵抗値が±２０％もばらついてし
まう。さらに、抵抗素子２７の抵抗本体部２０に発生し
た熱の放熱経路は、コンタクト部２１を通してそこに接
続する配線への経路と抵抗本体部２０の底面から絶縁膜
２を通しての経路であるから、放熱性に問題を生ずる。
してあるから他の素子が形成されるシリコン基板の集積
度を向上させることができるが、多結晶シリコン膜をエ
ッチングによりパターニングして抵抗素子２７を形状を
形成しているから、エッチングによる寸法のばらつきに
より、抵抗値が大きくばらついてしまう。例えば、Ｔが
２００ｎｍでマスクの幅が０．６μｍのとき、Ｗが０．
４〜０．６μｍとなり抵抗値が±２０％もばらついてし
まう。さらに、抵抗素子２７の抵抗本体部２０に発生し
た熱の放熱経路は、コンタクト部２１を通してそこに接
続する配線への経路と抵抗本体部２０の底面から絶縁膜
２を通しての経路であるから、放熱性に問題を生ずる。
【０００７】図６の抵抗素子はフォトレジストをマスク
として不純物を導入して抵抗素子の形状を形成すること
ができるから、形状のばらつきは小なく、したがってこ
れによる抵抗値のばらつきも小ない。また放熱性も良い
構造となる。しかしながら、他の素子が形成されるシリ
コン基板内に形成されているから、シリコン基板の集積
度を向上させる際に制約となる。またシリコン基板との
間で形成されるＰＮ接合による寄生容量が大きくなり高
速動作に支障を生じる。また、絶縁性が悪くなる。
として不純物を導入して抵抗素子の形状を形成すること
ができるから、形状のばらつきは小なく、したがってこ
れによる抵抗値のばらつきも小ない。また放熱性も良い
構造となる。しかしながら、他の素子が形成されるシリ
コン基板内に形成されているから、シリコン基板の集積
度を向上させる際に制約となる。またシリコン基板との
間で形成されるＰＮ接合による寄生容量が大きくなり高
速動作に支障を生じる。また、絶縁性が悪くなる。
【０００８】図７に示す抵抗素子は放熱性は向上する
が、抵抗素子の形状、すなわち幅方向の形状は選択エッ
チングによるから、図５と同様に抵抗値のばらつきが大
きくなる。また基板を露出させる開口４３を必要とする
からシリコン基板の集積度の向上に制約を生じる。さら
にこの多結晶シリコン膜はＣＶＤ法により堆積したもの
である。ＣＶＤ法による多結晶シリコンは粒径が０．０
１〜０．０５μｍと小さいために、不純物をイオン注入
した後の活性化熱処理の前後で抵抗値が大きく変動す
る。例えば、活性化熱処理の前後で抵抗値が５０％も大
きく変動し、かつその変動値のばらつきも３０％と大き
くなる。したがって最終的な抵抗値が特定しにくいとい
う欠点がある。
が、抵抗素子の形状、すなわち幅方向の形状は選択エッ
チングによるから、図５と同様に抵抗値のばらつきが大
きくなる。また基板を露出させる開口４３を必要とする
からシリコン基板の集積度の向上に制約を生じる。さら
にこの多結晶シリコン膜はＣＶＤ法により堆積したもの
である。ＣＶＤ法による多結晶シリコンは粒径が０．０
１〜０．０５μｍと小さいために、不純物をイオン注入
した後の活性化熱処理の前後で抵抗値が大きく変動す
る。例えば、活性化熱処理の前後で抵抗値が５０％も大
きく変動し、かつその変動値のばらつきも３０％と大き
くなる。したがって最終的な抵抗値が特定しにくいとい
う欠点がある。
【０００９】一方、図７を変更して、抵抗素子を形成す
るために非晶質シリコンを堆積し、開口４３に露出する
単結晶シリコンの表面部分を種にして熱処理をする方法
にした場合は、開口４３から単結晶シリコンが成長し
て、絶縁膜２上の開口に近い非晶質シリコンの部分は単
結晶シリコンに変換され、開口から離れるにしたがって
多結晶シリコンが多く混在する状態となる。したがって
全体的には粒径が大きくなるから活性化熱処理の前後で
抵抗値の変動の問題は生じない。しかしながら、開口４
３からの距離により結晶状態が異なる。単結晶シリコン
に形成した抵抗素子と多結晶シリコンに形成した抵抗素
子とは抵抗特性が異なるから、抵抗素子の配置設計にこ
の距離の要素を考慮する必要があり、設計が煩雑になっ
てしまう。また、上記のように方法を変更しても、幅方
向の形状のばらつきによる抵抗値のばらつきや、開口を
必要とすることによる単結晶シリコン基板の集積度の制
約に関しては図７と同様に問題となる。
るために非晶質シリコンを堆積し、開口４３に露出する
単結晶シリコンの表面部分を種にして熱処理をする方法
にした場合は、開口４３から単結晶シリコンが成長し
て、絶縁膜２上の開口に近い非晶質シリコンの部分は単
結晶シリコンに変換され、開口から離れるにしたがって
多結晶シリコンが多く混在する状態となる。したがって
全体的には粒径が大きくなるから活性化熱処理の前後で
抵抗値の変動の問題は生じない。しかしながら、開口４
３からの距離により結晶状態が異なる。単結晶シリコン
に形成した抵抗素子と多結晶シリコンに形成した抵抗素
子とは抵抗特性が異なるから、抵抗素子の配置設計にこ
の距離の要素を考慮する必要があり、設計が煩雑になっ
てしまう。また、上記のように方法を変更しても、幅方
向の形状のばらつきによる抵抗値のばらつきや、開口を
必要とすることによる単結晶シリコン基板の集積度の制
約に関しては図７と同様に問題となる。
【００１０】したがって本発明の目的は、抵抗値のばら
つきが小であり、放熱性が改善され、寄生容量の問題を
生じることなく、かつ半導体基板の高集積度の向上が計
れる半導体装置を提供することである。
つきが小であり、放熱性が改善され、寄生容量の問題を
生じることなく、かつ半導体基板の高集積度の向上が計
れる半導体装置を提供することである。
【００１１】本発明の他の目的は、上記半導体装置にお
いて活性化熱処理前後で抵抗値の変動を抑制できる半導
体装置の製造方法を提供することである。
いて活性化熱処理前後で抵抗値の変動を抑制できる半導
体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】本発明の特徴は、半導体
基板と、前記半導体基板の主面に形成された絶縁膜と、
前記絶縁膜の表面にその全ての裏面を被着して形成され
た島状の多結晶シリコン膜と、前記多結晶シリコン膜の
中央部に所定の不純物を含有して形成された抵抗素子
と、前記多結晶シリコン膜の前記中央部を除く周辺部に
位置して前記抵抗素子の全側面に被着せる実質的に不純
物がノンドープの多結晶シリコン領域とを有する半導体
装置にある。
基板と、前記半導体基板の主面に形成された絶縁膜と、
前記絶縁膜の表面にその全ての裏面を被着して形成され
た島状の多結晶シリコン膜と、前記多結晶シリコン膜の
中央部に所定の不純物を含有して形成された抵抗素子
と、前記多結晶シリコン膜の前記中央部を除く周辺部に
位置して前記抵抗素子の全側面に被着せる実質的に不純
物がノンドープの多結晶シリコン領域とを有する半導体
装置にある。
【００１３】本発明の他の特徴は、半導体基板上の絶縁
膜上に実質的に不純物がノンドープの非晶質シリコンを
堆積する工程と、前記非晶質シリコンをパターニングし
てその全ての裏面が前記絶縁膜の上面に被着された非晶
質シリコンパターンを形成する工程と、しかる後、熱処
理により前記非晶質シリコンパターンから変換された実
質的にノンドープの多結晶シリコンの選択的箇所に不純
物を導入することにより、多結晶シリコンのノンドープ
領域に囲まれた抵抗素子を形成する工程とを有する半導
体装置の製造方法にある。
膜上に実質的に不純物がノンドープの非晶質シリコンを
堆積する工程と、前記非晶質シリコンをパターニングし
てその全ての裏面が前記絶縁膜の上面に被着された非晶
質シリコンパターンを形成する工程と、しかる後、熱処
理により前記非晶質シリコンパターンから変換された実
質的にノンドープの多結晶シリコンの選択的箇所に不純
物を導入することにより、多結晶シリコンのノンドープ
領域に囲まれた抵抗素子を形成する工程とを有する半導
体装置の製造方法にある。
【００１４】上記半導体装置もしくはその製造方法にお
いて、ノンドープの多結晶シリコンもしくは非晶質シリ
コンは、不純物が含有してもその濃度は１×１０14ａｔ
ｏｍｓ・ｃｍ-3以下であることが好ましく、これにより
抵抗率を５０Ω・ｃｍ以上にすることができ、電気的に
は絶縁体であり熱的には良熱伝導体としての機能を有す
ることができる。また、多結晶シリコンの半分以上の体
積が２μｍ以上の粒径を有する結晶で占られていること
が好ましく、これにより活性化熱処理前後での抵抗値の
変動は無視できるように小さくすることができる。
いて、ノンドープの多結晶シリコンもしくは非晶質シリ
コンは、不純物が含有してもその濃度は１×１０14ａｔ
ｏｍｓ・ｃｍ-3以下であることが好ましく、これにより
抵抗率を５０Ω・ｃｍ以上にすることができ、電気的に
は絶縁体であり熱的には良熱伝導体としての機能を有す
ることができる。また、多結晶シリコンの半分以上の体
積が２μｍ以上の粒径を有する結晶で占られていること
が好ましく、これにより活性化熱処理前後での抵抗値の
変動は無視できるように小さくすることができる。
【００１５】
【実施例】以下、図面を参照して本発明を説明する。
【００１６】図１および図２は本発明の一実施例を示す
断面図および平面図である。
断面図および平面図である。
【００１７】まず図１（Ａ）に示すように、他の素子が
形成される単結晶シリコン基板１の主面に二酸化シリコ
ン膜等の絶縁膜２が形成され、全面に膜厚３０ｎｍ〜
０．５μｍの非晶質シリコン３を成長し堆積する。この
成長の際にはＰ型やＮ型の不純物を含有させないから非
晶質シリコン３はノンドープの膜である。また不所望に
不純物が存在してもその濃度は１×１０14ａｔｏｍｓ・
ｃｍ-3以下となるようにすることができる。
形成される単結晶シリコン基板１の主面に二酸化シリコ
ン膜等の絶縁膜２が形成され、全面に膜厚３０ｎｍ〜
０．５μｍの非晶質シリコン３を成長し堆積する。この
成長の際にはＰ型やＮ型の不純物を含有させないから非
晶質シリコン３はノンドープの膜である。また不所望に
不純物が存在してもその濃度は１×１０14ａｔｏｍｓ・
ｃｍ-3以下となるようにすることができる。
【００１８】次に図１（Ｂ）に示すように、非晶質シリ
コン３をパターニングして絶縁膜２の表面にその全ての
裏面を被着した非晶質シリコンパターン４の形状に形成
する。
コン３をパターニングして絶縁膜２の表面にその全ての
裏面を被着した非晶質シリコンパターン４の形状に形成
する。
【００１９】次に図１（Ｃ）に示すように、例えば６０
０℃で１２〜２４時間の熱処理を行う。これにより非晶
質シリコンパターン４の内部の各所で結晶を生じ、これ
を種として非晶質シリコンパターン４が多結晶シリコン
パターン５に変換する。この多結晶シリコンパターン５
の大部分は２〜５μｍの大きな粒径で示められ、それよ
り小さい結晶はこの大きな結晶間の界面に存在するだけ
の状態となる。すなわち、半分以上の体積が２μｍ以上
の粒径を有する結晶で占られた多結晶シリコンパターン
５が得られる。
０℃で１２〜２４時間の熱処理を行う。これにより非晶
質シリコンパターン４の内部の各所で結晶を生じ、これ
を種として非晶質シリコンパターン４が多結晶シリコン
パターン５に変換する。この多結晶シリコンパターン５
の大部分は２〜５μｍの大きな粒径で示められ、それよ
り小さい結晶はこの大きな結晶間の界面に存在するだけ
の状態となる。すなわち、半分以上の体積が２μｍ以上
の粒径を有する結晶で占られた多結晶シリコンパターン
５が得られる。
【００２０】また、結晶化の熱処理の際に絶縁膜２上に
のみに非晶質シリコンパターン４が膜を存在させてあ
り、この非晶質シリコンパターン４は単結晶シリコン基
板１にに被着していないから、熱処理により得られた多
結晶シリコンパターン５の各所において同じ結晶状態と
なる。
のみに非晶質シリコンパターン４が膜を存在させてあ
り、この非晶質シリコンパターン４は単結晶シリコン基
板１にに被着していないから、熱処理により得られた多
結晶シリコンパターン５の各所において同じ結晶状態と
なる。
【００２１】次に図１（Ｄ）に示すように、多結晶シリ
コンパターン５を素子配置設計に必要な大きさにパター
ニングして、ノンドープで絶縁膜２上のみに位置した平
面形状が島状の多結晶シリコン膜６を形状形成する。
コンパターン５を素子配置設計に必要な大きさにパター
ニングして、ノンドープで絶縁膜２上のみに位置した平
面形状が島状の多結晶シリコン膜６を形状形成する。
【００２２】次に図１（Ｅ）に示すように、フォトレジ
スト９をマスクにひ素、アンチモン等の不純物を、例え
ば１０ｋｅＶ程度の低エネルギーのイオン注入法によ
り、多結晶シリコン膜６の周辺部８を除く中央部７に導
入する。なおイオン注入のマスクはフォトレジスト９に
代えて、別の膜にフォトレジストで開口を形成しこの開
口に多結晶シリコン膜６の周辺部８をマスクする側壁
（サイドウォール）を形成しる方法を用いてもよい。
スト９をマスクにひ素、アンチモン等の不純物を、例え
ば１０ｋｅＶ程度の低エネルギーのイオン注入法によ
り、多結晶シリコン膜６の周辺部８を除く中央部７に導
入する。なおイオン注入のマスクはフォトレジスト９に
代えて、別の膜にフォトレジストで開口を形成しこの開
口に多結晶シリコン膜６の周辺部８をマスクする側壁
（サイドウォール）を形成しる方法を用いてもよい。
【００２３】次にフォトレジスト９を除去し、イオン注
入した不純物を活性化する熱処理を行う。この熱処理に
は低温短時間のラピッドサーマルアニール（ＲＴＡ）ま
たは低温のファーネスアニールが好ましい。また半分以
上の体積が２μｍ以上の粒径を有する結晶で占られた多
結晶シリコンを用いているから、この活性化熱処理によ
る抵抗値の変動や抵抗値のばらつきは無視できる程度に
小さい。
入した不純物を活性化する熱処理を行う。この熱処理に
は低温短時間のラピッドサーマルアニール（ＲＴＡ）ま
たは低温のファーネスアニールが好ましい。また半分以
上の体積が２μｍ以上の粒径を有する結晶で占られた多
結晶シリコンを用いているから、この活性化熱処理によ
る抵抗値の変動や抵抗値のばらつきは無視できる程度に
小さい。
【００２４】この工程により図２（Ａ）の平面図に示す
ように、島状の多結晶シリコン膜６の中央部に、例えば
不純物濃度が５×１０17ａｔｏｍｓ・ｃｍ-3の抵抗素子
７が形成され、この中央部を除く周辺部に位置して、実
質的に不純物が含有しない多結晶シリコンのノンドープ
領域８が抵抗素子で発生する熱を放熱するために抵抗素
子７の全側面に被着して位置した構造が得られる。そし
て抵抗素子７は長さＬと幅Ｗと高さ（厚さ）Ｔと不純物
濃度から抵抗値を決定する抵抗本体部１０とその両側の
コンタクト部１１とを有している。
ように、島状の多結晶シリコン膜６の中央部に、例えば
不純物濃度が５×１０17ａｔｏｍｓ・ｃｍ-3の抵抗素子
７が形成され、この中央部を除く周辺部に位置して、実
質的に不純物が含有しない多結晶シリコンのノンドープ
領域８が抵抗素子で発生する熱を放熱するために抵抗素
子７の全側面に被着して位置した構造が得られる。そし
て抵抗素子７は長さＬと幅Ｗと高さ（厚さ）Ｔと不純物
濃度から抵抗値を決定する抵抗本体部１０とその両側の
コンタクト部１１とを有している。
【００２５】そして図２（Ｂ）に示すように、層間絶縁
膜（図示省略）に形成されたコンタクト孔１２を通して
アルミ配線１３がコンタクト部１１に接続される。尚、
コンタクト部１１の３方向は絶縁性のノンドープの多結
晶シリコン領域８であるから、コンタクト部１１上から
多結晶シリコン領域８上にかけてコンタクト部１１より
大きい面積のコンタクト孔１２にすることもできる。
膜（図示省略）に形成されたコンタクト孔１２を通して
アルミ配線１３がコンタクト部１１に接続される。尚、
コンタクト部１１の３方向は絶縁性のノンドープの多結
晶シリコン領域８であるから、コンタクト部１１上から
多結晶シリコン領域８上にかけてコンタクト部１１より
大きい面積のコンタクト孔１２にすることもできる。
【００２６】図３は図１の工程の一部を変更した実施例
を示す断面図である。図１および図２に示す実施例と異
なるプロセスは、この実施例ではノンドープの非晶質シ
リコン３を最終的な形状にパターニングして非晶質シリ
コン膜１６を形状形成し（図３（Ｂ））、この非晶質シ
リコン膜１６を熱処理して最終的な形状の多結晶シリコ
ン膜６を形成することである。多結晶シリコン膜６の最
終的な形状が確定している時にはこのプロセスの方がパ
ターニングの工程が一回少なくなる。
を示す断面図である。図１および図２に示す実施例と異
なるプロセスは、この実施例ではノンドープの非晶質シ
リコン３を最終的な形状にパターニングして非晶質シリ
コン膜１６を形状形成し（図３（Ｂ））、この非晶質シ
リコン膜１６を熱処理して最終的な形状の多結晶シリコ
ン膜６を形成することである。多結晶シリコン膜６の最
終的な形状が確定している時にはこのプロセスの方がパ
ターニングの工程が一回少なくなる。
【００２７】図は省略するが他の変更した実施例とし
て、図１（Ｃ）の工程の後、図１（Ｄ）の工程を行わな
いで図１（Ｅ）および図２（Ａ）の工程で不純物を含有
した抵抗素子７を形成し、その後でその周囲のノンドー
プの多結晶シリコン領域８が所定の外形形状となるよう
に、図１（Ｄ）のパターニング工程を行って多結晶シリ
コン膜６を形状形成してもよい。この実施例のプロセス
によれば、抵抗素子を形成した後で他の素子を含めた配
置設計を変更することができる。
て、図１（Ｃ）の工程の後、図１（Ｄ）の工程を行わな
いで図１（Ｅ）および図２（Ａ）の工程で不純物を含有
した抵抗素子７を形成し、その後でその周囲のノンドー
プの多結晶シリコン領域８が所定の外形形状となるよう
に、図１（Ｄ）のパターニング工程を行って多結晶シリ
コン膜６を形状形成してもよい。この実施例のプロセス
によれば、抵抗素子を形成した後で他の素子を含めた配
置設計を変更することができる。
【００２８】図１および図２に示す実施例では多結晶シ
リコン膜６の全膜厚（Ｔ）にわたって不純物を含有させ
て抵抗素子７を形成させていた（図１（Ｅ））。しかし
図４に示すように、多結晶シリコン膜６の多結晶シリコ
ン膜の中央部の上部分のみに不純物を含有させて抵抗素
子１７を形成し、多結晶シリコン膜の周辺部と中央部の
下部分にノンドープ領域１８を位置させることもでき
る。このような構造により、他の条件が同一の場合に高
抵抗値が得られ、また抵抗本体部からの発熱はその側面
からだけでなくその底面からも有効に放熱することがで
きる。
リコン膜６の全膜厚（Ｔ）にわたって不純物を含有させ
て抵抗素子７を形成させていた（図１（Ｅ））。しかし
図４に示すように、多結晶シリコン膜６の多結晶シリコ
ン膜の中央部の上部分のみに不純物を含有させて抵抗素
子１７を形成し、多結晶シリコン膜の周辺部と中央部の
下部分にノンドープ領域１８を位置させることもでき
る。このような構造により、他の条件が同一の場合に高
抵抗値が得られ、また抵抗本体部からの発熱はその側面
からだけでなくその底面からも有効に放熱することがで
きる。
【００２９】
【発明の効果】以上のように本発明の半導体装置によれ
ば、抵抗素子の形状はエッチングによらずマスクパター
ンによる不純物の選択的導入により形成することができ
るから、抵抗素子の形状のばらつきが小となり、これに
より抵抗値のばらつきが小となる。また、放熱作用を行
うノンドープの多結晶シリコン領域が抵抗素子の抵抗本
体部の側面とも連続的に形成されているから、抵抗本体
部で発生した熱を効率よく放散することができる。ま
た、抵抗素子およびノンドープ領域からなる多結晶シリ
コン膜はその全裏面が絶縁膜の表面に被着形成したもの
であり、熱放散用のノンドープ領域はシリコン基板に接
続するものではないから、他の素子を形成するシリコン
基板の高集積化に支障を生じない。
ば、抵抗素子の形状はエッチングによらずマスクパター
ンによる不純物の選択的導入により形成することができ
るから、抵抗素子の形状のばらつきが小となり、これに
より抵抗値のばらつきが小となる。また、放熱作用を行
うノンドープの多結晶シリコン領域が抵抗素子の抵抗本
体部の側面とも連続的に形成されているから、抵抗本体
部で発生した熱を効率よく放散することができる。ま
た、抵抗素子およびノンドープ領域からなる多結晶シリ
コン膜はその全裏面が絶縁膜の表面に被着形成したもの
であり、熱放散用のノンドープ領域はシリコン基板に接
続するものではないから、他の素子を形成するシリコン
基板の高集積化に支障を生じない。
【００３０】さらに上記半導体装置を製造する本発明の
半導体装置の製造方法によれば、非晶質シリコンを熱処
理して多結晶シリコン膜に変換するものであるから、活
性化熱処理前後の抵抗値の変動を無視することができ
る。また、単結晶シリコン基板の表面部分に非晶質シリ
コンを被着しこの表面部分を種にして熱処理により結晶
化をするものではなく、非晶質シリコンパターンを絶縁
膜上のみに存在させてから熱処理により結晶化するから
パターン各部の結晶化の状態が均一となり、さらに単結
晶シリコン基板の表面部分に依存しないからこの点から
もシリコン基板の高集積化を促進することができる。
半導体装置の製造方法によれば、非晶質シリコンを熱処
理して多結晶シリコン膜に変換するものであるから、活
性化熱処理前後の抵抗値の変動を無視することができ
る。また、単結晶シリコン基板の表面部分に非晶質シリ
コンを被着しこの表面部分を種にして熱処理により結晶
化をするものではなく、非晶質シリコンパターンを絶縁
膜上のみに存在させてから熱処理により結晶化するから
パターン各部の結晶化の状態が均一となり、さらに単結
晶シリコン基板の表面部分に依存しないからこの点から
もシリコン基板の高集積化を促進することができる。
【図１】本発明の実施例の半導体装置の製造方法を工程
順に示した断面図である。
順に示した断面図である。
【図２】図１の続きの工程の製造方法および本発明の実
施例の半導体装置を示した平面図である。
施例の半導体装置を示した平面図である。
【図３】図１の工程の一部を変更した実施例を示す断面
図である。
図である。
【図４】図１の不純物の導入深さを変更した実施例を示
す断面図である。
す断面図である。
【図５】従来技術の抵抗素子を示す図であり、（Ａ）は
断面図、（Ｂ）は斜視図である。
断面図、（Ｂ）は斜視図である。
【図６】他の従来技術の抵抗素子を示す図であり、
（Ａ）は断面図、（Ｂ）は平面図である。
（Ａ）は断面図、（Ｂ）は平面図である。
【図７】別の従来技術の抵抗素子を示す断面図である。
１ 単結晶シリコン基板 ２ 絶縁膜 ３ 非晶質シリコン ４ 非晶質シリコンパターン ５ 多結晶シリコンパターン ６ 多結晶シリコン膜 ７ 抵抗素子（多結晶シリコン膜の中央部） ８ 多結晶シリコンのノンドープ領域（多結晶シリコ
ン膜の周辺部） ９ フォトレジスト １０ 抵抗素子の抵抗本体部 １１ 抵抗素子のコンタクト部 １２ コンタクト孔 １３ アルミ配線 １６ 非晶質シリコン膜 １７ 多結晶シリコン膜の中央部の上部分に形成され
た抵抗素子 １８ 多結晶シリコン膜の周辺部と中央部の下部分に
位置するノンドープ領域 ２０，３０，４０ 抵抗素子の抵抗本体部 ２１，３１，４１ 抵抗素子のコンタクト部 ２７，３７，４７ 抵抗素子 ４２ 多結晶シリコン膜のノンドープ部 ４３ 開口
ン膜の周辺部） ９ フォトレジスト １０ 抵抗素子の抵抗本体部 １１ 抵抗素子のコンタクト部 １２ コンタクト孔 １３ アルミ配線 １６ 非晶質シリコン膜 １７ 多結晶シリコン膜の中央部の上部分に形成され
た抵抗素子 １８ 多結晶シリコン膜の周辺部と中央部の下部分に
位置するノンドープ領域 ２０，３０，４０ 抵抗素子の抵抗本体部 ２１，３１，４１ 抵抗素子のコンタクト部 ２７，３７，４７ 抵抗素子 ４２ 多結晶シリコン膜のノンドープ部 ４３ 開口
Claims (8)
- 【請求項１】 半導体基板と、前記半導体基板の主面に
形成された絶縁膜と、前記絶縁膜の表面にその全ての裏
面を被着して形成された多結晶シリコン膜と、前記多結
晶シリコン膜の中央部に所定の不純物を含有して形成さ
れた抵抗素子と、前記多結晶シリコン膜の前記中央部を
除く周辺部に位置して前記抵抗素子の全側面に被着せる
実質的に不純物がノンドープの多結晶シリコン領域とを
有することを特徴とする半導体装置。 - 【請求項２】 前記多結晶シリコン領域の不純物濃度は
１×１０14ａｔｏｍｓ・ｃｍ-3以下であることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記多結晶シリコン膜の半分以上の体積
が２μｍ以上の粒径を有する結晶で占られていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記抵抗素子は抵抗値を決定する抵抗本
体部とその両側のコンタクト部とを有して構成されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 半導体基板上の絶縁膜上に実質的に不純
物がノンドープの非晶質シリコンを堆積する工程と、前
記非晶質シリコンをパターニングしてその全ての裏面が
前記絶縁膜の上面に被着された非晶質シリコンパターン
を形成する工程と、しかる後、熱処理により前記非晶質
シリコンパターンから変換された実質的にノンドープの
多結晶シリコンの選択的箇所に不純物を導入することに
より、多結晶シリコンのノンドープ領域に囲まれた抵抗
素子を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項６】 前記実質的に不純物がノンドープとは、
不純物濃度が１×１０14ａｔｏｍｓ・ｃｍ-3以下である
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記熱処理により得られた前記多結晶シ
リコンの半分以上の体積が２μｍ以上の粒径を有する結
晶で占られていることを特徴とする請求項５に記載の半
導体装置の製造方法。 - 【請求項８】 前記抵抗素子は抵抗値を決定する抵抗本
体部とその両側のコンタクト部とを有して構成されてい
ることを特徴とする請求項５に記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317004A JP2710197B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
| US08/357,321 US5510642A (en) | 1993-12-16 | 1994-12-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317004A JP2710197B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169919A true JPH07169919A (ja) | 1995-07-04 |
| JP2710197B2 JP2710197B2 (ja) | 1998-02-10 |
Family
ID=18083344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317004A Expired - Lifetime JP2710197B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5510642A (ja) |
| JP (1) | JP2710197B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004528719A (ja) * | 2001-05-22 | 2004-09-16 | ゼネラル セミコンダクター，インク． | 静電気放電保護のためのツェナーダイオードを備える二重拡散金属酸化膜半導体トランジスタ |
| JP2004363234A (ja) * | 2003-06-03 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2007335580A (ja) * | 2006-06-14 | 2007-12-27 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2012204807A (ja) * | 2011-03-28 | 2012-10-22 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
| JP2013197311A (ja) * | 2012-03-19 | 2013-09-30 | Lapis Semiconductor Co Ltd | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3124473B2 (ja) * | 1994-08-19 | 2001-01-15 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
| US5668037A (en) * | 1995-10-06 | 1997-09-16 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
| US6130137A (en) * | 1997-10-20 | 2000-10-10 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
| US20040235258A1 (en) * | 2003-05-19 | 2004-11-25 | Wu David Donggang | Method of forming resistive structures |
| WO2005013368A1 (ja) * | 2003-07-31 | 2005-02-10 | Fujitsu Limited | 半導体装置 |
| JP5139689B2 (ja) * | 2007-02-07 | 2013-02-06 | セイコーインスツル株式会社 | 半導体装置とその製造方法 |
| US11764111B2 (en) * | 2019-10-24 | 2023-09-19 | Texas Instruments Incorporated | Reducing cross-wafer variability for minimum width resistors |
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| JPH0294555A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | トリミング抵抗体 |
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|---|---|---|---|---|
| JPH01214048A (ja) * | 1988-02-23 | 1989-08-28 | Fujitsu Ltd | 半導体集積装置 |
| JPH02283058A (ja) * | 1989-04-24 | 1990-11-20 | Nec Corp | 半導体装置 |
| JPH04199674A (ja) * | 1990-11-29 | 1992-07-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5316978A (en) * | 1993-03-25 | 1994-05-31 | Northern Telecom Limited | Forming resistors for intergrated circuits |
-
1993
- 1993-12-16 JP JP5317004A patent/JP2710197B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-16 US US08/357,321 patent/US5510642A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2710197B2 (ja) | 1998-02-10 |
| US5510642A (en) | 1996-04-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970924 |