JP2004111736A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 173
- 239000013078 crystal Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000926 separation method Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 105
- 229910021332 silicide Inorganic materials 0.000 abstract description 104
- 230000000694 effects Effects 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 230
- 239000010410 layer Substances 0.000 description 132
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 51
- 229910017052 cobalt Inorganic materials 0.000 description 50
- 239000010941 cobalt Substances 0.000 description 50
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 239000000126 substance Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000004380 ashing Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 229910021334 nickel silicide Inorganic materials 0.000 description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021339 platinum silicide Inorganic materials 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000009833 condensation Methods 0.000 description 2
- 230000005494 condensation Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- -1 ammonia peroxide Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】ゲート電極に、第1の多結晶シリコン膜22に対して、所定の結晶面方位が配向した、結晶粒径の小さい第2の多結晶シリコン膜25を第1の多結晶シリコン膜22上方に備えるようにして、第2の多結晶シリコン膜25にシリサイド層を形成するときに、シリサイド反応の速度が局所的に異なる箇所が存在する場合でも、第1の多結晶シリコン膜22とのシリサイド反応よりも、第2の多結晶シリコン膜25の未反応部分とのシリサイド反応を早く行なわせることができるようにする。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート電極にシリサイド層を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化・微細化の要請に伴い、ゲート電極も更なる縮小の一途を辿っている。この場合、ゲート電極の抵抗値の低減化を図り、高速駆動を可能とする手法として、多結晶シリコンを材料とするゲート電極をシリサイド化する技術が広く採用されている。
【0003】
【特許文献1】
特開平10−209296号公報
【特許文献2】
特開平7−37992号公報
【0004】
【発明が解決しようとする課題】
しかしながら、半導体装置の微細化をさらに進展させていくと、CMOSトランジスタを作製する際のゲート電極のシリサイド化を行なうときに、以下に示すように、シリサイド層が形成される多結晶シリコン膜に起因した種々の問題が生じてくる。
【0005】
まず、半導体装置の微細化に伴って、多結晶シリコン膜からなるゲート電極の電極幅が狭くなってくると、ゲート電極に形成される高融点金属シリサイド層の抵抗値が高くなる、いわゆる細線効果が生じるという問題がある。例えば、図12は、ゲート電極上にコバルトシリサイド層(CoSi2層)を形成したときのその抵抗値の特性図を示しているが、ゲート電極幅が約0.1μm以下になると抵抗値が急激に高くなり、細線効果が顕著になっていることがわかる。
【0006】
また、ゲート電極上に形成されたシリサイド層と多結晶シリコン膜との界面の凹凸は、熱処理等のストレスを加えた際にシリサイド層の凝縮を誘発し、シリサイド層の抵抗値のばらつきを増加させるという問題がある。さらに、ゲート電極上において局所的に過剰なシリサイド層が形成された場合、下地膜の多結晶にストレスが生じ、ゲート絶縁膜の劣化を招くという問題もある。
【0007】
本発明は上述の問題点に鑑みてなされたものであり、細線効果によるゲート電極の抵抗値の増加を抑制するとともに、そのゲート電極の抵抗ばらつきを低減させ、かつゲート絶縁膜の劣化を防止する信頼性の高い半導体装置及びその製造方法を実現することを目的とする。
【0008】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0009】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記ゲート電極は、前記ゲート絶縁膜上に形成された第1の多結晶シリコン膜と、前記第1の多結晶シリコン膜の上方に形成され、当該第1の多結晶シリコン膜とは異なる結晶状態であり、少なくとも上層がシリサイド化されてなる第2の多結晶シリコン膜とを有することを特徴とするものである。
【0010】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して第1の多結晶シリコン膜を形成する第1の工程と、前記第1の多結晶シリコン膜の上方に当該第1の多結晶シリコン膜とは結晶状態が異なる第2の多結晶シリコン膜を形成する第2の工程と、前記第2の多結晶シリコン膜の少なくとも上方をシリサイド化し、前記第1の多結晶シリコン膜と前記シリサイド化された前記第2の多結晶シリコン膜とを有するゲート電極を形成する第3の工程とを含むことを特徴とするものである。
【0011】
【発明の実施の形態】
−本発明の半導体装置及びその製造方法の骨子−
以下に、本発明の半導体装置及びその製造方法の骨子について説明する。
【0012】
前述したように、半導体装置の微細化の要請に伴ってゲート電極幅を狭くしていくと、ゲート電極上に形成されるシリサイド層の抵抗値が上昇する、いわゆる「細線効果」が問題となり、特にN型ゲート電極上で顕著に見られる。加えて、多結晶シリコン膜からなるゲート電極に形成されるシリサイド層には、シリコンの未反応部が数多く存在する。
【0013】
図13は、多結晶シリコン膜に形成されたコバルトシリサイド層の断面図である。この図から、コバルトシリサイド層中に存在するシリコンの未反応部の大きさが約0.1μm程度であることがわかる。従来のゲート電極では、上述したシリコンの未反応部がシリサイド層に一様に存在しているため、ゲート電極幅が狭くなってくると、このシリコンの未反応部によって局部的な断線が生じる。これによって、コバルトシリサイド層をゲート電極に形成する場合には、図12に示すように、ゲート電極幅が約0.1μm以下になると、コバルトシリサイド層の抵抗値の上昇を招くことになる。
【0014】
図14は、多結晶シリコン膜に形成されたコバルトシリサイド層の形成状態を透過型電子顕微鏡(TEM)にて観察した断面図である。この図から、局所的に過剰なシリサイド層が形成されて、シリサイド層の凹凸が生じているのがわかる。このシリサイド層の凹凸は、熱処理等のストレスを加えた際の凝縮により、シリサイド層の抵抗値のばらつきを増加させることになる。さらに、過剰なシリサイド反応によって多結晶シリコン膜中の格子定数が局所的に変動して多結晶シリコン膜膜中にストレスを生じさせて、ゲート絶縁膜の劣化を誘発することにもつながる。
【0015】
このように、多結晶シリコン膜のシリサイド化は、シリサイド層におけるシリコンの未反応部の発生や過剰なシリサイド層形成により、問題をより煩雑化させている。
【0016】
そこで、本発明者は、シリコンの未反応部の発生や過剰なシリサイド層形成を抑制する手段として、結晶状態、例えば結晶面方位や結晶粒径の異なる2層構造の多結晶シリコン膜からなるゲート電極の半導体装置を案出した。
【0017】
図1に、本発明の骨子を説明する半導体装置の概略図を示す。
この半導体装置には、半導体基板1上にゲート絶縁膜5を介して形成された第1の多結晶シリコン膜22と、分離層23を介して形成され、第1の多結晶シリコン膜22とは結晶面方位や結晶粒径等の結晶状態が異なる第2の多結晶シリコン膜25との2層構造からなるゲート電極を備えている。
【0018】
このように、第1の多結晶シリコン膜22に対して、所定の結晶面方位を配向した、結晶粒径の小さい第2の多結晶シリコン膜25を第1の多結晶シリコン膜22の上方に構成することで、シリサイド層を形成するときに、シリサイド反応の速度が異なる部分が局所的に存在しても、第1の多結晶シリコン膜22との反応を遅延させて、第2の多結晶シリコン膜の未反応部分とのシリサイド反応を行なわせることができる。これにより、シリコンの未反応部及び凹凸の発生を低減したシリサイド層を形成することができる。
【0019】
シリサイド層を形成する第2の多結晶シリコン膜25については、膜質改善に取り組み、シリサイド層と格子定数のミスマッチが少ない結晶面方位を有した多結晶シリコン膜が必要であることを案出した。例えば、シリサイド層がコバルトシリサイド層である場合には、特に、シリコン結晶面方位(111)は、格子定数が31.83nmであり、格子定数が30.80nmであるコバルトシリサイド結晶面方位(111)とのミスマッチが少なく、コバルトシリサイドの形成を良好に行なうことができる。そこで、シリサイド層を形成する第2の多結晶シリコン膜25として、シリコン結晶面方位(111)に配向し易い多結晶シリコン膜とすることが必要であり、この多結晶シリコン膜の形成手法として、非結晶シリコン膜を熱処理により結晶化する方法を案出した。
【0020】
図3(a)に示すように、非結晶シリコン膜を結晶化させて形成した多結晶シリコン膜は、通常の多結晶シリコン膜に比べて、シリコン結晶面方位(111)が配向しやすい結果となっている。そして、このようなシリコン結晶面方位(111)が配向した第2の多結晶シリコン膜25では、シリサイド反応が促進されて、シリコンの未反応が起こりにくくなり、図3(b)の抵抗値特性に示すように、通常の多結晶シリコン膜よりも低抵抗なコバルトシリサイド層を形成することができる。
【0021】
第2の多結晶シリコン膜25を形成するには、第1の多結晶シリコン膜22上に極めて薄く、均一な分離層23を形成する必要がある。この分離層23としては、例えば塩酸等の薬液処理によって膜厚0.2nm〜1.0nm程度に薄く形成された酸化膜層などが挙げられる。この分離層23を有することで、CVD法によって第2の多結晶シリコン膜25を形成する際に、第1の多結晶シリコン膜22を核として第2の多結晶シリコン膜25が成長してしまうのを防止できる。
【0022】
また、分離層23は、高融点金属のシリサイド反応を制御することもできる。例えば分離層23が酸化膜で形成されているときに、高融点金属としてコバルトを用いたコバルトシリサイド層の形成において、コバルト原子自身に酸化膜への還元能力がないことから、この酸化膜により第1の多結晶シリコン膜22とのシリサイド反応を遮断して、第2の多結晶シリコン膜25のみにシリサイド層を形成することができる。これにより、第2の多結晶シリコン膜25の膜厚によって形成されるシリサイド層の厚さを制御することが可能となる。
【0023】
続いて、図2に、図1で示した半導体装置に高融点金属を堆積したときのシリサイド反応の進行について示す。以下、シリサイド層を形成するための高融点金属として、コバルトを用いた例で説明する。
【0024】
図2(a)に示すように、図1に示した半導体装置のゲート電極にコバルト28が堆積されると、シリサイド反応が起こり、第2の多結晶シリコン膜25にコバルトシリサイド層(CoSi2膜)26が形成される。ここで、形成されたコバルトシリサイド層には、局所的にシリサイド反応の異なる箇所Gが存在している。
【0025】
続いて、図2(b)に示すように、シリサイド反応が進行して、分離層23まで形成されたコバルトシリサイド層26が複数箇所に存在する。
【0026】
続いて、図2(c)に示すように、さらにシリサイド反応が進行すると、分離層23で遮断されるために第1の多結晶シリコン膜22にはコバルトシリサイド層26が形成されずに、第2の多結晶シリコン膜25の未反応部分にコバルトシリサイド層26が形成される。
【0027】
ところで、特開平10−209296号公報の『半導体装置及びその製造方法』では、「ゲート電極が、下層の多結晶シリコン膜と上層の非結晶シリコン膜とからなる2層膜構造」を開示しているが、本発明では、第1の多結晶シリコン膜と、その上方に第1の多結晶シリコン膜とは結晶状態の異なる第2の多結晶シリコン膜との2層膜構造のゲート電極を提案しており、上層を多結晶シリコン膜で構成している点で異なる。
【0028】
また、特開平7−37992号公報の『半導体装置の製造方法』では、「素子分離領域及びゲート絶縁膜が形成された半導体基板上にアモルファスシリコン層を形成する工程と、…、熱処理することによって前記アモルファスシリコン層を多結晶シリコン層にする工程と、この多結晶シリコン層上に金属シリサイド層を形成した後、…」を開示しているが、本発明では、ゲート絶縁膜上に第1の多結晶シリコン膜を形成した後、非結晶シリコン膜を堆積し、熱処理によって非結晶シリコン膜を結晶化させて第2の多結晶シリコン膜を形成して、2層構造のゲート電極とする点が異なる。即ち、本発明が解決しようとしている問題の1つであるシリサイド反応の制御は、2層構造ならではの発明であり、特開平7−37992号公報で記載されている単層構造のゲート電極とは、明らかにその構成が異なる。
【0029】
次に、添付図面を参照しながら、本発明の半導体装置及びその製造方法の骨子を踏まえた諸実施形態について説明する。
【0030】
本実施形態では、半導体装置としてCMOS型トランジスタを開示する。
図4は、本発明の実施形態におけるCMOS型トランジスタの概略構成図である。
【0031】
−本実施形態のCMOS型トランジスタの構成−
本実施形態のCMOS型トランジスタは、図4に示すように、シリコン(Si)からなる半導体基板1と、NMOSトランジスタ100とPMOSトランジスタ200との素子活性領域を画定するSTI(Shallow Trench Isolation)2と、NMOSトランジスタ100を作製する領域に形成されたP型ウェル3と、PMOSトランジスタ200を作製する領域に形成されたN型ウェル4と、半導体基板1上に形成されたゲート絶縁膜5と、ゲート絶縁膜5上に所定形状で形成されたゲート電極6と、ゲート電極6の側壁に保護膜として形成されたサイドウォール7と、NMOSトランジスタ100を作製する領域の半導体基板1の表層に形成されたソース8及びドレイン9と、PMOSトランジスタ200を作製する領域の半導体基板1の表層に形成されたソース10及びドレイン11と、各配線層を電気的に絶縁分離する層間絶縁膜12と、層間絶縁膜12中のコンタクトホールに埋め込まれたタングステン・プラグ13とを備えている。
【0032】
ゲート電極6は、第1の多結晶シリコン膜22と、第1の多結晶シリコン膜22上に極めて薄く、かつ均一に形成されたケミカル酸化膜(分離層)23と、ケミカル酸化膜23上に形成され、コバルトシリサイド層(CoSi2層)26が形成されている第2の多結晶シリコン膜25とで形成されている。また、本実施形態においては、第2の多結晶シリコン膜25が全てコバルトシリサイド層26となってもよい。
【0033】
第2の多結晶シリコン膜25は、第1の多結晶シリコン膜22と比べて、コバルトシリサイド層とマッチングがよいシリコン結晶面方位(111)を多く有し、また、結晶粒径が小さく形成されている。このように、第2の多結晶シリコン膜25を形成することで、シリコンの未反応部を低減した良質なコバルトシリサイド層26を形成することができるとともに、仮に局所的にシリサイド形成速度が異なった場合でも、第1の多結晶シリコン膜22とのシリサイド反応よりも第2の多結晶シリコン膜25の未反応部分とのシリサイド反応を早めることができ、コバルトシリサイド層と多結晶シリコン膜との界面の凹凸を少なくすることができる。
【0034】
ケミカル酸化膜23は、第2の多結晶シリコン膜25と第1の多結晶シリコン膜22とを分離するための分離層として形成されるものである。このケミカル酸化膜23によって、第2の多結晶シリコン膜25がコバルトとのシリサイド反応を起こし、局所的にその反応速度が異なる場合でも、第1の多結晶シリコン膜22とのシリサイド反応をブロックしてシリサイド層の形成を均一に制御することができる。
【0035】
また、NMOSトランジスタ100のソース8とドレイン9及びNMOSトランジスタ200のソース10とドレイン11には、その表面にコバルトシリサイド層8b、9b、10b、11bが形成されており、本実施形態のCMOSトランジスタはサリサイド(Self Align Silicide)構造で形成されている。
【0036】
−本実施形態におけるCMOS型トランジスタの第1の製造方法−
次に、本発明の実施形態におけるCMOS型トランジスタの第1の製造方法を説明する。
図5〜図7は、図4におけるCMOS型トランジスタの第1の製造方法を工程順に示した概略断面図である。
【0037】
まず、図5(a)に示すように、シリコン(Si)からなる半導体基板1に、STI(Shallow Trench Isolation)2を形成して素子活性領域を画定した後、NMOSトランジスタ100を作製する領域に、例えばホウ素(B)を注入してP型ウェル3を形成し、さらに、PMOSトランジスタ200を作製する領域に、例えば砒素(As)を注入してN型ウェル4を形成する。
【0038】
続いて、半導体基板1の表面を温度850℃〜1050℃の温度条件で高温加熱して、シリコン酸化膜(SiO2膜)21を膜厚5nm〜10nmで形成する。その後、シリコン酸化膜21上に、CVD法にて第1の多結晶シリコン膜22を膜厚100nm〜200nmで堆積する。
【0039】
続いて、図5(c)に示すように、過酸化水素水等の薬液処理をおこなって、第1の多結晶シリコン膜22上にケミカル酸化膜23を膜厚0.2nm〜1.0nmで形成する。薬液処理によってケミカル酸化膜23を形成することにより、熱を加えることなく、膜厚が均一で、かつ極薄の膜を形成することができる。その後、ケミカル酸化膜23上に、CVD法にて非結晶シリコン膜(アモルファスシリコン膜)24を膜厚5nm〜50nmで堆積する。
【0040】
続いて、図5(d)に示すように、フォトリソグラフィーにより非結晶シリコン膜24上にレジストパターン31を形成した後、レジストパターン31をマスクとしてドライエッチングを行ない、所定形状からなる非結晶シリコン膜24、ケミカル酸化膜23及び第1の多結晶シリコン膜22と、シリコン酸化膜21からなるゲート絶縁膜5を形成する。
【0041】
続いて、O2プラズマを用いた灰化処理等によりレジストパターン31を除去した後、図6(a)に示すように、CVD法により全面にシリコン酸化膜(TEOS)27を膜厚100nm〜200nmで堆積する。
【0042】
続いて、図6(b)に示すように、シリコン酸化膜27の全面を反応性イオンエッチング(RIE)等により異方性エッチング(エッチバック)し、シリコン酸化膜27を非結晶シリコン膜24、ケミカル酸化膜23、第1の多結晶シリコン膜22及びシリコン酸化膜21の両側面のみに残してサイドウォール7を形成する。
【0043】
続いて、図6(c)に示すように、フォトリソグラフィーによりPMOSトランジスタ200を作製する領域をマスクするレジストパターン32を形成して、全面に砒素(As)を加速エネルギー2keV〜15keV、半導体基板1の表面に対する垂直方向からの傾斜角0°程度、ドーズ量1×1014/cm2〜8×1014/cm2の条件でイオン注入を行ない、N型拡散層8a、9aを形成する。
【0044】
続いて、O2プラズマを用いた灰化処理等によりレジストパターン32を除去した後、図6(d)に示すように、フォトリソグラフィーによりNMOSトランジスタ100を作製する領域をマスクするレジストパターン33を形成して、全面にリン(P)を加速エネルギー15keV〜25keV、傾斜角0°程度、ドーズ量2×1013/cm2〜8×1014/cm2の条件でイオン注入を行ない、P型拡散層10a、11aを形成する。
【0045】
続いて、O2プラズマを用いた灰化処理等によりレジストパターン33を除去した後、図7(a)に示すように、半導体基板1の表面を温度950℃〜1050℃、時間10秒のアニールを行なって、イオン注入した不純物の活性化を行なうとともに、非結晶シリコン膜24を結晶化して、第1の多結晶シリコン膜22とは結晶粒径や配向性の異なる第2の多結晶シリコン膜25を形成する。
【0046】
続いて、図7(b)に示すように、スパッタリング法により全面に高融点金属膜であるコバルト薄膜(Co薄膜)28を膜厚5nm〜15nmで堆積する。また、このとき、不図示のキャップ層としての窒化チタン膜(TiN)も堆積する。
【0047】
続いて、図7(c)に示すように、2段階アニールによってコバルトシリサイド層8b、9b、10b、11b、26を自己整合的に形成する。ここで、2段階アニールによるコバルトシリサイド層8b、9b、10b、11b、26の形成は、例えば1番目のアニールとして温度520℃、時間30秒のアニールを行なった後、アンモニア過水等を用いて未反応なコバルト薄膜28と不図示の窒化チタン膜(TiN)を除去し、2番目のアニールとして温度840℃、時間30秒のアニールを行なう。これにより、第1の多結晶シリコン膜22、ケミカル酸化膜23、コバルトシリサイド層26を上面に有する第2の多結晶シリコン膜25からなるゲート電極6が形成される。さらに、NMOSトランジスタ100を作製する領域には、N型拡散層8aの上面にコバルトシリサイド層8bを備えるソース8と、N型拡散層9aの上面にコバルトシリサイド層9bを備えるドレイン9とが形成され、PMOSトランジスタ200を作製する領域には、P型拡散層10aの上面にコバルトシリサイド層10bを備えるソース10と、P型拡散層11aの上面にコバルトシリサイド層11bを備えるドレイン11とが形成される。
【0048】
続いて、図7(d)に示すように、CVD法によって層間絶縁膜12を堆積し、ドライエッチングにより層間絶縁膜12中に引き出し電極用のコンタクトホールを形成する。そして、CVD法によって全面にタングステン(W)を堆積させた後、CMPで表面を研磨し、コンタクトホールに埋め込まれたタングステン・プラグ13を形成する。
【0049】
しかる後に、タングステン・プラグ13に接続する引き出し電極を形成した後、さらに、デバイスを保護するための表面保護膜(パシベーション保護膜)を形成して、本実施形態のCMOS型トランジスタを完成させる。
【0050】
−本実施形態におけるCMOS型トランジスタの第2の製造方法−
次に、本発明の実施形態におけるCMOS型トランジスタの第2の製造方法を説明する。第2の製造方法では、高温加熱を行なって非結晶シリコン膜24を結晶化して第2の多結晶シリコン膜25の形成を、レジストを用いてパターニングする前に行なったものである。なお、第1の製造方法で説明した構成要素等については同符号を記す。
【0051】
第2の製造方法では、まず図5(a)〜(c)の各工程を経る。
【0052】
続いて、図8(a)に示すように、半導体基板1の表面を温度950℃〜1050℃、時間10秒のアニールを行なって、非結晶シリコン膜24を結晶化して、第1の多結晶シリコン膜22とは結晶粒径や配向性の異なる第2の多結晶シリコン膜25を形成する。
【0053】
続いて、図8(b)に示すように、フォトリソグラフィーにより第2の多結晶シリコン膜25上にレジストパターン31を形成した後、レジストパターン31をマスクとしてドライエッチングを行ない、所定形状からなる第2の多結晶シリコン膜25、ケミカル酸化膜23及び第1の多結晶シリコン膜22と、シリコン酸化膜21からなるゲート絶縁膜5を形成する。
【0054】
続いて、O2プラズマを用いた灰化処理等によりレジストパターン31を除去した後、図8(c)に示すように、CVD法により全面にシリコン酸化膜(TEOS)27を膜厚100nm〜200nmで堆積する。
【0055】
続いて、図8(d)に示すように、シリコン酸化膜27の全面を反応性イオンエッチング(RIE)等により異方性エッチング(エッチバック)し、シリコン酸化膜27を第2の多結晶シリコン膜25、ケミカル酸化膜23、第1の多結晶シリコン膜22及びシリコン酸化膜21の両側面のみに残してサイドウォール7を形成する。
【0056】
続いて、図9(a)に示すように、フォトリソグラフィーによりPMOSトランジスタ200を作製する領域をマスクするレジストパターン32を形成して、全面に砒素(As)を加速エネルギー2keV〜15keV、傾斜角0°程度、ドーズ量1×1014/cm2〜8×1014/cm2の条件でイオン注入を行ない、N型拡散層8a、9aを形成する。
【0057】
続いて、O2プラズマを用いた灰化処理等によりレジストパターン32を除去した後、図9(b)に示すように、フォトリソグラフィーによりNMOSトランジスタ100を作製する領域をマスクするレジストパターン33を形成して、全面にリン(P)を加速エネルギー15keV〜25keV、傾斜角0°程度、ドーズ量2×1013/cm2〜8×1014/cm2の条件でイオン注入を行ない、P型拡散層10a、11aを形成する。
【0058】
続いて、O2プラズマを用いた灰化処理等によりレジストパターン33を除去した後、図9(c)に示すように、半導体基板1の表面を温度950℃〜1050℃、時間10秒のアニールを行なって、イオン注入した不純物の活性化を行なう。
【0059】
続いて、図7(b)〜図7(d)の各工程を経る。
【0060】
しかる後に、タングステン・プラグ13に接続する引き出し電極を形成した後、さらに、デバイスを保護するための表面保護膜(パシベーション保護膜)を形成して、本実施形態のCMOS型トランジスタを完成させる。
【0061】
本実施形態においては、高融点金属シリサイドとして、コバルトシリサイドを用いたものを開示しているが、本発明はこれに限定されるものではなく、例えばチタンシリサイド、ニッケルシリサイド、白金シリサイドを適用することも可能である。また、第2の多結晶シリコン膜25の膜厚を、例えばコバルトシリサイドであればその厚さの3.5倍以下、チタンシリサイドであればその厚さの2.5倍以下、ニッケルシリサイドであればその厚さの3.6倍以下、白金シリサイドであればその厚さの2.0倍以下とすると、第2の多結晶シリコン膜25の膜厚によって形成されるシリサイドの膜厚を制御することができる。
【0062】
また、本実施形態においては、第2の多結晶シリコン膜25と第1の多結晶シリコン膜22との結晶面方位、結晶粒径を異ならしめるために形成される分離層として、ケミカル酸化膜23を用いたものを開示しているが、本発明はこれに限定されるものではなく、多結晶シリコン膜以外のもので形成され、前述の主機能を満足するものであれば適用することが可能であり、例えば、導電体等からなるもので形成されていてもよい。
【0063】
−本実施形態のCMOS型トランジスタの特性検証結果−
図10は、本実施形態のCMOS型トランジスタにおけるゲート電極に形成されたコバルトシリサイド層の表面図である。比較のために、多結晶シリコン膜の単層における場合の表面図も掲載する。この図10により、単層の多結晶シリコン膜の場合には、シリサイド層中にシリコンの未反応による形成不良が存在するが、多結晶シリコン膜を2層とした本実施形態のCMOS型トランジスタでは、この形成不良が見当たらず、シリサイド層を良好に形成することができることが実証できた。
【0064】
図11は、本実施形態のCMOS型トランジスタにおけるゲート電極に形成されたコバルトシリサイド層の抵抗値の特性図である。図12に示した従来例におけるCMOS型トランジスタの場合と比較すると、100nm(0.1μm)以下において、従来のCMOS型トランジスタでは単位面積あたり10Ω以上と急激に抵抗値が上昇してしまうのに対して、本実施形態のCMOS型トランジスタでは、単位面積あたり6Ω以下となっており、シリサイド層の抵抗値の線幅依存性、いわゆる細線効果を抑制することができることが実証できた。また、第2の多結晶シリコン膜25の膜厚に依存して、シリサイド層の抵抗値の変化(25nmと35nm)が見られることから、第2の多結晶シリコン膜25の膜厚によってシリサイド反応を制御することができることが実証できた。
【0065】
以下、本発明の諸態様を付記としてまとめて記載する。
【0066】
(付記1) 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを含み、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第1の多結晶シリコン膜と、
前記第1の多結晶シリコン膜の上方に形成され、当該第1の多結晶シリコン膜とは異なる結晶状態であり、少なくとも上層がシリサイド化されてなる第2の多結晶シリコン膜と
を有することを特徴とする半導体装置。
【0067】
(付記2) 前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との間に、前記第1の多結晶シリコン膜のシリサイド化を遮断する分離層を有することを特徴とする付記1に記載の半導体装置。
【0068】
(付記3) 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする付記1又は2に記載の半導体装置。
【0069】
(付記4) 前記第2の多結晶シリコン膜のシリコン結晶面方位(111)の比率が前記第1の多結晶シリコン膜のものよりも大きいことを特徴とする付記3に記載の半導体装置。
【0070】
(付記5) 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする付記1又は2に記載の半導体装置。
【0071】
(付記6) 前記第2の多結晶シリコン膜の結晶粒径が前記第1の多結晶シリコン膜のものよりも小さいことを特徴とする付記5に記載の半導体装置。
【0072】
(付記7) 前記シリサイド化により、コバルトシリサイド層、チタンシリサイド層、ニッケルシリサイド層、白金シリサイド層のいずれかの層が前記第2の多結晶シリコン膜に形成されていることを特徴とする付記1〜6のいずれか1項に記載の半導体装置。
【0073】
(付記8) 半導体基板上にゲート絶縁膜を介して第1の多結晶シリコン膜を形成する第1の工程と、
前記第1の多結晶シリコン膜の上方に当該第1の多結晶シリコン膜とは結晶状態が異なる第2の多結晶シリコン膜を形成する第2の工程と、
前記第2の多結晶シリコン膜の少なくとも上方をシリサイド化し、前記第1の多結晶シリコン膜と前記シリサイド化された前記第2の多結晶シリコン膜とを有するゲート電極を形成する第3の工程と
を含むことを特徴とする半導体装置の製造方法。
【0074】
(付記9) 前記第1の工程の後、前記第2の工程の前に、前記第1の多結晶シリコン膜上に、当該第1の多結晶シリコン膜のシリサイド化を遮断する分離層を形成する工程を有することを特徴とする付記8に記載の半導体装置の製造方法。
【0075】
(付記10) 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする付記8又は9に記載の半導体装置の製造方法。
【0076】
(付記11) 前記第2の多結晶シリコン膜のシリコン結晶面方位(111)の比率を前記第1の多結晶シリコン膜のものよりも大きく形成することを特徴とする付記10に記載の半導体装置の製造方法。
【0077】
(付記12) 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする付記8又は9に記載の半導体装置の製造方法。
【0078】
(付記13) 前記第2の多結晶シリコン膜の結晶粒径を前記第1の多結晶シリコン膜のものよりも小さく形成することを特徴とする付記12に記載の半導体装置の製造方法。
【0079】
(付記14) 前記第2の工程は、非結晶シリコン膜を堆積した後に、前記非結晶シリコン膜に熱処理を加えて、当該非結晶シリコン膜を結晶化させて前記第2の多結晶シリコン膜を形成することを特徴とする付記8〜13のいずれか1項に記載の半導体装置の製造方法。
【0080】
(付記15) 前記第2の多結晶シリコン膜の膜厚によって、前記シリサイド化を制御することを特徴とする付記8〜14のいずれか1項に記載の半導体装置の製造方法。
【0081】
(付記16) 前記シリサイド化により、コバルトシリサイド層、チタンシリサイド層、ニッケルシリサイド層、白金シリサイド層のいずれかの層を前記第2の他結晶シリコン膜に形成することを特徴とする付記8〜15のいずれか1項に記載の半導体装置の製造方法。
【0082】
【発明の効果】
本発明によれば、シリサイド層をゲート電極に良好かつ均一に形成することができるため、細線効果によるゲート電極の抵抗値増加を抑制するとともに、ゲート電極の抵抗ばらつきを低減させ、かつゲート絶縁膜の劣化を防止する信頼性の高い半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の主要原理を説明する概略図である。
【図2】図1に示した半導体装置のゲート電極におけるシリサイド反応を示した概略図である。
【図3】各種シリコン膜の特性図である。
【図4】本発明の実施形態におけるCMOS型トランジスタの概略断面図である。
【図5】図4に示した実施形態におけるCMOS型トランジスタの第1の製造方法を工程順に示す概略断面図である。
【図6】図5に引き続き、図4に示した実施形態におけるCMOS型トランジスタの第1の製造方法を工程順に示す概略断面図である。
【図7】図6に引き続き、図4に示した実施形態におけるCMOS型トランジスタの第1の製造方法を工程順に示す概略断面図である。
【図8】図4に示した実施形態におけるCMOS型トランジスタの第2の製造方法を工程順に示す概略断面図である。
【図9】図5に引き続き、図4に示した実施形態におけるCMOS型トランジスタの第2の製造方法を工程順に示す概略断面図である。
【図10】多結晶シリコン膜に形成されたシリサイド層の表面状態を示す顕微鏡写真である。
【図11】本実施形態のCMOS型トランジスタにおけるゲート電極に形成されたコバルトシリサイド層の抵抗値の特性図である。
【図12】従来の半導体装置のゲート電極上にコバルトシリサイド層(CoSi2層)を形成したときのその抵抗値の特性図である。
【図13】多結晶シリコン膜に形成されたコバルトシリサイド層の形成不良箇所の表面状態を示す顕微鏡写真である。
【図14】多結晶シリコン膜に形成されたコバルトシリサイド層の表面状態を示す顕微鏡写真である。
【符号の説明】
1 半導体基板
2 STI
3 P型ウェル
4 N型ウェル
5 ゲート絶縁膜
6 ゲート電極
7 サイドウォール
8 ソース
8a N型拡散層
8b コバルトシリサイド層(CoSi2層)
9 ドレイン
9a N型拡散層
9b コバルトシリサイド層(CoSi2層)
10 ソース
10a P型拡散層
10b コバルトシリサイド層(CoSi2層)
11 ドレイン
11a P型拡散層
11b コバルトシリサイド層(CoSi2層)
12 層間絶縁膜
13 タングステン・プラグ
21 シリコン酸化膜(SiO2膜)
22 第1の多結晶シリコン膜
23 ケミカル酸化膜
24 非結晶シリコン膜(アモルファスシリコン膜)
25 第2の多結晶シリコン膜
26 コバルトシリサイド層(CoSi2膜)
27 シリコン酸化膜(TEOS)
28 コバルト薄膜(Co薄膜)
31、32、33 レジストパターン
100 NMOSトランジスタ
200 PMOSトランジスタ
Claims (10)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを含み、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第1の多結晶シリコン膜と、
前記第1の多結晶シリコン膜の上方に形成され、当該第1の多結晶シリコン膜とは異なる結晶状態であり、少なくとも上層がシリサイド化されてなる第2の多結晶シリコン膜と
を有することを特徴とする半導体装置。 - 前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との間に、前記第1の多結晶シリコン膜のシリサイド化を遮断する分離層を有することを特徴とする請求項1に記載の半導体装置。
- 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする請求項1又は2に記載の半導体装置。
- 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする請求項1又は2に記載の半導体装置。
- 半導体基板上にゲート絶縁膜を介して第1の多結晶シリコン膜を形成する第1の工程と、
前記第1の多結晶シリコン膜の上方に当該第1の多結晶シリコン膜とは結晶状態が異なる第2の多結晶シリコン膜を形成する第2の工程と、
前記第2の多結晶シリコン膜の少なくとも上方をシリサイド化し、前記第1の多結晶シリコン膜と前記シリサイド化された前記第2の多結晶シリコン膜とを有するゲート電極を形成する第3の工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の工程の後、前記第2の工程の前に、前記第1の多結晶シリコン膜上に、当該第1の多結晶シリコン膜のシリサイド化を遮断する分離層を形成する工程を有することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする請求項5又は6に記載の半導体装置の製造方法。
- 前記異なる結晶状態とは、前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする請求項5又は6に記載の半導体装置の製造方法。
- 前記第2の工程は、非結晶シリコン膜を堆積した後に、前記非結晶シリコン膜に熱処理を加えて、当該非結晶シリコン膜を結晶化させて前記第2の多結晶シリコン膜を形成することを特徴とする請求項5〜8のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の多結晶シリコン膜の膜厚によって、前記シリサイド化を制御することを特徴とする請求項5〜9のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002273624A JP2004111736A (ja) | 2002-09-19 | 2002-09-19 | 半導体装置及びその製造方法 |
US10/662,810 US6873022B2 (en) | 2002-09-19 | 2003-09-16 | Semiconductor device and method for manufacturing the same |
TW092125514A TWI240961B (en) | 2002-09-19 | 2003-09-16 | Semiconductor device and method for manufacturing the same |
CNB031587070A CN1262010C (zh) | 2002-09-19 | 2003-09-19 | 半导体器件及其制造方法 |
KR1020030065102A KR101051987B1 (ko) | 2002-09-19 | 2003-09-19 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002273624A JP2004111736A (ja) | 2002-09-19 | 2002-09-19 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004111736A true JP2004111736A (ja) | 2004-04-08 |
Family
ID=32211512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002273624A Pending JP2004111736A (ja) | 2002-09-19 | 2002-09-19 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6873022B2 (ja) |
JP (1) | JP2004111736A (ja) |
KR (1) | KR101051987B1 (ja) |
CN (1) | CN1262010C (ja) |
TW (1) | TWI240961B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050277237A1 (en) * | 2004-06-14 | 2005-12-15 | Mei-Yun Wang | Structure from which an integrated circuit may be fabricated and a method of making same |
US7939396B2 (en) * | 2006-06-09 | 2011-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Base oxide engineering for high-K gate stacks |
CN101295730B (zh) * | 2007-04-24 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及半导体器件的栅极制作方法 |
US20100052077A1 (en) * | 2008-08-27 | 2010-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-k metal gate structure including buffer layer |
KR20100074638A (ko) * | 2008-12-24 | 2010-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 패턴 및 그 형성방법 |
CN104124209B (zh) * | 2013-04-27 | 2017-02-15 | 上海华虹宏力半导体制造有限公司 | Cmos器件的制造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3294041B2 (ja) * | 1994-02-21 | 2002-06-17 | 株式会社東芝 | 半導体装置 |
JP2002208645A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
-
2002
- 2002-09-19 JP JP2002273624A patent/JP2004111736A/ja active Pending
-
2003
- 2003-09-16 US US10/662,810 patent/US6873022B2/en not_active Expired - Lifetime
- 2003-09-16 TW TW092125514A patent/TWI240961B/zh active
- 2003-09-19 KR KR1020030065102A patent/KR101051987B1/ko active IP Right Grant
- 2003-09-19 CN CNB031587070A patent/CN1262010C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1262010C (zh) | 2006-06-28 |
KR20040025646A (ko) | 2004-03-24 |
US20040089902A1 (en) | 2004-05-13 |
TW200406830A (en) | 2004-05-01 |
CN1495903A (zh) | 2004-05-12 |
KR101051987B1 (ko) | 2011-07-26 |
TWI240961B (en) | 2005-10-01 |
US6873022B2 (en) | 2005-03-29 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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