CN105811988A - D/a转换电路、振荡器、电子设备以及移动体 - Google Patents

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Abstract

本发明提供一种D/A转换电路、振荡器、电子设备以及移动体。在D/A转换电路中，具有：多个电阻，被串联连接；多个MOS晶体管，以与多个接头对应的方式而被连接；多个虚设电极，在俯视观察半导体基板时，隔着电阻体而被配置在与多个MOS晶体管中的各个MOS晶体管相反的一侧。虚设电极各自在隔着电阻体而被配置在相反侧的MOS晶体管的栅电极为第一电位时成为第二电位，而在该MOS晶体管的栅电极为第二电位时成为第一电位。

Description

D/A转换电路、振荡器、电子设备以及移动体
技术领域
本发明涉及一种D/A转换电路、振荡器、电子设备以及移动体。
背景技术
当为了提高D/A转换器的分辨率而推进小型化且高位化时，虽然构成分压电阻的电阻体的面积几乎不变，但是由于由P沟道型MOS(MetalOxideSemiconductor，金属氧化物半导体)晶体管和N沟道型MOS晶体管构成的开关的数量增加，因此整体上的面积会大幅增加。相对于此，由于通过在与中间电位相比靠高电位侧，将P沟道型MOS晶体管作为开关(PMOS开关)而使用，在与中间电位相比靠低电位侧，将N沟道型MOS晶体管作为开关(NMOS开关)而使用，能够使开关的占有面积减半，因此能够使D/A转换器小型化且高位化。
在该情况下，PMOS开关组及NMOS开关组中被选择为导通状态的开关为少数，而多半的开关以断开状态(PMOS开关的栅电极为高电位，NMOS开关的栅电极为低电位)进行工作。此时，由于在PMOS开关组中多半的栅电极成为高电位，因此靠近PMOS开关的多半的分压电阻的周围成为高电位。此外，由于在NMOS开关组中多半的栅电极成为低电位，因此靠近NMOS开关的多半的分压电阻的周围成为低电位。
本申请发明人在对通过多晶硅而构成的电阻的电阻值与在电阻上的配线层(按照距多晶硅层从近到远的顺序为ALA、ALB、ALC、ALD)中所形成的配线的电位之间的关系进行实验时，取得了图13这样的结果。在图13中，横轴为配线的电位，纵轴为电阻的电阻值。通过图13所示的实验结果可知，电阻的周围的电位越高，电阻值越增加，电阻与配线的距离越短，该倾向变得越显著。
因此可认为，在D/A转换器中，由于靠近PMOS开关的多半的分压电阻的周围成为高电位，因此靠近PMOS开关的多半的分压电阻成为与原来的电阻值相比较高的电阻值，而靠近NMOS开关的多半的分压电阻成为与原来的电阻值相比较低的电阻值。因此，D/A转换的积分非线性(INL：IntegralNon-Linearity)以中心代码为界而成为V字型。尤其是，为了实现小型化且高位化而尽可能地使构成分压电阻的电阻体与MOS开关接近配置时，如图14所示，可知D/A转换的INL更加显著地成为V字型。另外，在图14中，横轴为被输入至D/A转换器的16位数字代码的值，纵轴为积分非线性(INL)。
作为这种电阻值根据电压差而发生变化的问题的解决策略，在专利文献1中提供了一种电阻元件，其通过对两端被偏置的电阻元件层的下部或上部的至少一方进行覆盖的第一导电层及第二导电层来抵消电阻元件层的因与周边的半导体基板之间的电压差而引起的电阻值的变化，从而能够抑制电阻值的变化。
然而，由于专利文献1中所记载的电阻元件的布局面积增加与第一导电层及第二导电层对应的量，因此无法用于小型且高位的D/A转换器中。此外，由于为了实现专利文献1中所记载的电阻元件而需要形成第一导电层及第二导电层，因此制造成本也会增加，并且根据情况，有时会需要进行制造工艺的开发，从而无法容易地应用。
专利文献1：日本特开2012-109535号公报
发明内容
本发明为鉴于以上这样的问题点而完成的发明，根据本发明的几种方式，能够提供一种可改善积分非线性误差的D/A转换电路。此外，根据本发明的几种方式，能够提供一种应用了该D/A转换电路的振荡器、电子设备以及移动体。
本发明为用于解决上述的课题中的至少一部分而完成的发明，并能够作为以下的方式或应用例而实现。
应用例1
本应用例所涉及的D/A转换电路包括被形成在半导体基板上的多个电阻、多个MOS晶体管和多个虚设电极，多个所述电阻利用电阻体和被设置在该电阻体上的多个接头而构成，并串联连接；多个所述MOS晶体管与多个所述接头中的各个所述接头分别连接；多个所述虚设电极在俯视观察所述半导体基板时隔着所述电阻体而被配置在与多个所述MOS晶体管中的各个所述MOS晶体管相反的一侧，并且与多个所述MOS晶体管的电极不同，多个所述虚设电极中的各个所述虚设电极在隔着所述电阻体而被配置在相反侧的所述MOS晶体管的栅电极为第一电位时成为第二电位，而在该MOS晶体管的栅电极为第二电位时成为第一电位，所述第一电位和第二电位中的一个为使所述MOS晶体管导通的电位，而另一个为不使所述MOS晶体管导通的电位。
根据本应用例所涉及的D/A转换电路，由于隔着电阻体而被配置在与多个MOS晶体管中的各个MOS晶体管相反的一侧的多个虚设电极各自的电位与该多个MOS晶体管各自的栅电极的电位互为反相(第一电位和第二电位)，因此该D/A转换电路以消除施加于被形成在电阻体上的多个电阻中的各个电阻的电场的方式而发挥作用。因此，根据本应用例所涉及的D/A转换电路，能够使基于由多个电阻实现的分压而生成的输出电压的精度提高。
此外，根据本应用例所涉及的D/A转换电路，例如，只要各个电阻与各个栅电极或各个虚设电极的距离被配置为固定，即使缩短该距离，栅电极的配置对各个电阻的电阻值的影响的差也较小，因而能够实现小型化。
应用例2
上述应用例所涉及的D/A转换电路也可以采用如下方式，即，多个所述虚设电极中的各个所述虚设电极通过多晶硅而构成。
根据本应用例，由于在多个电阻被形成在与多晶硅相同的层中的情况下，能够有效消除由各个MOS晶体管的栅电极的电位所产生的电场，因此能够实现可高精度且小型化的D/A转换电路。
应用例3
上述应用例所涉及的D/A转换电路也可以采用如下方式，即，所述电阻体与所述MOS晶体管的栅电极之间的距离在1μm以下。
根据本应用例所涉及的D/A转换电路，由于电阻体以违背设计规则的程度接近MOS晶体管而配置，因此能够实现小型化。
应用例4
在上述应用例所涉及的D/A转换电路中，也可以采用如下方式，即，包括控制单元，所述控制单元对多个所述虚设电极的各个所述虚设电极的电位进行控制。
应用例5
在上述应用例所涉及的D/A转换电路中，也可以采用如下方式，即，多个所述MOS晶体管中的各个所述MOS晶体管为P沟道型MOS晶体管或N沟道型MOS晶体管，多个所述电阻中的第一电阻的高电位侧的端子与所述P沟道型MOS晶体管连接，且低电位侧的端子与所述N沟道型MOS晶体管连接，多个所述电阻中的与所述第一电阻相比处于高电位侧的各个电阻的一端与互不相同的所述P沟道型MOS晶体管连接，多个所述电阻中的与所述第一电阻相比处于低电位侧的各个电阻的一端与互不相同的所述N沟道型MOS晶体管连接。
根据本应用例所涉及的D/A转换电路，由于连接于与第一电阻相比处于高电位侧的电阻的开关由P沟道型MOS晶体管构成，连接于与第一电阻相比处于低电位侧的电阻的开关由N沟道型MOS晶体管构成，因此与全部的开关均由互补型的模拟开关(传输门)构成的情况相比，能够将用于开关的布局面积设为大约一半。因此，根据本应用例，能够实现更小型的D/A转换电路。
应用例6
在上述应用例所涉及的D/A转换电路中，也可以采用如下方式，即，与所述第一电阻相比处于高电位侧的各个所述电阻与连接于低电位侧的端子的所述P沟道型MOS晶体管对置，与所述第一电阻相比处于低电位侧的各个所述电阻与连接于高电位侧的端子连接的所述N沟道型MOS晶体管对置。
根据本应用例所涉及的D/A转换电路，形成有P沟道型MOS晶体管的N阱和形成有N沟道型MOS晶体管的P阱的阱边界处于第一电阻的附近。因此，能够使N阱区域的宽度与P阱区域的宽度之和与电阻体的长度方向上的长度一致，从而能够缩小D/A转换电路的布局面积。
应用例7
本应用例所涉及的振荡器具备上述的任意的D/A转换电路。
根据本应用例所涉及的振荡器，由于利用高精度且小型的D/A转换电路，因此能够实现振荡频率的精度较高的小型的振荡器。
应用例8
本应用例所涉及的电子设备具备上述的任意的D/A转换电路。
应用例9
本应用例所涉及的移动体具备上述的任意的D/A转换电路。
根据这些应用例，由于利用高精度且小型的D/A转换电路，因此例如能够实现可靠性较高的电子设备及移动体。
附图说明
图1为表示第一实施方式的D/A转换电路的结构的图。
图2为表示MOS晶体管的导通/断开的控制逻辑的真值表。
图3为表示比较例的D/A转换电路的一部分的布局的图。
图4为表示第一实施方式的D/A转换电路的一部分的布局的图。
图5为表示第一实施方式的D/A转换电路的积分非线性(INL)的实测结果的一个示例的图。
图6为表示第二实施方式的D/A转换电路的结构的图。
图7为表示第二实施方式的D/A转换电路的一部分的布局的图。
图8为本实施方式的振荡器的立体图。
图9为表示本实施方式的振荡器的结构的图。
图10为表示本实施方式的振荡器中的控制用IC的其他结构的图。
图11为表示本实施方式的电子设备的结构的一个示例的功能框图。
图12为表示本实施方式的移动体的一个示例的图。
图13为表示关于由多晶硅构成的电阻的电阻值与形成在电阻上的配线层中的配线的电位之间的关系的实验结果的图。
图14为关于D/A转换的积分非线性(INL)的劣化的说明图。
具体实施方式
以下，利用附图对本发明的优选的实施方式进行详细说明。另外，以下所说明的实施方式并不是对权利要求中所记载的本发明的内容进行不当限定的方式。此外，在以下所说明的结构并非全部是本发明的必要构成要件。
1.D/A转换电路
1-1.第一实施方式
图1为表示第一实施方式的D/A转换电路的结构的图。第一实施方式的D/A转换电路100以包括上位DAC(DigitaltoAnalogConverter：数字模拟转换器)101、下位DAC102、运算放大器103H、103L、104以及开关控制电路105的方式而构成。第一实施方式的D/A转换电路100为电阻分压型(也称为电压分配型、电阻串型或电压电位器型)的D/A转换电路，并输出与所输入的十六位的数字代码的值对应的65536种电压。
上位DAC101被构成为，包括被形成在半导体基板上的256个电阻RM0～RM255、191个P沟道型MOS晶体管P66～P256以及190个N沟道型MOS晶体管N0～N189。
256个电阻RM0～RM255(多个电阻的一个示例)在地线与基准电压Vref的供给线之间串联连接。
电阻RM127(第一电阻的一个示例)的高电位侧的端子与P沟道型MOS晶体管P128的源极连接，且低电位侧的端子与N沟道型MOS晶体管N127的漏极连接。
与电阻RM127相比处于高电位侧的各个电阻RM(n)(n＝128～255)的一端(低电位侧的端子)与互不相同的第一级的P沟道型MOS晶体管P(n)的源极连接，另一端(高电位侧的端子)与互不相同的第一级的P沟道型MOS晶体管P(n+1)的源极连接。
与电阻RM127相比处于低电位侧的各电阻RM(n)(n＝1～126)的一端(低电位侧的端子)与互不相同的第一级的N沟道型MOS晶体管N(n)的漏极连接，另一端(高电位侧的端子)与互不相同的第一级的N沟道型MOS晶体管N(n+1)的漏极连接。
第一级的除P沟道型MOS晶体管P256以外的128个P沟道型MOS晶体管P128～P255(多个MOS晶体管的一个示例)中，从高电位侧起每隔1个的每4个的漏极被连接，并且与第二级的32个P沟道型MOS晶体管P96(未图示)～P127各自的源极连接。例如，第一级的4个P沟道型MOS晶体管P255、P253、P251、P249的漏极与第二级的P沟道型MOS晶体管P127的源极连接。此外，第一级的4个P沟道型MOS晶体管P254、P252、P250、P248的漏极与第二级的P沟道型MOS晶体管P126的源极连接。此外，第一级的4个P沟道型MOS晶体管P247、P245、P243、P241的漏极与第二级的P沟道型MOS晶体管P125的源极连接。此外，第一级的4个P沟道型MOS晶体管P246、P244、P242、P240的漏极与第二级的P沟道型MOS晶体管P124的源极连接。
第二级的32个P沟道型MOS晶体管P96～P127中，从高电位侧起每隔1个的每2个的漏极被连接，并且与第三级的16个P沟道型MOS晶体管P80～P95(均未图示)各自的源极连接。例如，第二级的2个P沟道型MOS晶体管P127、P125的漏极与第三级的P沟道型MOS晶体管P95(未图示)的源极连接。此外，第二级的2个P沟道型MOS晶体管P126、P124的漏极与第三级的P沟道型MOS晶体管P94(未图示)的源极连接。
以下同样，第三级的16个P沟道型MOS晶体管P80～P95中，从高电位侧起每隔1个的每2个的漏极被连接，并且与第四级的8个P沟道型MOS晶体管P72～P79(均未图示)各自的源极连接。此外，第四级的8个P沟道型MOS晶体管P72～P79中，从高电位侧起每隔1个的每2个的漏极被连接，并且与第五级的4个P沟道型MOS晶体管P68～P71(均未图示)各自的源极连接。此外，第五级的4个P沟道型MOS晶体管P68～P71中，从高电位侧起每隔1个的每2个的漏极被连接，并且与第六级的2个P沟道型MOS晶体管P66、P67各自的源极连接。
第一级的128个N沟道型MOS晶体管N0～N127(多个MOS晶体管的一个示例)中，从低电位侧起每隔1个的每4个的源极被连接，并且与第二级的32个N沟道型MOS晶体管N128～N159(未图示)各自的漏极连接。例如，第一级的4个N沟道型MOS晶体管N0、N2、N4、N6的源极与第二级的N沟道型MOS晶体管N128的漏极连接。此外，第一级的4个N沟道型MOS晶体管N1、N3、N5、N7的源极与第二级的N沟道型MOS晶体管N129的漏极连接。此外，第一级的4个N沟道型MOS晶体管N8、N10、N12、N14的源极与第二级的N沟道型MOS晶体管N130的漏极连接。此外，第一级的4个N沟道型MOS晶体管N9、N11、N13、N15的源极与第二级的N沟道型MOS晶体管N131的漏极连接。
第二级的32个N沟道型MOS晶体管N128～N159中，从低电位侧起每隔1个的每2个的源极被连接，并且与第三级的16个N沟道型MOS晶体管N160～N175(均未图示)各自的漏极连接。例如，第二级的2个N沟道型MOS晶体管N128、N130的源极与第三级的N沟道型MOS晶体管N160(未图示)的漏极连接。此外，第二级的2个N沟道型MOS晶体管N129、N131的源极与第三级的N沟道型MOS晶体管N161(未图示)的源极连接。
以下同样，第三级的16个N沟道型MOS晶体管N160～N175中，从低电位侧起每隔1个的每2个的源极被连接，并且与第四级的8个N沟道型MOS晶体管N176～N183(均未图示)各自的漏极连接。此外，第四级的8个N沟道型MOS晶体管N176～N183中，从低电位侧起每隔1个的每2个的源极被连接，并且与第五级的4个N沟道型MOS晶体管N184～N187(均未图示)各自的漏极连接。此外，第五级的4个N沟道型MOS晶体管N184～N187中，从低电位侧起每隔1个的每2个的源极被连接，并且与第六级的2个N沟道型MOS晶体管N188、N189各自的漏极连接。
第六级的P沟道型MOS晶体管P67的漏极与N沟道型MOS晶体管N189的源极连接，并与运算放大器103H的同相输入端子(+端子)连接。此外，第一级的P沟道型MOS晶体管P256的漏极与第六级的P沟道型MOS晶体管P66的漏极、N沟道型MOS晶体管N188的源极连接，并与运算放大器103L的同相输入端子(+端子)连接。
运算放大器103H、103L均是输出端子与反相输入端子(-端子)连接，从而作为使同相输入端子(+端子)的电压被传送至输出端子的电压跟随器而发挥功能。
开关控制电路105被输入十六位的数字代码，并根据该十六位的数字代码(位15～0)中的上位8位(位15～8)的值，对上位DAC101中所包含的191个P沟道型MOS晶体管P66～P255及190个N沟道型MOS晶体管N0～N189的导通、断开进行控制。
第一级的除P沟道型MOS晶体管P256以外的每4个P沟道型MOS晶体管P(8m-1)、P(8m-3)、P(8m-5)、P(8m-7)(m＝17～32)中，仅一个导通。例如，4个P沟道型MOS晶体管P255、P253、P251、P249中，仅一个处于导通状态，而其他三个处于断开状态。此外，4个P沟道型MOS晶体管P247、P245、P243、P241中，仅一个处于导通状态，而其他三个处于断开状态。
同样，第一级的每4个P沟道型MOS晶体管P(8m-2)、P(8m-4)、P(8m-6)、P(8m-8)(m＝17～32)中，仅一个导通。例如，4个P沟道型MOS晶体管P254、P252、P250、P248中，仅一个处于导通状态，而其他三个处于断开状态。此外，4个P沟道型MOS晶体管P246、P244、P242、P240中，仅一个处于导通状态，而其他三个处于断开状态。
此外，第一级的每4个N沟道型MOS晶体管N(8m-1)、N(8m-3)、N(8m-5)、N(8m-7)(m＝1～16)中，仅一个导通。例如，4个N沟道型MOS晶体管N7、N5、N3、N1中，仅一个处于导通状态，而其他三个处于断开状态。此外，4个N沟道型MOS晶体管N15、N13、N11、N9中，仅一个处于导通状态，而其他三个处于断开状态。
同样，第一级的每4个N沟道型MOS晶体管N(8m-2)、N(8m-4)、N(8m-6)、N(8m-8)(m＝1～16)中，仅一个导通。例如，4个N沟道型MOS晶体管N6、N4、N2、N0中，仅一个处于导通状态，而其他三个处于断开状态。此外，4个N沟道型MOS晶体管N14、N12、N10、N8中，仅一个处于导通状态，而其他三个处于断开状态。
而且，16组的4个P沟道型MOS晶体管P(8m-1)、P(8m-3)、P(8m-5)、P(8m-7)(m＝17～32)与16组的4个N沟道型MOS晶体管N(8m-1)、N(8m-3)、N(8m-5)、N(8m-7)(m＝1～16)全部按照相同的控制逻辑而导通、断开。例如，两个P沟道型MOS晶体管P255、P247以及两个N沟道型MOS晶体管N15、N7同时成为导通状态或断开状态。
同样，16组的4个P沟道型MOS晶体管P(8m-2)、P(8m-4)、P(8m-6)、P(8m-8)(m＝17～32)与16组的4个的N沟道型MOS晶体管N(8m-2)、N(8m-4)、N(8m-6)、N(8m-8)(m＝1～16)全部按照相同的控制逻辑而导通、断开。例如，两个P沟道型MOS晶体管P254、P246以及两个N沟道型MOS晶体管N14、N6同时成为导通状态或断开状态。
开关控制电路105根据数字代码的位10～8这3位的值而实施该第一级的128个P沟道型MOS晶体管P128～P255以及128个N沟道型MOS晶体管N0～N127的导通、断开的控制。图2(A)为表示4个P沟道型MOS晶体管P(8m-1)、P(8m-3)、P(8m-5)、P(8m-7)(m＝17～32)或4个N沟道型MOS晶体管N(8m-1)、N(8m-3)、N(8m-5)、N(8m-7)(m＝1～16)的导通、断开的控制逻辑的真值表。此外，图2(B)为表示4个P沟道型MOS晶体管P(8m-2)、P(8m-4)、P(8m-6)、P(8m-8)(m＝17～32)或4个N沟道型MOS晶体管N(8m-2)、N(8m-4)、N(8m-6)、N(8m-8)(m＝1～16)的导通、断开的控制逻辑的真值表。根据图2(A)及图2(B)所示的控制逻辑，相邻的两个P沟道型MOS晶体管同时成为导通状态，相邻的两个N沟道型MOS晶体管同时成为导通状态。例如，在数字代码的位10～8为“111”时，相邻的两个P沟道型MOS晶体管P255、P254同时成为导通状态，并且相邻的两个P沟道型MOS晶体管P247、P246也同时成为导通状态。而且，相邻的两个N沟道型MOS晶体管N15、N14也同时成为导通状态，相邻的两个N沟道型MOS晶体管N7、N6也同时成为导通状态。
而且，128个电阻RM128～RM255中的每隔8个而配置的每2个电阻的低电位侧的端子的电位经由成为导通状态的16组的相邻的两个P沟道型MOS晶体管，而被供给至第二级的32个P沟道型MOS晶体管P96～P127中的每一个。同样，128个电阻RM0～RM127中的每隔8个而配置的每2个电阻的低电位侧的端子的电位经由成为导通状态的16组的相邻的两个N沟道型MOS晶体管而被供给至第二级的32个N沟道型MOS晶体管N128～N159中的每一个。
开关控制电路105根据数字代码的位11这1位的值而实施该第二级的32个P沟道型MOS晶体管P96～P127及32个N沟道型MOS晶体管N128～N159的导通、断开的控制。具体而言，若位11为1，则开关控制电路105针对16组的漏极被连接的2个P沟道型MOS晶体管及16组的源极被连接的2个N沟道型MOS晶体管中的每一组，将高电位侧的MOS晶体管(编号较大的一方)置为导通状态且将低电位侧的MOS晶体管(编号较小的一方)置为断开状态。此外，若位11为0，则开关控制电路105针对16组的漏极被连接的2个P沟道型MOS晶体管及16组的源极被连接的2个N沟道型MOS晶体管中的每一组，将高电位侧的MOS晶体管(编号较大的一方)置为断开状态且将低电位侧的MOS晶体管(编号较小的一方)置为导通状态。
而且，开关控制电路105按照与第二级的MOS晶体管的导通、断开控制相同的逻辑，根据数字代码的位12、13、14的各自的1位的值而分别对第三级、第四级、第五级的MOS晶体管的导通、断开进行控制。
在数字代码的位15～8的8位全部为1时，开关控制电路105将第一级的P沟道型MOS晶体管P256置为导通状态，并且将第六级的P沟道型MOS晶体管P66及N沟道型MOS晶体管N188均置为断开状态。此外，在数字代码的位15～8这8位中的至少1位为0时，开关控制电路105将P沟道型MOS晶体管P256置为断开状态，并且，若数字代码的位15为1，则将P沟道型MOS晶体管P66置为导通状态且将N沟道型MOS晶体管N188置为断开状态，若位15为0，则将P沟道型MOS晶体管P66置为断开状态且将N沟道型MOS晶体管N188置为导通状态。
此外，若数字代码的位15为1，则开关控制电路105将第六级的P沟道型MOS晶体管P67置为导通状态且将N沟道型MOS晶体管N189置为断开状态，若位15为0，则开关控制电路105将P沟道型MOS晶体管P67置为断开状态且将N沟道型MOS晶体管N189置为导通状态。
以这种方式而构成的上位DAC101根据数字代码的上位8位(位15～8)，选择并输出由电阻RM0～RM255将基准电压Vref分压而得到的257种电压中的任意2个电压(电阻RM0～RM255中的任意1个电阻的两端的电压)，并经由2个运算放大器103H、103L而作为2个基准电压供给至下位DAC102。另外，在数字代码的位8为0时，运算放大器103H的输出电压变得高于运算放大器103L的输出电压，在数字代码的位8为1时，运算放大器103L的输出电压变得高于运算放大器103H的输出电压。
下位DAC102被构成为，包括256个电阻RL0～RL255以及由P沟道型MOS晶体管和N沟道型MOS晶体管构成的341个互补型模拟开关(传输门)S0～S340。
256个电阻RL0～RL255在运算放大器103L的输出端子与运算放大器103H的输出端子之间串联连接。
各个电阻RL(k)(k＝0～255)的一端(运算放大器103L侧的端子)与互不相同的第一级的互补型模拟开关S(k)的一端连接，另一端(运算放大器103H侧的端子)与互不相同的第一级的互补型模拟开关S(k+1)的一端连接。
第一级的除互补型模拟开关S256以外的256个互补型模拟开关S0～S255中的每4个的另一端被连接，并且与第二级的64个互补型模拟开关S257～S320各自的一端连接。例如，第一级的4个互补型模拟开关S255、S254、S253、S252的另一端与第二级的互补型模拟开关S320的一端连接。
第二级的64个互补型模拟开关S257～S320中的每4个的另一端被连接，并且与第三级的16个互补型模拟开关S321～S336(未图示)各自的一端连接。例如，第二级的4个互补型模拟开关S320、S319、S318、S317的另一端与第三级的互补型模拟开关S336(未图示)的一端连接。
以下同样，第三级的16个互补型模拟开关S321～S336中的每4个的另一端被连接，并且与第四级的4个互补型模拟开关S337～S340各自的一端连接。此外，第一级的互补型模拟开关S256的另一端与第四级的4个互补型模拟开关S337～S340的另一端连接，并与运算放大器104的同相输入端子(+端子)连接。
运算放大器104的输出端子与反相输入端子(-端子)连接，从而作为使同相输入端子(+端子)的电压传送至输出端子的电压跟随器而发挥功能。
开关控制电路105根据16位的数字代码(位15～0)中的下位9位(位8～0)的值而对下位DAC102中所包含的341个互补型模拟开关S0～S340的导通、断开进行控制。具体而言，在数字代码的位8为0时(运算放大器103H的输出电压高于运算放大器103L的输出电压时)，若数字代码的位7～0这8位为k(k＝0～255)，则开关控制电路105以使电阻RL(k)的一端(运算放大器103L侧的端子)的电压传送至运算放大器104的同相输入端子(+端子)的方式，对互补型模拟开关S0～S340的导通、断开进行控制。此外，在数字代码的位8为1时(运算放大器103L的输出电压高于运算放大器103H的输出电压时)，若数字代码的位7～0这8位为k(k＝0～255)，则开关控制电路105以使电阻RL(255-k)的另一端(运算放大器103H侧的端子)的电压传送至运算放大器104的同相输入端子(+端子)的方式，对互补型模拟开关S0～S340的导通、断开进行控制。
以这种方式而构成的下位DAC102根据数字代码的下位8位(位7～0)，选择由电阻RL0～RL255将运算放大器103H的输出端子与运算放大器103L的输出端子之间的电压分压所得到的256种电压中的任意1个电压，并经由运算放大器104而向D/A转换电路100的外部进行输出。
另外，如上所述，由于根据数字代码的位8的值，既存在运算放大器103H的输出电压高于运算放大器103L的输出电压的情况，也存在相反的情况，因此，在下位DAC102中，不使用P沟道型MOS晶体管或N沟道型MOS晶体管单体的开关，而是使用互补型模拟开关。
以这种方式而构成的D/A转换电路100根据16位的数字代码而选择并输出使基准电压Vref分压所得到的216(＝65536)种电压中的任意1个电压。
如上所述，在D/A转换电路100中所包含的上位DAC101中，电连接于与电阻RM127相比处于高电位侧的电阻的一端的191个开关全部由P沟道型MOS晶体管构成，电连接于与电阻RM127相比处于低电位侧的电阻的一端的190个开关全部由N沟道型MOS晶体管构成。因此，与该381个开关全部由互补型模拟开关(传输门)构成的情况相比，半导体基板上的开关的占有面积被缩小为1/2左右。
此外，上位DAC101的输出电压的精度并非依赖于电阻RM0～RM255的各电阻值本身，而是依赖于电阻值之差。虽然在上位DAC101的布局设计中，电阻RM0～RM255利用电阻体和被设置在该电阻体上的多个接头(相当于各电阻的端子)而构成，但如果将电阻体的宽度设为固定并将接头之间的距离设为固定，则能够将电阻RL0～RL255的电阻值设为基本相同(差几乎为0)。因此，该电阻体的长度能够与第一级的257个MOS晶体管的配置区域的长度方向上的宽度一致。因此，为了维持上位DAC101的输出精度并尽可能地减小布局面积，尽可能地以较小的面积高效地配置第一级的257个MOS晶体管是较为重要的。
例如，使相邻的两个P沟道型MOS晶体管彼此之间的扩散区域(源极与漏极)的间隔或相邻的两个N沟道型MOS晶体管彼此之间的扩散区域(源极与漏极)的间隔成为设计规则上的最小值或与该最小值接近的值是较为效率的。此外，由于P沟道型MOS晶体管和N沟道型MOS晶体管分别被形成在N阱和P阱中，因此使处于与电阻RM127的两端连接的P沟道型MOS晶体管P128与N沟道型MOS晶体管N127之间的N阱的端部与P阱的端部的间隔成为设计规则上的最小值或与该最小值接近的值是较为效率的。并且，当考虑到对256个电阻RM0～RM255与第一级的257个MOS晶体管进行连接的配线的效率化(配线区域的最小化)时，优选为，将形成在电阻体上的作为各电阻的端子的接头与各P沟道型MOS晶体管的源极接头或各N沟道型MOS晶体管的漏极接头配置在一条直线上。
在实施考虑到这些条件的布局设计的情况下，电阻RM253周边及电阻RM126周边的布局成为图3那样。在图3中，相邻的两个P沟道型MOS晶体管的源极与漏极之间的间隔Lp(P沟道型MOS晶体管P255的源极与P沟道型MOS晶体管P254的漏极之间的间隔等)或相邻的两个N沟道型MOS晶体管的源极与漏极之间的间隔Ln(N沟道型MOS晶体管N127的源极与N沟道型MOS晶体管N126的漏极之间的间隔等)成为设计规则上的最小值或与该最小值接近的值。此外，形成有P沟道型MOS晶体管P255、P254等的N阱与形成有N沟道型MOS晶体管N127、N126等的P阱之间的间隔Lw也成为设计规则上的最小值或与该最小值接近的值。此外，形成在电阻体R上的电阻RM254的长度(接头间的距离)L254、电阻RM253的长度L253、电阻RM252的长度L252、电阻RM127的长度L127、电阻RM126的长度L126、电阻RM125的长度L125、电阻RM124的长度L124全部成为相同的值。
另外，电阻RM(n)(n＝129～251)与P沟道型MOS晶体管P(n)的位置关系也和电阻RM255与P沟道型MOS晶体管P255的位置关系相同。同样，电阻RM(n)(n＝0～122)与N沟道型MOS晶体管N(n+1)的位置关系也和电阻RM126与N沟道型MOS晶体管N127的位置关系相同。
在此，例如，在数字代码的位10～8为“111”时，按照图2(A)及图2(B)的真值表，P沟道型MOS晶体管P255、P128及N沟道型MOS晶体管N127成为导通状态，P沟道型MOS晶体管P254、P253、P252及N沟道型MOS晶体管N126、N125、N124成为断开状态。即，P沟道型MOS晶体管P255、P128的栅电极成为L电平(第一电位的一个示例)从而源极与漏极之间导通，而P沟道型MOS晶体管P254、P253、P252的栅电极成为H电平(第二电位的一个示例)从而源极与漏极之间不导通。此外，N沟道型MOS晶体管N127的栅电极成为H电平从而漏极与源极之间导通，而N沟道型MOS晶体管N126、N125、N124的栅电极成为L电平从而漏极与源极之间不导通。在图4中，以对成为H电平的栅电极标注“+”记号，对成为L电平的栅电极标注“-”记号的方式，图示了数字代码的位10～8为“111”时的状态。
此时，如图4所示，与电阻RM255、RM128、RM125、RM124、RM123分别对置配置的栅电极的电位为L电平，与此相对，与电阻RM254、RM253、RM252、RM126分别对置配置的栅电极的电位为H电平。如此，根据图13所示的实验结果可认为，数字代码的位10～8为“111”时，受到电场的影响，电阻RM254、RM253、RM252、RM126的电阻值变为高于电阻RM255、RM128、RM125、RM124、RM123的电阻值。虽然各栅电极的电位根据数字代码的位10～8的值而发生改变，但是针对任意一个代码值，均是全部的1/4的P沟道型MOS晶体管的栅电极为L电平，与此相对，3/4的P沟道型MOS晶体管的栅电极为H电平。同样，针对任意一个代码值，均是全体的1/4的N沟道型MOS晶体管的栅电极为H电平，与此相对，3/4的N沟道型MOS晶体管的栅电极为L电平。如此，如图14所示，上位DAC101的积分非线性(INL)成为V字型。其结果为，D/A转换电路100的输出精度劣化。
因此，在本实施方式中，如图4所示，在俯视观察半导体基板时，隔着电阻体R，在与P沟道型MOS晶体管P128～P255中的各个晶体管相反的一侧，分别配置有与P沟道型MOS晶体管P128～P255的电极不同的虚设电极DM128～DM255。同样，在俯视观察半导体基板时，隔着电阻体R，在与N沟道型MOS晶体管N0～N127中的各个晶体管相反的一侧，分别配置有与N沟道型MOS晶体管N0～N127的电极不同的虚设电极DM0～DM127。该虚设电极DM0～DM255优选为，在俯视观察半导体基板时，以使各虚设电极与电阻体R之间的间隔同各栅电极与电阻体R之间的间隔相等的方式，被配置在与隔着电阻体R而处于相反侧的各栅电极对置的位置处。此外，虚设电极DM0～DM255优选被形成在与栅电极相同的层(例如多晶硅层)中。
而且，开关控制电路105(控制单元的一个示例)以使虚设电极DM0～DM255中的每一个在隔着电阻体R而被配置于相反侧的MOS晶体管的栅电极为L电平时成为H电平，在该MOS晶体管的栅电极为H电平时成为L电平的方式，即，向隔着电阻体R而对置的虚设电极与栅电极施加互为反相的电位的方式而进行控制。在此，4个虚设电极DM(4m-1)、DM(4m-2)、DM(4m-3)、DM(4m-4)(m＝33～64)的电位始终与4个N沟道型MOS晶体管N(4m-129)、N(4m-130)、N(4m-131)、N(4m-132)的栅电极的电位相同。此外，4个虚设电极DM(4m-1)、DM(4m-2)、DM(4m-3)、DM(4m-4)(m＝1～32)的电位始终与4个P沟道型MOS晶体管P(4m+127)、P(4m+126)、P(4m+125)、P(4m+124)的栅电极的电位相同。因此，虚设电极DM0～DM255的电位的控制信号能够兼用作P沟道型MOS晶体管的导通、断开的控制信号或N沟道型MOS晶体管的导通、断开的控制信号。
如此，通过在隔着电阻体R而与各MOS晶体管的栅电极对置的位置处配置虚设电极，并且使隔着电阻体R而对置的虚设电极和栅电极成为相互反相的电位，从而抵消施加于各个电阻的电场，由此能够减小因电场的差而引起的电阻RM0～RM255的电阻值的偏差。因此，上位DAC101的积分非线性(INL)得到改善，从而减少了D/A转换电路100的输出精度的劣化。
此外，由于虚设电极DM0～DM255可以短于各MOS晶体管的栅电极，因此能够通过尽可能地缩短虚设电极DM0～DM255来抑制用于虚设电极DM0～DM255的配置的布局面积的增加。此外，只要以使各虚设电极与电阻体R之间的间隔同所对置的栅电极与电阻体R之间的间隔相等的方式对虚设电极DM0～DM255进行配置，即使将电阻体R与各栅电极或虚设电极之间的间隔(距离)Lg设为违背设计规则的值，也能够抵消施加于各电阻的电场，例如，甚至能够缩小至1μm以下。由此，能够缩小D/A转换电路100的布局面积。
在图5中图示了有关以将电阻体R与各栅电极或虚设电极DM0～DM255之间的间隔设为1μm左右的方式而进行布局的情况下的D/A转换电路100的积分非线性(INL)的实测结果的一个示例。在图5中，横轴为16位数字代码的值，纵轴为积分非线性(INL)。如图5所示，积分非线性(INL)被改善而未成为以中心代码(32768)为界的V字型。
如以上所说明的那样，根据第一实施方式的D/A转换电路100，由于在上位DAC101中，通过使隔着电阻体R而对置的虚设电极和栅电极成为相互反相的电位，从而抵消了施加于各电阻的电场，因此能够减小电阻RM0～RM255的电阻值的偏差。因此，根据第一实施方式的D/A转换电路100，上位DAC101的积分非线性(INL)得到改善，从而能够提高输出电压的精度。
此外，根据第一实施方式的D/A转换电路100，由于能够以违背设计规则的程度使电阻体R接近各MOS晶体管的栅电极或各虚设电极而配置，因此能够实现小型化。
因此，根据第一实施方式，能够实现高精度且小型的D/A转换电路。
1-2.第二实施方式
图6为表示第二实施方式的D/A转换电路的结构的图。第二实施方式的D/A转换电路100以包括256个电阻R0～R255、255个P沟道型MOS晶体管P1～P255、255个N沟道型MOS晶体管N0～N254、开关控制电路105以及运算放大器106的方式而构成。第二实施方式的D/A转换电路100为电阻分压型的D/A转换电路，并输出与所输入的8位的数字代码的值对应的256种电压。
256个电阻R0～R255(多个电阻的一个示例)在地线与基准电压Vref的供给线之间串联连接。
电阻R127的高电位侧的端子与P沟道型MOS晶体管P128的源极连接，且低电位侧的端子与N沟道型MOS晶体管N127的漏极连接。
与电阻R127相比处于高电位侧的各电阻R(n)(n＝128～255)的一端(低电位侧的端子)与互不相同的第一级的P沟道型MOS晶体管P(n)的源极连接，另一端(高电位侧的端子)与互不相同的第一级的P沟道型MOS晶体管P(n+1)的源极连接。
与电阻R127相比处于低电位侧的各电阻R(n)(n＝1～126)的一端(低电位侧的端子)与互不相同的第一级的N沟道型MOS晶体管N(n)的漏极连接，另一端(高电位侧的端子)与互不相同的第一级的N沟道型MOS晶体管N(n+1)的漏极连接。
第一级的128个P沟道型MOS晶体管P128～P255(多个MOS晶体管的一个示例)中，从高电位侧起每2个的漏极被连接，并且与第二级的64个P沟道型MOS晶体管P64～P127各自的源极连接。例如，第一级的2个P沟道型MOS晶体管P255、P254的漏极与第二级的P沟道型MOS晶体管P127的源极连接。此外，第一级的2个P沟道型MOS晶体管P253、P252的漏极与第二级的P沟道型MOS晶体管P126的源极连接。
以下同样，第二级的64个P沟道型MOS晶体管P64～P127中，从高电位侧起每2个的漏极被连接，并且与第三级的32个P沟道型MOS晶体管P32～P63(均未图示)各自的源极连接。此外，第三级的32个P沟道型MOS晶体管P32～P63中，从高电位侧起每2个的漏极被连接，并且与第四级的16个P沟道型MOS晶体管P16～P31(均未图示)各自的源极连接。此外，第四级的16个P沟道型MOS晶体管P16～P31中，从高电位侧起每2个的漏极被连接，并且与第五级的8个P沟道型MOS晶体管P8～P15(均未图示)各自的源极连接。此外，第五级的8个P沟道型MOS晶体管P8～P15中，从高电位侧起每2个的漏极被连接，并且与第六级的4个P沟道型MOS晶体管P4～P7(均未图示)各自的源极连接。此外，第六级的4个P沟道型MOS晶体管P4～P7中，从高电位侧起每2个的漏极被连接，并且与第七级的2个P沟道型MOS晶体管P2、P3(均未图示)各自的源极连接。此外，第七级的2个P沟道型MOS晶体管P2、P3的漏极被连接，并且与第八级的1个P沟道型MOS晶体管P1的源极连接。
第一级的128个N沟道型MOS晶体管N0～N127(多个MOS晶体管的一个示例)中，从低电位侧起每2个的源极被连接，并且与第二级的64个N沟道型MOS晶体管N128～N191各自的漏极连接。例如，第一级的2个N沟道型MOS晶体管N0、N1的源极与第二级的N沟道型MOS晶体管N128的漏极连接。此外，第一级的2个N沟道型MOS晶体管N2、N3的源极与第二级的N沟道型MOS晶体管N129的漏极连接。
以下同样，第二级的64个N沟道型MOS晶体管N128～N191中，从低电位侧起每2个的源极被连接，并且与第三级的32个N沟道型MOS晶体管N192～N223(均未图示)各自的漏极连接。此外，第三级的32个N沟道型MOS晶体管N192～N223中，从低电位侧起每2个的源极被连接，并且与第四级的16个N沟道型MOS晶体管N224～N239(均未图示)各自的漏极连接。此外，第四级的16个N沟道型MOS晶体管N224～N239中，从低电位侧起每2个的源极被连接，并且与第五级的8个N沟道型MOS晶体管N240～N247(均未图示)各自的漏极连接。此外，第五级的8个N沟道型MOS晶体管N240～N247中，从低电位侧起每2个的源极被连接，并且与第六级的4个N沟道型MOS晶体管N248～N251(均未图示)各自的漏极连接。此外，第六级的4个N沟道型MOS晶体管N248～N251中，从低电位侧起每2个的源极被连接，并且与第七级的2个N沟道型MOS晶体管N252、N253(均未图示)各自的漏极连接。此外，第七级的2个N沟道型MOS晶体管N252、N253与源极连接，并且与第八级的1个N沟道型MOS晶体管N254的漏极连接。
第八级的1个P沟道型MOS晶体管P1的漏极与第八级的1个N沟道型MOS晶体管N254的源极连接，并与运算放大器106的同相输入端子(+端子)连接。
运算放大器106的输出端子与反相输入端子(-端子)连接，从而作为使同相输入端子(+端子)的电压被传送至输出端子的电压跟随器而发挥功能。
开关控制电路105被输入8位的数字代码，并根据该8位的数字代码(位7～0)的值而对255个P沟道型MOS晶体管P1～P255及255个N沟道型MOS晶体管N0～N254的导通、断开进行控制。
开关控制电路105根据数字代码的位7的值而对第一级的128个P沟道型MOS晶体管P128～P255及128个N沟道型MOS晶体管N0～N127的导通、断开进行控制。
第一级的每2个P沟道型MOS晶体管P(2m-1)、P(2m-2)(m＝65～128)中，仅1个导通。若位7为“1”，则开关控制电路105将P沟道型MOS晶体管P(2m-1)置为导通，若为“0”，则将P沟道型MOS晶体管P(2m-2)置为导通。
此外，第一级的每2个N沟道型MOS晶体管N(2m-1)、N(2m-2)(m＝1～64)中，仅1个导通。若位7为“1”，则开关控制电路105将N沟道型MOS晶体管N(2m-1)置为导通，若为“0”，则将N沟道型MOS晶体管N(2m-2)置为导通。
而且，64组的2个P沟道型MOS晶体管P(2m-1)、P(2m-2)(m＝65～128)与64组的2个N沟道型MOS晶体管N(2m-1)、N(2m-2)(m＝1～64)全部按照相同的逻辑而导通、断开。例如，8个P沟道型MOS晶体管P255、P253、P251、P249、P247、P245、P243、P241以及8个N沟道型MOS晶体管N15、N13、N11、N9、N7、N5、N3、N1同时成为导通状态或断开状态。
而且，开关控制电路105按照与第一级的MOS晶体管的导通、断开控制相同的逻辑，根据数字代码的位6的值、位5的值、位4的值、位3的值、位2的值、位1的值、位0的值而分别对第二级、第三级、第四级、第五级、第六级、第七级、第八级的MOS晶体管的导通、断开进行控制。
以这种方式而构成的第二实施方式的D/A转换电路100根据8位数字代码而选择由电阻R0～R255将基准电压Vref分压所得到的256种电压中的任意一个电压，并经由运算放大器106而向外部进行输出。
如上所述，在D/A转换电路100中，电连接于与电阻R127相比处于高电位侧的电阻的一端的255个开关全部由P沟道型MOS晶体管构成，电连接于与电阻RM127相比处于低电位侧的电阻的一端的255个开关全部由N沟道型MOS晶体管构成。因此，与该510个开关全部由互补型模拟开关(传输门)构成的情况相比，半导体基板上的开关的占有面积被缩小为1/2左右。
此外，由于D/A转换电路100的输出电压的精度并非依赖于电阻R0～R255的各电阻值本身，而是依赖于电阻值的差，因此在D/A转换电路100的布局设计中，能够使构成电阻R0～R255的固定宽度的电阻体的长度与第一级的256个MOS晶体管的配置区域的长度方向上的宽度一致。也就是说，为了尽可能地缩小D/A转换电路100的布局面积，尽可能地以小面积高效地配置第一级的256个MOS晶体管是较为重要的。
为了高效地配置MOS晶体管，例如，优选为，在电阻体的长度方向上的一个侧面侧配置P沟道型MOS晶体管，并使P沟道型MOS晶体管P(2j+1)(j＝64～127)的漏极与P沟道型MOS晶体管P(2j)的漏极共同化。同样，优选为，在电阻体的长度方向上的相同的侧面侧配置N沟道型MOS晶体管，并使N沟道型MOS晶体管N(2j+1)(j＝0～63)的源极与N沟道型MOS晶体管N(2j)的源极共同化。此外，优选为，使形成在电阻体上的接头(相当于各电阻的端子)的长度方向上的间距与P沟道型MOS晶体管的源极接头之间的间距以及N沟道型MOS晶体管的漏极接头之间的间距均一致。
在第二实施方式中，如图7所示，以考虑到这些条件的布局为前提，进一步地，以在俯视观察半导体基板时，穿过被设置在电阻体R上的各个接头且与电阻体R的长度方向正交的假想直线LV穿过相邻的两个MOS晶体管的栅电极之间的方式，而对各MOS晶体管进行配置。
通过这种配置，在俯视观察半导体基板时，不同的MOS晶体管的栅电极分别与各电阻R0～R255的侧面对置。而且，通过开关控制电路105的控制，分别与电阻R0～R255对置的栅电极的电位交替地反复成为L电平和H电平。例如，在数字代码的位7为“1”时，奇数编号的P沟道型MOS晶体管P255、P253、…、P129以及奇数编号的N沟道型MOS晶体管N127、N125、…、N1成为导通状态，而偶数编号的P沟道型MOS晶体管P254、P252、…、P128及偶数编号的N沟道型MOS晶体管N126、N124、…、N0成为断开状态。此外，在数字代码的位7为“0”时，偶数编号的P沟道型MOS晶体管P254、P252、…、P128以及偶数编号的N沟道型MOS晶体管N126、N124、…、N0成为导通状态，而奇数编号的P沟道型MOS晶体管P255、P253、…、P129及奇数编号的N沟道型MOS晶体管N127、N125、…、N1成为断开状态。
即，无论数字代码的值如何，相邻的栅电极始终成为不同的电位，因此施加于相邻的两个电阻的电场会产生差，从而有可能使微分非线性误差(DNL：DifferentialNon-Linearity)或多或少地发生劣化，但是由于施加于电阻R0～R127的电场的平均值与施加于电阻R128～R255的电场的平均值相同，因此积分非线性(INL)不会成为以中心代码为界的V字型。因此，积分非线性(INL)得到改善，从而减少了D/A转换电路100的输出精度的劣化。
此外，不存在如第一实施方式那样的用于虚设电极DM0～DM255的配置的布局面积的增加。此外，只要施加于电阻R0～R127的电场的平均值与施加于电阻R128～R255的电场的平均值相同，还可以将电阻体R与各栅电极的间隔(距离)设为违背设计规则的值，例如，甚至能够缩小到1μm以下。由此，能够缩小D/A转换电路100的布局面积。
如以上所说明的那样，根据第二实施方式的D/A转换电路100，通过使施加于电阻R0～R127的电场的平均值与施加于电阻R128～R255的电场的平均值相同，从而积分非线性(INL)得到改善，由此能够提高输出电压的精度。
此外，根据第二实施方式的D/A转换电路100，由于能够以违背设计规则的程度使电阻体R接近各MOS晶体管的栅电极而配置，因此能够实现小型化。
因此，根据第二实施方式，能够实现高精度且小型的D/A转换电路。
2.振荡器
图8为本实施方式的振荡器的立体图。此外，图9为表示本实施方式的振荡器的结构的图。本实施方式的振荡器1为能够通过从外部端子输入的数字信号而对振荡频率进行控制的数字控制振荡器，并且如图8及图9所示那样，以包括控制用集成电路(IC：IntegratedCircuit)2、振荡用集成电路(IC)3、水晶振子4以及封装件(容器)10的方式被构成，该封装件(容器)10中搭载有控制用IC2、振荡用IC3以及水晶振子4。
通过从振荡器1的电源端子VDD向控制用IC2的电源端子供给电源电压VDD，并从接地端子GND向控制用IC2的接地端子供给接地电位VSS，从而使控制用IC2进行工作。同样，通过从振荡器1的电源端子VDD向振荡用IC3的电源端子供给电源电压VDD，并从接地端子GND向振荡用IC3的接地端子供给接地电位VSS，从而使振荡用IC3进行工作。
如图9所示，控制用IC2以包括调节器电路21、调节器电路22、串行接口电路23、数字运算电路24以及D/A转换电路25的方式而构成。
调节器电路21为，根据电源电压VDD生成固定的电压并向串行接口电路23及数字运算电路24进行供给的电压调节器。
调节器电路22为，根据电源电压VDD生成固定的电压并向D/A转换电路25的电源节点进行供给的电压调节器，或者根据电源电压VDD生成固定的电流并向D/A转换电路25的电源节点进行供给的电流调节器。
串行接口电路23经由控制用IC2的三个端子而对由振荡器1的三个外部端子CSX、SCK、DIN分别输入的芯片选择信号、串行数据信号以及时钟信号进行接收，在芯片选择信号为使能时以与时钟信号同步的方式而取得串行数据信号，并向数字运算电路24进行输出。串行接口电路23例如可以为与SPI(SerialPeripheralInterface：串行外设接口)总线对应的接口电路。另外，虽然在本实施方式中串行接口电路23为三线式的接口电路，但并不局限于此，例如，也可以是与I2C(Inter-IntegratedCircuit：内部集成电路)总线对应的两线式的接口电路。
数字运算电路24将串行接口电路23所输出的串行数据信号转换为N位的数据信号并进行输出。
D/A转换电路25通过将数字运算电路24所输出的N位的数据信号转换为模拟信号而生成用于对振荡用IC3进行控制的控制信号，并从控制用IC2的端子输出。作为D/A转换电路25，例如，可以使用电阻分压型的转换电路。
振荡用IC3与水晶振子4连接，并以与控制用IC2所输出的控制信号对应的频率而使水晶振子4谐振而输出振荡信号。该振荡信号通过振荡器1的两个外部端子OUT、OUTX而以差分的振荡信号的形式向振荡器1的外部进行输出。此外，振荡用IC3基于由控制用IC2进行的控制而对水晶振子4的谐振频率进行控制。
另外，水晶振子4为谐振器的一个示例，也可以代替水晶振子4而使用其他的谐振器。谐振器既可以是电的谐振电路，也可以是电机械的谐振子等。谐振器例如也可以是振子。振子例如可以是压电振子、SAW(SurfaceAcousticWave：表面声波)谐振子、MEMS(MicroElectroMechanicalSystems：微机电系统)振子等。此外，作为振子的基板材料，可以使用水晶、钽酸锂、铌酸锂等压电单结晶、锆钛酸铅等压电陶瓷等压电材料，或硅半导体材料等。作为振子的激励方式，既可以使用利用压电效应的方式，也可以使用通过库伦力而进行的静电驱动。此外，谐振器可以是利用将碱金属等收纳到内部的气室和与碱性金属等原子相互作用的光的光谐振器、在微波区域进行谐振的空穴型谐振器、介质谐振器、LC谐振器等。
如图9所示，振荡用IC3以包括调节器电路31、放大电路32以及输出电路33的方式被构成。
调节器电路31为，根据电源电压VDD生成固定的电流并向放大电路32的电源节点进行供给的电流调节器，或者根据电源电压VDD生成固定的电压并向放大电路32的电源节点进行供给的电压调节器。
放大电路32例如通过利用从调节器电路31所供给的电流来进行动作的双极型晶体管而对从水晶振子4输出的信号进行放大，并将放大后的信号返回至水晶振子4，从而使水晶振子4进行谐振。或者，放大电路32也可以通过利用从调节器电路31所供给的电压来进行动作的CMOS逆变器元件而对从水晶振子4输出的信号进行放大，并使放大后的信号返回至水晶振子4，从而使水晶振子4进行谐振。
放大电路32具有作为水晶振子4的负载电容而发挥功能的未图示的可变电容元件，经由振荡用IC3的端子而向该可变电容元件施加控制用IC2所输出的控制信号的电压(控制电压)，该可变电容元件的电容值通过控制电压而被控制。而且，水晶振子4的振荡频率根据可变电容元件的电容值而进行变化。
另外，通过放大电路32和水晶振子4，例如可以构成皮尔斯(Pierce)振荡电路、逆变器型振荡电路、考毕兹(Colpitts)振荡电路、哈特利(Hartley)振荡电路等各种振荡电路。
输出电路33例如对放大电路32所放大的信号(水晶振子4的输入信号)进行缓冲或进行电平转换而生成振荡信号，并进行输出。输出电路33例如生成与LVPECL(Low-VoltagePositive-referencedEmitterCoupledLogic：低电压正发射极耦合逻辑)、LVDS(Low-VoltageDifferentialSignals：低压差分信号)、HCSL(High-speedCurrentSteeringLogic：高速电流驱动逻辑)等标准中的任意一个对应的差分的振荡信号。而且，输出电路33在外部端子OE为H(高)电平时从振荡用IC3的两个端子输出振荡信号，在外部端子OE为L(低)电平时停止振荡信号的输出。从振荡用IC3输出的差分的振荡信号从振荡器1的两个外部端子OUT、OUTX向外部输出。另外，输出电路33也可以生成CMOS电平的振荡信号等单端的振荡信号并从外部端子OUT向外部输出。在该情况下，不需要外部端子OUTX。
放大电路32或者放大电路32和输出电路33作为用于使水晶振子4进行谐振的振荡用电路而发挥功能。
通过振荡用IC3和水晶振子4而构成的振荡电路作为对与控制用IC2所输出的控制信号的电压(控制电压)对应的频率的振荡信号进行输出的电压控制水晶振荡电路而发挥功能。
此外，本实施方式的振荡器1也可以采用如下结构，即，将图9的控制用IC2置换为图10的结构。在图10的示例中，控制用IC2以包括调节器电路21、调节器电路22、串行接口电路23、数字运算电路24、D/A转换电路25、温度传感器26以及A/D转换电路(ADC：AnalogtoDigitalConverter(模数转换器))27的方式而构成。
温度传感器26为，输出与其周边的温度相对应的信号(例如，与温度对应的电压)的感温元件，例如，通过在其输出与接地电位之间正向串联连接有一个或多个二极管的结构等而被实现。
A/D转换电路27将温度传感器26的输出信号转换为数字信号并进行输出。作为A/D转换电路27，可以使用熟知的并行比较型、逐次比较型、Δ-Σ型、双积分型等各种类型的电路。
数字运算电路24利用A/D转换电路27的输出信号而计算用于对水晶振子4的频率温度特性进行补正的温度补偿电压的数字值，并将串行接口电路23所输出的串行数据信号转换为N位的数字值，再将该数字值与温度补偿电压的数字值相加而生成N位的数据信号并进行输出。
D/A转换电路25通过将该N位的数据信号转换为模拟信号而生成用于对振荡用IC3进行控制的控制信号，并从控制用IC2的端子输出。
该振荡器1为，无论温度如何均将振荡频率保持为大致固定，并且能够通过从外部端子输入的数字信号而对振荡频率进行控制的数字控制温度补偿型振荡器。
另外，虽然本实施方式的振荡器1采用控制用IC2和振荡用IC3的双芯片的结构，但也可以将它们构成为单芯片的IC，还可以由三芯片以上的IC构成。
在本实施方式的振荡器1中，通过应用上述的各实施方式的D/A转换电路100以作为D/A转换电路25，从而能够实现高精度且小型的振荡器。
3.电子设备
图11为表示本实施方式的电子设备的结构的一个示例的功能框图。本实施方式的电子设备300以包括振荡器310、CPU(CentralProcessingUnit：中央处理单元)320、操作部330、ROM(ReadOnlyMemory：只读存储器)340、RAM(RandomAccessMemory：随机存取存储器)350、通信部360、显示部370的方式而构成。另外，本实施方式的电子设备也可以采用将图11的构成要素(各个部分)的一部分省略或变更，或者添加了其他的构成要素的结构。
振荡器310内置有谐振器(未图示)、使谐振器进行谐振的振荡用电路(未图示)、用于对振荡用电路进行控制的D/A转换电路312，并输出由谐振器的谐振而产生的振荡信号。该振荡信号从振荡器310向CPU320被供给。
CPU320根据被存储在ROM340等中的程序并将从振荡器310输入的振荡信号作为时钟信号而实施各种计算处理或控制处理。具体而言，CPU320实施与来自操作部330的操作信号对应的各种处理、为了与外部装置实数据通信而对通信部360进行控制的处理、对用于使各种信息显示于显示部370上的显示信号进行发送的处理等。
操作部330为通过操作键或按钮开关等而构成的输入装置，并将与用户所进行的操作对应的操作信号向CPU320进行输出。
ROM340对供CPU320实施各种计算处理或控制处理的程序或数据等进行存储。
RAM350作为CPU320的工作区域而被使用，并临时性地对从ROM340读取的程序或数据、从操作部330输入的数据、CPU320根据各种程序所执行的运算结果等进行存储。
通信部360实施用于使CPU320与外部装置之间的数据通信成立的各种控制。
显示部370为，通过LCD(LiquidCrystalDisplay：液晶显示器)等而构成的显示装置，并基于从CPU320输入的显示信号而对各种信息进行显示。也可以在显示部370上设置作为操作部330而发挥功能的触摸面板。
作为D/A转换电路312，例如应用上述的各实施方式的D/A转换电路100，从而能够实现可靠性较高的电子设备。
作为这种电子设备300可考虑到各种电子设备，例如，可列举出个人计算机(例如，便携式个人计算机、膝上型个人计算机、平板型个人计算机)、智能手机或移动电话等移动体终端、数码照相机、喷墨式喷出装置(例如喷墨打印机)、数字PLL(PhaseLockedLoop：锁相环)、通信网络设备(例如，路由器或开关等存储区域网络设备、局域网设备)、移动体终端基站用设备、电视机、摄像机、录像机、汽车导航装置、实时时钟装置、寻呼机、电子记事本(包括附带通信功能的产品)、电子词典、电子计算器、电子游戏设备、游戏用控制器、文字处理器、工作站、可视电话、防盗用视频监视器、电子双筒望远镜、POS(pointofsale：销售点)终端、医疗设备(例如，电子体温计、血压计、血糖仪、心电图测量装置、超音波诊断装置、电子内窥镜)、鱼群探测器、各种测量设备、计量仪器类(例如，车辆、航空器、船舶的测量仪器类)、飞行模拟装置、头戴式显示器、运动轨迹、运动跟踪、运动控制器、PDR(PedestrianDeadReckoning，步行者航位推算)等。
作为本实施方式的电子设备300的一个示例，将上述的振荡器310作为基准信号源或电压可变型振荡器(VCO)等来使用，例如，可列举出作为通过有线或无线的方式与终端实施通信的终端基站用装置等而发挥功能的传输装置。在本实施方式的电子设备300中，通过应用例如包括上述的各实施方式的D/A转换电路100的上述实施方式的振荡器1以作为振荡器310，从而也能够应用于可用于例如通信基站等的需要高性能、高可靠性的传输设备中。
4.移动体
图12为表示本实施方式的移动体的一个示例的图(俯视图)。图12所示的移动体400以包括振荡器410，实施对发动机系统、制动系统、智能无匙进入系统等的各种控制的控制器420、430、440，蓄电池450和备用蓄电池460的方式而构成。另外，本实施方式的移动体也可以采用将图12的构成要素(各部)的一部分省略，或者添加了其他的构成要素的结构。
振荡器410内置有谐振器(未图示)、使谐振器进行谐振的振荡用电路(未图示)、用于对振荡用电路进行控制的D/A转换电路，并对通过谐振器的谐振而产生的振荡信号进行输出。该振荡信号从振荡器410向控制器420、430、440被供给，并作为例如时钟信号来使用。
蓄电池450向振荡器410以及控制器420、430、440进行供电。备用蓄电池460在蓄电池450的输出电压低于阈值时向振荡器410及控制器420、430、440进行供电。
作为振荡器410内置的D/A转换电路，通过应用例如上述的各实施方式的D/A转换电路100，从而能够实现可靠性较高的移动体。
作为这种移动体400可考虑到各种移动体，例如，可列举出汽车(也包括电动汽车)、喷气式飞机或直升飞机等航空器、船舶、火箭、人造卫星等。
本发明并不限定于本实施方式，能够在本发明的主旨的范围内实施各种变形。
上述的实施方式为一个示例，并不限定于此。例如，也可以对各实施方式进行适当组合。
本发明包括与在实施方式中所说明的结构实质上相同的结构(例如，功能、方法及结果相同的结构，或者目的及效果相同的结构)。此外，本发明还包括对实施方式中所说明的结构的非本质的部分进行替换而得到的结构。此外，本发明包括能够取得与实施方式中所说明的结构相同的作用效果的结构，或者达成相同的目的的结构。此外，本发明包括将公知技术添加到实施方式中所说明的结构中的结构。
符号说明
1振荡器；2控制用集成电路(IC)；3振荡用集成电路(IC)；4水晶振子；10封装件；21调节器电路；22调节器电路；23串行接口电路；24数字运算电路；25D/A转换电路；26温度传感器；27A/D转换电路；31调节器电路；32放大电路；33输出电路；100D/A转换电路；101上位DAC；102下位DAC；103H、103L、104、106运算放大器；105开关控制电路；300电子设备；310振荡器；312D/A转换电路；320CPU；330操作部；340ROM；350RAM；360通信部；370显示部；400移动体；410振荡器；420、430、440控制器；450蓄电池；460备用蓄电池；R0～R255电阻；RM0～RM255电阻；RL0～RL255电阻；P1～P256P沟道型MOS晶体管；N0～N254N沟道型MOS晶体管；S0～S340互补型模拟开关；DM0～DM255虚设电极。

Claims (9)

1.一种D/A转换电路，其包括被形成在半导体基板上的多个电阻、多个金属氧化物半导体晶体管和多个虚设电极，
多个所述电阻利用电阻体和被设置在该电阻体上的多个接头而构成，并串联连接，
多个所述金属氧化物半导体晶体管与多个所述接头中的各个所述接头分别连接，
多个所述虚设电极在俯视观察所述半导体基板时隔着所述电阻体而被配置在与多个所述金属氧化物半导体晶体管中的各个所述金属氧化物半导体晶体管相反的一侧，并且与多个所述金属氧化物半导体晶体管的电极不同，
多个所述虚设电极中的各个所述虚设电极在隔着所述电阻体而被配置在相反侧的所述金属氧化物半导体晶体管的栅电极为第一电位时成为第二电位，而在该金属氧化物半导体晶体管的栅电极为第二电位时成为第一电位，
所述第一电位和第二电位中的一个为使所述金属氧化物半导体晶体管导通的电位，而另一个为不使所述金属氧化物半导体晶体管导通的电位。
2.如权利要求1所述的D/A转换电路，其中，
多个所述虚设电极中的各个所述虚设电极通过多晶硅而构成。
3.如权利要求1或2所述的D/A转换电路，其中，
所述电阻体与所述金属氧化物半导体晶体管的栅电极之间的距离在1μm以下。
4.如权利要求1至3中任一项所述的D/A转换电路，其中，
包括控制单元，所述控制单元对多个所述虚设电极中的各个所述虚设电极的电位进行控制。
5.如权利要求1至4中任一项所述的D/A转换电路，其中，
多个所述金属氧化物半导体晶体管中的各个所述金属氧化物半导体晶体管为P沟道型金属氧化物半导体晶体管或N沟道型金属氧化物半导体晶体管，
多个所述电阻中的第一电阻的高电位侧的端子与所述P沟道型金属氧化物半导体晶体管连接，且低电位侧的端子与所述N沟道型金属氧化物半导体晶体管连接，
多个所述电阻中的与所述第一电阻相比处于高电位侧的各个电阻的一端与互不相同的所述P沟道型金属氧化物半导体晶体管连接，
多个所述电阻中的与所述第一电阻相比处于低电位侧的各个电阻的一端与互不相同的所述N沟道型金属氧化物半导体晶体管连接。
6.如权利要求5所述的D/A转换电路，其中，
与所述第一电阻相比处于高电位侧的各个所述电阻与连接于低电位侧的端子的所述P沟道型金属氧化物半导体晶体管对置，
与所述第一电阻相比处于低电位侧的各个所述电阻与连接于高电位侧的端子的所述N沟道型金属氧化物半导体晶体管对置。
7.一种振荡器，其具备权利要求1至6中任一项所述的D/A转换电路。
8.一种电子设备，其具备权利要求1至6中任一项所述的D/A转换电路。
9.一种移动体，其具备权利要求1至6中任一项所述的D/A转换电路。
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Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4352092A (en) * 1979-10-22 1982-09-28 Tokyo Shibaura Denki Kabushiki Kaisha Digital to analog converter
US5416482A (en) * 1992-03-17 1995-05-16 Mitsubishi Denki Kabushiki Kaisha Resistance ladder
US5894281A (en) * 1996-07-11 1999-04-13 Yamaha Corporation Digital-to-analog converter utilizing MOS transistor switching circuit with accompanying dummy gates to set same effective gate capacitance
TW432506B (en) * 1998-06-30 2001-05-01 Hyundai Electronics Ind Method for fabricating a gate electrode of a semiconductor device
US6828861B2 (en) * 2002-07-23 2004-12-07 Mediatek Incorporation Power amplifier with distributed capacitor
US20050052306A1 (en) * 2003-09-10 2005-03-10 Catalyst Semiconductor, Inc. Digital potentiometer including at least one bulk impedance device
US20070052569A1 (en) * 2005-09-05 2007-03-08 Kabushiki Kaisha Toshiba Resistor-string digital/analog converter circuit and semiconductor device including the same circuit
CN1941615A (zh) * 2005-09-27 2007-04-04 日本电气株式会社 差动放大器与数字/模拟转换器以及显示装置
CN101461148A (zh) * 2006-06-14 2009-06-17 索尼爱立信移动通讯有限公司 保持移动无线电终端的自主系统时钟精度的方法和系统
US20090179784A1 (en) * 2008-01-16 2009-07-16 Oki Semiconductor Co., Ltd. Digital-to-analog converter having constant current cells producing even constant currents
JP2011058819A (ja) * 2009-09-07 2011-03-24 Seiko Epson Corp Ｍｅｍｓセンサーおよびその製造方法
CN102448539A (zh) * 2009-05-29 2012-05-09 麦德托尼克公司 用于选择性感测的引件和虚拟电极
JP2012109535A (ja) * 2010-10-20 2012-06-07 Asahi Kasei Electronics Co Ltd 抵抗素子及び反転バッファ回路
US20140045328A1 (en) * 2010-07-14 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure for n/p metal gates
JP2014236398A (ja) * 2013-06-04 2014-12-15 セイコーエプソン株式会社 発振装置、電子機器、および移動体

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3333067A1 (de) * 1983-09-14 1985-03-21 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zum umwandeln eines digitalen eingangssignals in ein analoges ausgangssignal
JP2917689B2 (ja) * 1992-07-03 1999-07-12 日本電気株式会社 多チャンネルｄ／ａ変換装置
JPH07131354A (ja) * 1993-09-07 1995-05-19 Yamaha Corp Ｄ／ａコンバータ
JP2001111428A (ja) * 1999-10-14 2001-04-20 Oki Micro Design Co Ltd ディジタル／アナログ変換回路
US6414619B1 (en) * 1999-10-22 2002-07-02 Eric J. Swanson Autoranging analog to digital conversion circuitry
KR100776488B1 (ko) * 2006-02-09 2007-11-16 삼성에스디아이 주식회사 데이터 구동회로 및 이를 구비한 평판 표시장치
US8031100B2 (en) * 2009-04-24 2011-10-04 Intersil Americas Inc. Fine resistance adjustment for polysilicon
WO2010137095A1 (ja) * 2009-05-27 2010-12-02 パナソニック株式会社 抵抗型デジタル／アナログ変換器
JP5651068B2 (ja) 2011-04-13 2015-01-07 旭化成エレクトロニクス株式会社 半導体抵抗素子及び半導体抵抗素子を有する半導体モジュール

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4352092A (en) * 1979-10-22 1982-09-28 Tokyo Shibaura Denki Kabushiki Kaisha Digital to analog converter
US5416482A (en) * 1992-03-17 1995-05-16 Mitsubishi Denki Kabushiki Kaisha Resistance ladder
US5894281A (en) * 1996-07-11 1999-04-13 Yamaha Corporation Digital-to-analog converter utilizing MOS transistor switching circuit with accompanying dummy gates to set same effective gate capacitance
TW432506B (en) * 1998-06-30 2001-05-01 Hyundai Electronics Ind Method for fabricating a gate electrode of a semiconductor device
US6828861B2 (en) * 2002-07-23 2004-12-07 Mediatek Incorporation Power amplifier with distributed capacitor
US20050052306A1 (en) * 2003-09-10 2005-03-10 Catalyst Semiconductor, Inc. Digital potentiometer including at least one bulk impedance device
US20070052569A1 (en) * 2005-09-05 2007-03-08 Kabushiki Kaisha Toshiba Resistor-string digital/analog converter circuit and semiconductor device including the same circuit
CN1941615A (zh) * 2005-09-27 2007-04-04 日本电气株式会社 差动放大器与数字/模拟转换器以及显示装置
CN101461148A (zh) * 2006-06-14 2009-06-17 索尼爱立信移动通讯有限公司 保持移动无线电终端的自主系统时钟精度的方法和系统
US20090179784A1 (en) * 2008-01-16 2009-07-16 Oki Semiconductor Co., Ltd. Digital-to-analog converter having constant current cells producing even constant currents
CN102448539A (zh) * 2009-05-29 2012-05-09 麦德托尼克公司 用于选择性感测的引件和虚拟电极
JP2011058819A (ja) * 2009-09-07 2011-03-24 Seiko Epson Corp Ｍｅｍｓセンサーおよびその製造方法
US20140045328A1 (en) * 2010-07-14 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure for n/p metal gates
JP2012109535A (ja) * 2010-10-20 2012-06-07 Asahi Kasei Electronics Co Ltd 抵抗素子及び反転バッファ回路
JP2014236398A (ja) * 2013-06-04 2014-12-15 セイコーエプソン株式会社 発振装置、電子機器、および移動体

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