JP6508455B2 - Ｄ／ａ変換回路、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、Ｄ／Ａ変換回路、発振器、電子機器及び移動体に関する。

特許文献１には、従来、Ｎチャネル型ＭＯＳトランジスターとＰチャネル型ＭＯＳトランジスターで構成していたＤ／Ａコンバーター（ＤＡＣ：Digital to Analog Converter）の分圧抵抗を選択するためのスイッチをＮチャネル型ＭＯＳトランジスターだけで構成したＤ／Ａコンバーターが記載されている。このＤ／Ａコンバーターによれば、Ｎウェルに形成したＰチャネル型ＭＯＳトランジスターを用いないので、Ｎウェルの近傍に分圧抵抗を配置することがなくなり、従来、Ｎウェルの領域の高さとこの領域以外のＰ型基板の高さとの間の僅かな段差が光の屈折率に影響を与え、抵抗を構成するポリシリコンの仕上がり幅が、Ｎウェルの近傍とそれ以外の所とで異なることにより、アナログ変換を行う際の歪み率の悪化につながっていたという問題を解決することができる。

特開２００１−１１１４２８号公報

ところで、Ｄ／Ａコンバーターの分解能を上げるために高ビット化を進めると、分圧抵抗を構成する抵抗体の面積はほとんど変わらないものの、スイッチとして機能するＭＯＳトランジスターの数が増えるため、全体としての面積が大きく増加する。これに対して、Ｄ／Ａコンバーターのレイアウト設計において、ＭＯＳトランジスターを抵抗体に近づけて配置することにより小面積化を試みた場合、抵抗体とＭＯＳトランジスターのゲート電極との距離を十分に確保することができなる。そうすると、半導体集積回路の製造工程において、一般に、抵抗体の作り込みはゲート電極の作成工程の後に行われるため、抵抗体とゲート電極の配置を近接しすぎると、ゲート電極によって抵抗体の下地に段差が生じる。従って、その後のフォトリソ工程においてレジストにも段差が生じ、露光によって抵抗体を作り込む領域の端ではレジストが本来の高さと異なるために焦点が合わず、露光される領域が増えてしまう（図１５（Ａ））。そうすると、その後のエッチング工程において、本来抵抗体を作り込みたい領域のレジストが余計に削られ、レジストの縁に沿って抵抗体のサイズが決まる為、抵抗体は本来の幅よりも細くなる（図１５（Ｂ））。

従って、抵抗体のＭＯＳトランジスターのゲート電極と近接する部分は細くなるが、ＭＯＳトランジスターのゲート電極と近接していない部分は細くならないため、抵抗体を構成する分圧抵抗の抵抗値に差が生じることになり、高精度なＤ／Ａコンバーターを実現することができなくなるという問題があった。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、高精度でありながら小型化が可能なＤ／Ａ変換回路を提供することができる。また、本発明のいくつかの態様によれば、当該Ｄ／Ａ変換回路を用いた発振器、電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係るＤ／Ａ変換回路は、半導体基板上に形成された、直列に接続されている複数の抵抗と、前記複数の抵抗の各々の端子とそれぞれ接続される複数のＭＯＳトランジスターと、を含み、前記半導体基板の平面視において、前記ＭＯＳトランジスターと対向している前記抵抗は、当該ＭＯＳトランジスターと対向している側に凹みが形成され、前記ＭＯＳトランジスターと対向していない前記抵抗は、前記複数のＭＯＳトランジスターの電極とは異なるダミー電極と対向し、当該ダミー電極と対向している側に凹みが形成されている。

本適用例に係るＤ／Ａ変換回路によれば、直列に接続されている複数の抵抗のうち、ＭＯＳトランジスターと対向している抵抗は、ＭＯＳトランジスターと対向している側に凹みが形成されているのに対し、ＭＯＳトランジスターと対向していない抵抗もダミー電極と対向している側に凹みが形成されているので、複数の抵抗の抵抗値の差が従来よりも小さい。すなわち、本適用例に係るＤ／Ａ変換回路によれば、ダミー電極が配置されていることにより、複数の抵抗による分圧比が一定に近づくため、分圧に基づき生成される出力電圧の精度を向上させることができる。

また、本適用例に係るＤ／Ａ変換回路によれば、複数の抵抗の各々は、凹みを有するほどに、すなわちデザインルールに違反するほどに、ＭＯＳトランジスターやダミー電極と近づけて配置されるので、小型化が可能である。

［適用例２］
上記適用例に係るＤ／Ａ変換回路は、前記半導体基板の平面視において、前記ＭＯＳトランジスターと対向している前記抵抗は、前記ＭＯＳトランジスターのゲート電極に沿うように前記凹みが形成されていてもよい。

本適用例によれば、複数の抵抗と複数のＭＯＳトランジスターのゲート電極とが同一層に形成される場合において、高精度でありながら小型化が可能なＤ／Ａ変換回路を実現することができる。

［適用例３］
上記適用例に係るＤ／Ａ変換回路において、前記ダミー電極は、ポリシリコンで構成されていてもよい。

本適用例によれば、複数の抵抗がポリシリコンと同じ層に形成される場合において、高精度でありながら小型化が可能なＤ／Ａ変換回路を実現することができる。

［適用例４］
上記適用例に係るＤ／Ａ変換回路は、前記ＭＯＳトランジスターと対向している前記抵抗と、当該ＭＯＳトランジスターのゲート電極との距離が１μｍ以下であってもよい。

［適用例５］
上記適用例に係るＤ／Ａ変換回路において、前記複数のＭＯＳトランジスターの各々は、Ｐチャネル型ＭＯＳトランジスター又はＮチャネル型ＭＯＳトランジスターであり、前記複数の抵抗のうち、第１の抵抗は、高電位側の端子が前記Ｐチャネル型ＭＯＳトランジスターと接続され、かつ、低電位側の端子が前記Ｎチャネル型ＭＯＳトランジスターと接続されており、前記複数の抵抗のうち、前記第１の抵抗よりも高電位側の各抵抗は、一端が互いに異なる前記Ｐチャネル型ＭＯＳトランジスターと接続されており、前記複数の抵抗のうち、前記第１の抵抗よりも低電位側の各抵抗は、一端が互いに異なる前記Ｎチャネ
ル型ＭＯＳトランジスターと接続されており、前記第１の抵抗は、前記ダミー電極と対向していてもよい。

本適用例に係るＤ／Ａ変換回路によれば、第１の抵抗よりも高電位側の抵抗に接続されるスイッチがＰチャネル型ＭＯＳトランジスターで構成され、第１の抵抗よりも低電位側の抵抗に接続されるスイッチがＮチャネル型ＭＯＳトランジスターで構成されるので、すべてのスイッチが相補型アナログスイッチ（トランスファーゲート）で構成される場合と比較して、スイッチのためのレイアウト面積を約半分にすることができる。従って、本適用例によれば、より小型のＤ／Ａ変換回路を実現することができる。

［適用例６］
上記適用例に係るＤ／Ａ変換回路において、前記第１の抵抗よりも高電位側の前記各抵抗は、低電位側の端子と接続されている前記Ｐチャネル型ＭＯＳトランジスターと対向しており、前記第１の抵抗よりも低電位側の前記各抵抗は、高電位側の端子と接続されている前記Ｎチャネル型ＭＯＳトランジスターと対向していてもよい。

本適用例に係るＤ／Ａ変換回路によれば、第１の抵抗よりも高電位側の抵抗は対向するＰチャネル型ＭＯＳトランジスターによって凹みが形成され、第１の抵抗よりも低電位側の抵抗は対向するＮチャネル型ＭＯＳトランジスターによって凹みが形成され、ウェル境界に位置するため対向するＭＯＳトランジスターが存在しない第１の抵抗については対向するダミー電極によって凹みが形成されるので、複数の抵抗の抵抗値の差を従来よりも小さくすることができる。従って、本適用例によれば、高精度でありながら、より小型のＤ／Ａ変換回路を実現することができる。

［適用例７］
本適用例に係る発振器は、上記のいずれかのＤ／Ａ変換回路を備えている。

本適用例に係る発振器によれば、高精度でありながら小型のＤ／Ａ変換回路を用いるので、発振周波数の精度が高い小型の発振器を実現することができる。

［適用例８］
本適用例に係る電子機器は、上記のいずれかのＤ／Ａ変換回路を備えている。

［適用例９］
本適用例に係る移動体は、上記のいずれかのＤ／Ａ変換回路を備えている。

これらの適用例によれば、高精度でありながら小型のＤ／Ａ変換回路を用いるので、例えば、信頼性の高い電子機器及び移動体を実現することができる。

第１実施形態〜第４実施形態のＤ／Ａ変換回路の構成を示す図。 ＭＯＳトランジスターのオン／オフの制御論理を示す真理値表。 比較例のＤ／Ａ変換回路の一部のレイアウトを示す図。 比較例のレイアウトを採用した場合の問題点についての説明図。 第１実施形態のＤ／Ａ変換回路の一部のレイアウトを示す図。 第２実施形態のＤ／Ａ変換回路の一部のレイアウトを示す図。 第３実施形態のＤ／Ａ変換回路の一部のレイアウトを示す図。 第４実施形態のＤ／Ａ変換回路の一部のレイアウトを示す図。 第５実施形態のＤ／Ａ変換回路の構成を示す図。 本実施形態の発振器の斜視図。 本実施形態の発振器の構成を示す図。 本実施形態の発振器における制御用ＩＣの他の構成を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の移動体の一例を示す図。 Ｄ／Ａコンバーターの小面積化を試みた場合の問題点の説明図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．Ｄ／Ａ変換回路
１−１．第１実施形態
図１は、第１実施形態のＤ／Ａ変換回路の構成を示す図である。第１実施形態のＤ／Ａ変換回路１００は、上位ＤＡＣ１０１、下位ＤＡＣ１０２、オペアンプ１０３Ｈ，１０３Ｌ，１０４及びスイッチ制御回路１０５を含んで構成されている。第１実施形態のＤ／Ａ変換回路１００は、抵抗分圧型（電圧分配型、抵抗ストリング型、あるいは電圧ポテンショメータ型とも呼ばれる）のＤ／Ａ変換回路であり、入力された１６ビットのデジタルコードの値に応じた６５５３６種類の電圧を出力する。

上位ＤＡＣ１０１は、半導体基板上に形成された、２５６個の抵抗ＲＭ０〜ＲＭ２５５、１９１個のＰチャネル型ＭＯＳトランジスターＰ６６〜Ｐ２５６及び１９０個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１８９を含んで構成されている。

２５６個の抵抗ＲＭ０〜ＲＭ２５５（複数の抵抗の一例）は、グラウンドと基準電圧Ｖｒｅｆの供給線との間に直列に接続されている。

抵抗ＲＭ１２７（第１の抵抗の一例）は、高電位側の端子がＰチャネル型ＭＯＳトランジスターＰ１２８のソースと接続され、かつ、低電位側の端子がＮチャネル型ＭＯＳトランジスターＮ１２７のドレインと接続されている。

抵抗ＲＭ１２７よりも高電位側の各抵抗ＲＭ（ｎ）（ｎ＝１２８〜２５５）は、一端（低電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ）のソースと接続され、他端（高電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ＋１）のソースと接続されている。

抵抗ＲＭ１２７よりも低電位側の各抵抗ＲＭ（ｎ）（ｎ＝１〜１２６）は、一端（低電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ）のドレインと接続され、他端（高電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）のドレインと接続されている。

１段目のＰチャネル型ＭＯＳトランジスターＰ２５６を除く１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５（複数のＭＯＳトランジスターの一例）は、高電位側から１個おきの４個毎にドレインが接続され、２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６（不図示）〜Ｐ１２７の各々のソースと接続される。例えば、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５３，Ｐ２５１，Ｐ２４９のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２７のソースと接続される。また、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５２，Ｐ２５０，Ｐ２４８のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２６のソースと接続される。また、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２４７，Ｐ２
４５，Ｐ２４３，Ｐ２４１のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２５のソースと接続される。また、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２４６，Ｐ２４４，Ｐ２４２，Ｐ２４０のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２４のソースと接続される。

２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６〜Ｐ１２７は、高電位側から１個おきの２個毎にドレインが接続され、３段目の１６個のＰチャネル型ＭＯＳトランジスターＰ８０〜Ｐ９５（いずれも不図示）の各々のソースと接続される。例えば、２段目の２個のＰチャネル型ＭＯＳトランジスターＰ１２７，Ｐ１２５のドレインは３段目のＰチャネル型ＭＯＳトランジスターＰ９５（不図示）のソースと接続される。また、２段目の２個のＰチャネル型ＭＯＳトランジスターＰ１２６，Ｐ１２４のドレインは３段目のＰチャネル型ＭＯＳトランジスターＰ９４（不図示）のソースと接続される。

以降は同様に、３段目の１６個のＰチャネル型ＭＯＳトランジスターＰ８０〜Ｐ９５は、高電位側から１個おきの２個毎にドレインが接続され、４段目の８個のＰチャネル型ＭＯＳトランジスターＰ７２〜Ｐ７９（いずれも不図示）の各々のソースと接続される。また、４段目の８個のＰチャネル型ＭＯＳトランジスターＰ７２〜Ｐ７９は、高電位側から１個おきの２個毎にドレインが接続され、５段目の４個のＰチャネル型ＭＯＳトランジスターＰ６８〜Ｐ７１（いずれも不図示）の各々のソースと接続される。また、５段目の４個のＰチャネル型ＭＯＳトランジスターＰ６８〜Ｐ７１は、高電位側から１個おきの２個毎にドレインが接続され、６段目の２個のＰチャネル型ＭＯＳトランジスターＰ６６，Ｐ６７の各々のソースと接続される。

１段目の１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７（複数のＭＯＳトランジスターの一例）は、低電位側から１個おきの４個毎にソースが接続され、２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９（不図示）の各々のドレインと接続される。例えば、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ０，Ｎ２，Ｎ４，Ｎ６のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２８のドレインと接続される。また、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ１，Ｎ３，Ｎ５，Ｎ７のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２９のドレインと接続される。また、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ８，Ｎ１０，Ｎ１２，Ｎ１４のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１３０のドレインと接続される。また、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ９，Ｎ１１，Ｎ１３，Ｎ１５のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１３１のドレインと接続される。

２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｐ１５９は、低電位側から１個おきの２個毎にソースが接続され、３段目の１６個のＮチャネル型ＭＯＳトランジスターＮ１６０〜Ｎ１７５（いずれも不図示）の各々のドレインと接続される。例えば、２段目の２個のＮチャネル型ＭＯＳトランジスターＮ１２８，Ｎ１３０のソースは３段目のＮチャネル型ＭＯＳトランジスターＮ１６０（不図示）のドレインと接続される。また、２段目の２個のＮチャネル型ＭＯＳトランジスターＮ１２９，Ｎ１３１のソースは３段目のＮチャネル型ＭＯＳトランジスターＮ１６１（不図示）のソースと接続される。

以降は同様に、３段目の１６個のＮチャネル型ＭＯＳトランジスターＮ１６０〜Ｎ１７５は、低電位側から１個おきの２個毎にソースが接続され、４段目の８個のＮチャネル型ＭＯＳトランジスターＮ１７６〜Ｎ１８３（いずれも不図示）の各々のドレインと接続される。また、４段目の８個のＮチャネル型ＭＯＳトランジスターＮ１７６〜Ｎ１８３は、低電位側から１個おきの２個毎にソースが接続され、５段目の４個のＮチャネル型ＭＯＳトランジスターＮ１８４〜Ｎ１８７（いずれも不図示）の各々のドレインと接続される。
また、５段目の４個のＮチャネル型ＭＯＳトランジスターＮ１８４〜Ｎ１８７は、低電位側から１個おきの２個毎にソースが接続され、６段目の２個のＮチャネル型ＭＯＳトランジスターＮ１８８，Ｎ１８９の各々のドレインと接続される。

６段目のＰチャネル型ＭＯＳトランジスターＰ６７のドレインとＮチャネル型ＭＯＳトランジスターＮ１８９のソースが接続され、オペアンプ１０３Ｈの非反転入力端子（＋端子）と接続される。また、１段目のＰチャネル型ＭＯＳトランジスターＰ２５６のドレインと、６段目のＰチャネル型ＭＯＳトランジスターＰ６６のドレインと、Ｎチャネル型ＭＯＳトランジスターＮ１８８のソースが接続され、オペアンプ１０３Ｌの非反転入力端子（＋端子）と接続される。

オペアンプ１０３Ｈ，１０３Ｌは、ともに、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。

スイッチ制御回路１０５は、１６ビットのデジタルコードが入力され、当該１６ビットのデジタルコード（ビット１５〜０）のうち上位８ビット（ビット１５〜８）の値に応じて、上位ＤＡＣ１０１に含まれる１９１個のＰチャネル型ＭＯＳトランジスターＰ６６〜Ｐ２５５及び１９０個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１８９のオン／オフを制御する。

１段目のＰチャネル型ＭＯＳトランジスターＰ２５６を除く４個ずつのＰチャネル型ＭＯＳトランジスターＰ（８ｍ−１），Ｐ（８ｍ−３），Ｐ（８ｍ−５），Ｐ（８ｍ−７）（ｍ＝１７〜３２）は、いずれか１つのみがオンする。例えば、４個のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５３，Ｐ２５１，Ｐ２４９は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＰチャネル型ＭＯＳトランジスターＰ２４７，Ｐ２４５，Ｐ２４２，Ｐ２４１は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。

同様に、１段目の４個ずつのＰチャネル型ＭＯＳトランジスターＰ（８ｍ−２），Ｐ（８ｍ−４），Ｐ（８ｍ−６），Ｐ（８ｍ−８）（ｍ＝１７〜３２）は、いずれか１つのみがオンする。例えば、４個のＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５２，Ｐ２５０，Ｐ２４８は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＰチャネル型ＭＯＳトランジスターＰ２４６，Ｐ２４４，Ｐ２４２，Ｐ２４０は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。

また、１段目の４個ずつのＮチャネル型ＭＯＳトランジスターＮ（８ｍ−１），Ｎ（８ｍ−３），Ｎ（８ｍ−５），Ｎ（８ｍ−７）（ｍ＝１〜１６）は、いずれか１つのみがオンする。例えば、４個のＮチャネル型ＭＯＳトランジスターＮ７，Ｎ５，Ｎ３，Ｎ１は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ１３，Ｎ１１，Ｎ９は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。

同様に、１段目の４個ずつのＮチャネル型ＭＯＳトランジスターＮ（８ｍ−２），Ｎ（８ｍ−４），Ｎ（８ｍ−６），Ｎ（８ｍ−８）（ｍ＝１〜１６）は、いずれか１つのみがオンする。例えば、４個のＮチャネル型ＭＯＳトランジスターＮ６，Ｎ４，Ｎ２，Ｎ０は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＮチャネル型ＭＯＳトランジスターＮ１４，Ｎ１２，Ｎ１０，Ｎ８は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。

そして、１６組の４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−１），Ｐ（８ｍ−３），Ｐ（８ｍ−５），Ｐ（８ｍ−７）（ｍ＝１７〜３２）と１６組の４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−１），Ｎ（８ｍ−３），Ｎ（８ｍ−５），Ｎ（８ｍ−７）（ｍ＝１〜１６）は、すべて同じ制御論理でオン／オフする。例えば、２つのＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２４７及び２つのＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ７は同時にオン状態又はオフ状態になる。

同様に、１６組の４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−２），Ｐ（８ｍ−４），Ｐ（８ｍ−６），Ｐ（８ｍ−８）（ｍ＝１７〜３２）と１６組の４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−２），Ｎ（８ｍ−４），Ｎ（８ｍ−６），Ｎ（８ｍ−８）（ｍ＝１〜１６）は、すべて同じ制御論理でオン／オフする。例えば、２つのＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２４６及び２つのＮチャネル型ＭＯＳトランジスターＮ１４，Ｎ６は同時にオン状態又はオフ状態になる。

スイッチ制御回路１０５は、デジタルコードのビット１０〜８の３ビットの値に応じて、この１段目の１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５及び１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７のオン／オフの制御を行う。図２（Ａ）は、４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−１），Ｐ（８ｍ−３），Ｐ（８ｍ−５），Ｐ（８ｍ−７）（ｍ＝１７〜３２）又は４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−１），Ｎ（８ｍ−３），Ｎ（８ｍ−５），Ｎ（８ｍ−７）（ｍ＝１〜１６）のオン／オフの制御論理を示す真理値表である。また、図２（Ｂ）は、４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−２），Ｐ（８ｍ−４），Ｐ（８ｍ−６），Ｐ（８ｍ−８）（ｍ＝１７〜３２）又は４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−２），Ｎ（８ｍ−４），Ｎ（８ｍ−６），Ｎ（８ｍ−８）（ｍ＝１〜１６）のオン／オフの制御論理を示す真理値表である。図２（Ａ）及び図２（Ｂ）に示す制御論理によれば、隣り合う２つのＰチャネル型ＭＯＳトランジスターが同時にオン状態となり、隣り合う２つのＮチャネル型ＭＯＳトランジスターが同時にオン状態となる。例えば、デジタルコードのビット１０〜８が“１１１”の時は、隣り合う２つのＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５４が同時にオン状態となるとともに、隣り合う２つのＰチャネル型ＭＯＳトランジスターＰ２４７，Ｐ２４６も同時にオン状態となる。さらに、隣り合う２つのＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ１４も同時にオン状態となり、隣り合う２つのＮチャネル型ＭＯＳトランジスターＮ７，Ｎ６も同時にオン状態となる。

そして、オン状態となる、１６組の隣り合う２つのＰチャネル型ＭＯＳトランジスターを介して１２８個の抵抗ＲＭ１２８〜ＲＭ２５５のうちの８個おきに配置された２つずつの抵抗の低電位側の端子の電位が、２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６〜Ｐ１２７の各々に供給される。同様に、オン状態となる、１６組の隣り合う２つのＮチャネル型ＭＯＳトランジスターを介して１２８個の抵抗ＲＭ０〜ＲＭ１２７のうちの８個おきに配置された２つずつの抵抗の低電位側の端子の電位が、２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９の各々に供給される。

スイッチ制御回路１０５は、デジタルコードのビット１１の１ビットの値に応じて、この２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６〜Ｐ１２７及び３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９のオン／オフの制御を行う。具体的には、スイッチ制御回路１０５は、ビット１１が１であれば、１６組のドレインが接続された２つのＰチャネル型ＭＯＳトランジスター及び１６組のソースが接続された２つのＮチャネル型ＭＯＳトランジスターの各々に対して、高電位側のＭＯＳトランジスター（番号の大きい方）をオン状態にするとともに低電位側のＭＯＳトランジスター（番号の小さい方）をオフ状態にする。また、スイッチ制御回路１０５は、ビット１１が０であれば、１６組のドレインが接続された２つのＰチャネル型ＭＯＳトランジスター及び１６組のソ
ースが接続された２つのＮチャネル型ＭＯＳトランジスターの各々に対して、高電位側のＭＯＳトランジスター（番号の大きい方）をオフ状態にするとともに低電位側のＭＯＳトランジスター（番号の小さい方）をオン状態にする。

そして、スイッチ制御回路１０５は、２段目のＭＯＳトランジスターのオン／オフ制御と同様の論理で、デジタルコードのビット１２，１３，１４の各１ビットの値に応じて、それぞれ３段目、４段目、５段目のＭＯＳトランジスターのオン／オフを制御する。

スイッチ制御回路１０５は、デジタルコードのビット１５〜８の８ビットがすべて１の時は、１段目のＰチャネル型ＭＯＳトランジスターＰ２５６をオン状態にするとともに、６段目のＰチャネル型ＭＯＳトランジスターＰ６６及びＮチャネル型ＭＯＳトランジスターＮ１８８をともにオフ状態にする。また、スイッチ制御回路１０５は、デジタルコードのビット１５〜８の８ビットの少なくとも１ビットが０の時は、Ｐチャネル型ＭＯＳトランジスターＰ２５６をオフ状態にし、かつ、デジタルコードのビット１５が１であれば、Ｐチャネル型ＭＯＳトランジスターＰ６６をオン状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８８をオフ状態にし、ビット１５が０であれば、Ｐチャネル型ＭＯＳトランジスターＰ６６をオフ状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８８をオン状態にする。

また、スイッチ制御回路１０５は、デジタルコードのビット１５が１であれば、６段目のＰチャネル型ＭＯＳトランジスターＰ６７をオン状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８９をオフ状態にし、ビット１５が０であれば、Ｐチャネル型ＭＯＳトランジスターＰ６７をオフ状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８９をオン状態にする。

このように構成された上位ＤＡＣ１０１は、デジタルコードの上位８ビット（ビット１５〜８）に応じて、基準電圧Ｖｒｅｆを抵抗ＲＭ０〜ＲＭ２５５で分圧した２５７種類の電圧のうちのいずれか２つの電圧（抵抗ＲＭ０〜ＲＭ２５５のうちのいずれか１つの抵抗の両端の電圧）を選択して出力し、２つのオペアンプ１０３Ｈ，１０３Ｌを介して下位ＤＡＣ１０２に２つの基準電圧として供給する。なお、デジタルコードのビット８が０の時は、オペアンプ１０３Ｈの出力電圧がオペアンプ１０３Ｌの出力電圧よりも高くなり、デジタルコードのビット８が１の時は、オペアンプ１０３Ｌの出力電圧がオペアンプ１０３Ｈの出力電圧よりも高くなる。

下位ＤＡＣ１０２は、２５６個の抵抗ＲＬ０〜ＲＬ２５５、及び、Ｐチャネル型ＭＯＳトランジスターとＮチャネル型ＭＯＳトランジスターで構成された３４１個の相補型アナログスイッチ（トランスファーゲート）Ｓ０〜Ｓ３４０を含んで構成されている。

２５６個の抵抗ＲＬ０〜ＲＬ２５５は、オペアンプ１０３Ｌの出力端子とオペアンプ１０３Ｈの出力端子との間に直列に接続されている。

各抵抗ＲＬ（ｋ）（ｋ＝０〜２５５）は、一端（オペアンプ１０３Ｌ側の端子）が互いに異なる１段目の相補型アナログスイッチＳ（ｋ）の一端と接続され、他端（オペアンプ１０３Ｈ側の端子）が互いに異なる１段目の相補型アナログスイッチＳ（ｋ＋１）の一端と接続されている。

１段目の相補型アナログスイッチＳ２５６を除く２５６個の相補型アナログスイッチＳ０〜Ｓ２５５は、４個毎に他端が接続され、２段目の６４個の相補型アナログスイッチＳ２５７〜Ｓ３２０の各々の一端と接続される。例えば、１段目の４個の相補型アナログスイッチＳ２５５，Ｓ２５４，Ｓ２５３，Ｓ２５２の他端は２段目の相補型アナログスイッ
チＳ３２０の一端に接続されている。

２段目の６４個の相補型アナログスイッチＳ２５７〜Ｓ３２０は、４個毎に他端が接続され、３段目の１６個の相補型アナログスイッチＳ３２１〜Ｓ３３６（不図示）の各々の一端と接続される。例えば、２段目の４個の相補型アナログスイッチＳ３２０，Ｓ３１９，Ｓ３１８，Ｓ３１７の他端は３段目の相補型アナログスイッチＳ３３６（不図示）の一端に接続されている。

以降は同様に、３段目の１６個の相補型アナログスイッチＳ３２１〜Ｓ３３６は、４個毎に他端が接続され、４段目の４個の相補型アナログスイッチＳ３３７〜Ｓ３４０の各々の一端と接続される。また、１段目の相補型アナログスイッチＳ２５６の他端と、４段目の４個の相補型アナログスイッチＳ３３７〜Ｓ３４０の他端が接続され、オペアンプ１０４の非反転入力端子（＋端子）と接続される。

オペアンプ１０４は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。

スイッチ制御回路１０５は、１６ビットのデジタルコード（ビット１５〜０）のうち下位９ビット（ビット８〜０）の値に応じて、下位ＤＡＣ１０２に含まれる３４１個の相補型アナログスイッチＳ０〜Ｓ３４０のオン／オフを制御する。具体的には、スイッチ制御回路１０５は、デジタルコードのビット８が０の時（オペアンプ１０３Ｈの出力電圧がオペアンプ１０３Ｌの出力電圧よりも高い時）は、デジタルコードのビット７〜０の８ビットがｋ（ｋ＝０〜２５５）であれば、抵抗ＲＬ（ｋ）の一端（オペアンプ１０３Ｌ側の端子）の電圧がオペアンプ１０４の非反転入力端子（＋端子）に伝搬するように、相補型アナログスイッチＳ０〜Ｓ３４０のオン／オフを制御する。また、スイッチ制御回路１０５は、デジタルコードのビット８が１の時（オペアンプ１０３Ｌの出力電圧がオペアンプ１０３Ｈの出力電圧よりも高い時）は、デジタルコードのビット７〜０の８ビットがｋ（ｋ＝０〜２５５）であれば、抵抗ＲＬ（２５５−ｋ）の他端（オペアンプ１０３Ｈ側の端子）の電圧がオペアンプ１０４の非反転入力端子（＋端子）に伝搬するように、相補型アナログスイッチＳ０〜Ｓ３４０のオン／オフを制御する。

このように構成された下位ＤＡＣ１０２は、デジタルコードの下位８ビット（ビット７〜０）に応じて、オペアンプ１０３Ｈの出力端子とオペアンプ１０３Ｌの出力端子との間の電圧を抵抗ＲＬ０〜ＲＬ２５５で分圧した２５６種類の電圧のうちのいずれか１つの電圧を選択し、オペアンプ１０４を介してＤ／Ａ変換回路１００の外部に出力する。

なお、前記の通り、デジタルコードのビット８の値に応じて、オペアンプ１０３Ｈの出力電圧がオペアンプ１０３Ｌの出力電圧よりも高い場合もあればその逆の場合もあるため、下位ＤＡＣ１０２では、Ｐチャネル型ＭＯＳトランジスターやＮチャネル型ＭＯＳトランジスター単体のスイッチではなく、相補型アナログスイッチが用いられている。

このように構成されたＤ／Ａ変換回路１００は、１６ビットのデジタルコードに応じて、基準電圧Ｖｒｅｆが２^１６（＝６５５３６）種類に分圧された電圧のうちのいずれか１つの電圧を選択して出力する。

上記の通り、Ｄ／Ａ変換回路１００に含まれる上位ＤＡＣ１０１は、抵抗ＲＭ１２７よりも高電位側の抵抗の一端と電気的に接続される１９１個のスイッチがすべてＰチャネル型ＭＯＳトランジスターで構成され、抵抗ＲＭ１２７よりも低電位側の抵抗の一端と電気的に接続される１９０個のスイッチがすべてＮチャネル型ＭＯＳトランジスターで構成さ
れている。従って、この３８１個のスイッチをすべて相補型アナログスイッチ（トランスファーゲート）で構成した場合と比較して、半導体基板上のスイッチの占有面積は１／２程度に縮小される。

また、上位ＤＡＣ１０１の出力電圧の精度は、抵抗ＲＭ０〜ＲＭ２５５の各抵抗値そのものではなく抵抗値の差に依存する。上位ＤＡＣ１０１のレイアウト設計において、抵抗ＲＭ０〜ＲＭ２５５は、抵抗体と当該抵抗体に設けられた複数のコンタクト（各抵抗の端子の相当する）とを用いて構成されるが、抵抗体の幅を一定にしてコンタクト間の距離を一定にすれば、抵抗ＲＬ０〜ＲＬ２５５の抵抗値をほぼ同じ（差がほぼ０）にすることができる。そのため、この抵抗体の長さは、１段目の２５７個のＭＯＳトランジスターの配置領域の長手方向の幅に合わせることができる。従って、上位ＤＡＣ１０１の出力精度を維持しながらそのレイアウト面積をできるだけ小さくするためには、１段目の２５７個のＭＯＳトランジスターをできるだけ小面積で効率よく配置することが重要である。

例えば、隣り合う２つのＰチャネル型ＭＯＳトランジスター同士の拡散領域（ソースとドレイン）の間隔や隣り合う２つのＮチャネル型ＭＯＳトランジスター同士の拡散領域（ソースとドレイン）の間隔をデザインルール上の最小値又はこれに近い値となるようにするのが効率的である。また、Ｐチャネル型ＭＯＳトランジスターとＮチャネル型ＭＯＳトランジスターは、それぞれＮウェルとＰウェルに形成されるため、抵抗ＲＭ１２７の両端に接続されるＰチャネル型ＭＯＳトランジスターＰ１２８とＮチャネル型ＭＯＳトランジスターＮ１２７との間にあるＮウェルの端とＰウェルの端との間隔は、デザインルール上の最小値又はこれに近い値となるようにするのが効率的である。さらに、２５６個の抵抗ＲＭ０〜ＲＭ２５５と１段目の２５７個のＭＯＳトランジスターとを接続する配線の効率化（配線領域の最小化）を考えると、抵抗体に形成される、各抵抗の端子としてのコンタクトと、各Ｐチャネル型ＭＯＳトランジスターのソースコンタクト又は各Ｎチャネル型ＭＯＳトランジスターのドレインコンタクトとを一直線上に配置するのが好ましい。

これらの条件を考慮したレイアウト設計を行った場合、抵抗ＲＭ１２７周辺のレイアウトは図３のようになる。図３では、Ｐチャネル型ＭＯＳトランジスターＰ１２９のソースとＰチャネル型ＭＯＳトランジスターＰ１２８のドレインとの間隔ＬｐやＮチャネル型ＭＯＳトランジスターＮ１２７のソースとＮチャネル型ＭＯＳトランジスターＮ１２６のドレインとの間隔Ｌｎはデザインルール上の最小値又はこれに近い値になっている。また、Ｐチャネル型ＭＯＳトランジスターＰ１２８，Ｐ１２９等が形成されるＮウェルとＮチャネル型ＭＯＳトランジスターＮ１２６，Ｎ１２７等が形成されるＰウェルとの間隔Ｌｗもデザインルール上の最小値又はこれに近い値になっている。また、抵抗体Ｒ上に形成される抵抗ＲＭ１２８の長さ（コンタクト間の距離）Ｌ１２８、抵抗ＲＭ１２７の長さ（コンタクト間の距離）Ｌ１２７、抵抗ＲＭ１２６の長さ（コンタクト間の距離）Ｌ１２６はすべて同じ値になっている。

なお、抵抗ＲＭ（ｎ）（ｎ＝１３０〜２５５）とＰチャネル型ＭＯＳトランジスターＰ（ｎ）との位置関係は、抵抗ＲＭ１２８とＰチャネル型ＭＯＳトランジスターＰ１２８との位置関係と同じである。同様に、抵抗ＲＭ（ｎ）（ｎ＝０〜１２５）とＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）との位置関係は、抵抗ＲＭ１２６とＮチャネル型ＭＯＳトランジスターＮ１２７との位置関係と同じである。

ここで、上位ＤＡＣ１０１のレイアウト面積をさらに縮小するために、ともに同じ層（例えばポリシリコン層）に形成される、抵抗体Ｒと各ＭＯＳトランジスターのゲート電極Ｇとの間隔Ｌｇをデザインルールの最小値よりも小さくすることを試みると、製造されたＤ／Ａ変換回路１００では、図１５（Ａ）及び図１５（Ｂ）で説明した理由により、半導体基板の平面視において、抵抗体Ｒの側面の、ＭＯＳトランジスターＰ１２９，Ｐ１２８
，Ｎ１２７，Ｎ１２６のゲート電極と対向する部分に、図３の破線で示すような凹みが形成される。この凹みにより、抵抗ＲＭ１２９，１２８，１２６，１２５が同じように細くなる。しかしながら、抵抗体Ｒの抵抗ＲＭ１２７に対応する部分の側面にはゲート電極が存在しないため、凹みが形成されない。その結果、抵抗ＲＭ０〜ＲＭ２５５のうち抵抗ＲＭ１２７を除く抵抗の抵抗値はほぼ同じになるが、抵抗ＲＭ１２７の抵抗値だけその他の抵抗よりも相対的に低くなる。

そうすると、抵抗ＲＭ１２７の両端の電圧がその他の各抵抗の両端の電圧よりも小さくなるため、図４に示すように、デジタルコードの値が３２５１１（＝２^１５−２^８）〜３２７６７（＝２^１５−１）の範囲（上位ＤＡＣ１０１が抵抗ＲＭ１２７の両端の電圧を選択して出力する範囲）だけ、Ｄ／Ａ変換回路１００の出力感度（１コード当たりの出力電圧）が小さくなる。その結果、Ｄ／Ａ変換回路１００の出力精度が劣化することになる。

そこで、本実施形態では、図５に示すように、対向するゲート電極が存在しない抵抗ＲＭ１２７に対して、他の各抵抗と対向するゲート電極との間隔と同じ間隔となる位置に、いずれのＭＯＳトランジスターの電極とも異なるダミー電極が対向して配置される。このダミー電極は、その幅が各ＭＯＳトランジスターのゲート電極の幅と同じであり、ゲート電極と同じ層（例えばポリシリコン層）に形成される。なお、図５では、ダミー電極の長さは、各ＭＯＳトランジスターのゲート電極の長さと同じであるが、必ずしも同じでなくてもよい。

このようなダミー電極が配置されることにより、半導体基板の平面視において、抵抗体Ｒの側面の、各ＭＯＳトランジスターのゲート電極と対向する部分（抵抗ＲＭ０〜ＲＭ１２６及び抵抗ＲＭ１２８〜ＲＭ２５５）に各ゲート電極に沿うように形成される凹みと同様に、ダミー電極と対向する部分（抵抗ＲＭ１２７）にも、図５の破線で示すように、ダミー電極に沿うように同じ大きさの凹みが形成される。この凹みにより、抵抗ＲＭ１２７も他の抵抗と同じように細くなる。その結果、抵抗ＲＭ０〜ＲＭ２５５の抵抗値がすべてほぼ同じになるので、デジタルコードの値が０〜６５５３５（＝２^１６−１）のすべての範囲でＤ／Ａ変換回路１００の出力感度がほぼ一定となり、Ｄ／Ａ変換回路１００の出力精度が劣化しない。

また、本実施形態では、ダミー電極は、空いているスペースに配置することができるので、ダミー電極の配置のためにレイアウト面積を増やす必要がない。また、抵抗ＲＭ１２７と対向する位置に、他の抵抗と対向するゲート電極と同じ幅のダミー電極を同じ間隔（距離）で配置することにより、抵抗ＲＭ０〜ＲＭ２５５の抵抗値がすべてほぼ同じ値になるので、抵抗体Ｒと各ゲート電極やダミー電極との間隔（距離）Ｌｇをデザインルールに違反する値にすることも可能であり、例えば、１μｍ以下にまで縮小することもできる。これにより、Ｄ／Ａ変換回路１００のレイアウト面積を縮小することができる。

以上に説明したように、第１実施形態のＤ／Ａ変換回路１００によれば、上位ＤＡＣ１０１において、抵抗ＲＭ０〜ＲＭ２５５のうち、唯一ＭＯＳトランジスターと対向していない抵抗ＲＭ１２７にダミー電極が対向して配置されているので、抵抗ＲＭ０〜ＲＭ２５５は同じように凹みが形成され、抵抗値の差が小さい。すなわち、第１実施形態のＤ／Ａ変換回路１００によれば、抵抗ＲＭ０〜ＲＭ２５５による分圧比が一定に近づくため、分圧に基づき生成される出力電圧の精度を向上させることができる。

また、第１実施形態のＤ／Ａ変換回路１００によれば、抵抗体Ｒは、凹みを有するほどに、すなわちデザインルールに違反するほどに、各ＭＯＳトランジスターのゲート電極やダミー電極と近づけて配置されるので、小型化が可能である。

従って、第１実施形態によれば、高精度でありながら小型のＤ／Ａ変換回路を実現することができる。

１−２．第２実施形態
第２実施形態のＤ／Ａ変換回路１００の構成は、第１実施形態（図１）と同じであるが、上位ＤＡＣ１０１のレイアウトが第１実施形態と異なる。第２実施形態において、第１実施形態と同じ構成要素には同じ符号を付し、第１実施形態と重複する説明は省略する。

図６は、第２実施形態における上位ＤＡＣ１０１の抵抗ＲＭ１２７周辺のレイアウトを示す図である。図６に示すように、第２実施形態における上位ＤＡＣ１０１では、半導体基板の平面視において、Ｐチャネル型ＭＯＳトランジスターＰ１２９，Ｐ１２８、Ｎチャネル型ＭＯＳトランジスターＮ１２７，Ｎ１２６が、抵抗体Ｒを挟んで千鳥状に（互い違いに）配置されている。また、図５と同様に、抵抗体Ｒと各ＭＯＳトランジスターのゲート電極Ｇとの間隔がデザインルールの最小値よりも小さくなっており、対向するゲート電極が存在しない抵抗ＲＭ１２７に対して、他の各抵抗と対向するゲート電極との間隔と同じ間隔となる位置に、第１実施形態と同様のダミー電極が対向して配置されている。ダミー電極は、抵抗体Ｒに対して、図６のようにＮチャネル型ＭＯＳトランジスターＮ１２７のゲート電極と同じ側に配置されていてもよいし、Ｐチャネル型ＭＯＳトランジスターＰ１２８のゲート電極と同じ側に配置されていてもよい。いずれの場合も、ダミー電極はゲート電極と同じ層（例えばポリシリコン層）に形成される。

なお、抵抗ＲＭ（ｎ）（ｎ＝１３０〜２５５）とＰチャネル型ＭＯＳトランジスターＰ（ｎ）との位置関係は、抵抗ＲＭ１２８とＰチャネル型ＭＯＳトランジスターＰ１２８との位置関係と同じである。同様に、抵抗ＲＭ（ｎ）（ｎ＝０〜１２５）とＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）との位置関係は、抵抗ＲＭ１２６とＮチャネル型ＭＯＳトランジスターＮ１２７との位置関係と同じである。

第２実施形態においても、ダミー電極が配置されることにより、製造されたＤ／Ａ変換回路１００では、半導体基板の平面視において、抵抗体Ｒの側面の、各ＭＯＳトランジスターのゲート電極と対向する部分と同様に、ダミー電極と対向する部分にも、図６の破線で示すような凹みが生じる。この凹みにより、抵抗ＲＭ１２７も他の抵抗と同じように細くなる。その結果、抵抗ＲＭ０〜ＲＭ２５５の抵抗値がすべてほぼ同じになるので、デジタルコードの値が０〜６５５３５（＝２^１６−１）のすべての範囲でＤ／Ａ変換回路１００の出力感度がほぼ一定となり、Ｄ／Ａ変換回路１００の出力精度が劣化しない。

また、第２実施形態でも、ダミー電極は、空いているスペースに配置することができるので、ダミー電極の配置のためにレイアウト面積を増やす必要がない。また、抵抗体Ｒと各ゲート電極やダミー電極との間隔（距離）をデザインルールに違反する値にすることも可能であり、例えば、１μｍ以下にまで縮小することもできる。これにより、Ｄ／Ａ変換回路１００のレイアウト面積を縮小することができる。

以上に説明した第２実施形態によれば、第１実施形態と同様に、高精度でありながら小型のＤ／Ａ変換回路を実現することができる。

１−３．第３実施形態
第３実施形態のＤ／Ａ変換回路１００の構成は、第１実施形態（図１）と同じであるが、上位ＤＡＣ１０１のレイアウトが第１実施形態と異なる。第３実施形態において、第１実施形態と同じ構成要素には同じ符号を付し、第１実施形態と重複する説明は省略する。

図７は、第３実施形態における上位ＤＡＣ１０１の抵抗ＲＭ１２７周辺のレイアウトを
示す図である。図７に示すように、第３実施形態における上位ＤＡＣ１０１では、半導体基板の平面視において、抵抗体Ｒが、抵抗ＲＭ１２７の部分を中心として線対称に折れ曲がっている。そして、Ｐチャネル型ＭＯＳトランジスターＰ１３０，Ｐ１２９，Ｐ１２８が抵抗体Ｒに沿う一方の領域に配置され、Ｎチャネル型ＭＯＳトランジスターＮ１２７，Ｎ１２６，Ｎ１２５が抵抗体Ｒに沿う他方の領域に配置されている。また、図５と同様に、抵抗体Ｒと各ＭＯＳトランジスターのゲート電極Ｇとの間隔がデザインルールの最小値よりも小さくなっており、対向するゲート電極が存在しない抵抗ＲＭ１２７に対して、他の各抵抗と対向するゲート電極との間隔と同じ間隔となる位置に、第１実施形態と同様のダミー電極が対向して配置されている。ダミー電極は、抵抗体Ｒに対して、図７のように抵抗体Ｒの上側（抵抗体Ｒに挟まれる側）に配置されていてもよいし、抵抗体Ｒの下側（抵抗体Ｒの外側）に配置されていてもよい。いずれの場合も、ダミー電極はゲート電極と同じ層（例えばポリシリコン層）に形成される。

なお、抵抗ＲＭ（ｎ）（ｎ＝１３１〜２５５）とＰチャネル型ＭＯＳトランジスターＰ（ｎ）との位置関係は、抵抗ＲＭ１２９とＰチャネル型ＭＯＳトランジスターＰ１２９との位置関係と同じである。同様に、抵抗ＲＭ（ｎ）（ｎ＝０〜１２３）とＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）との位置関係は、抵抗ＲＭ１２５とＮチャネル型ＭＯＳトランジスターＮ１２６との位置関係と同じである。

第３実施形態においても、ダミー電極が配置されることにより、製造されたＤ／Ａ変換回路１００では、半導体基板の平面視において、抵抗体Ｒの側面の、各ＭＯＳトランジスターのゲート電極と対向する部分と同様に、ダミー電極と対向する部分にも、図７の破線で示すような凹みが生じる。この凹みにより、抵抗ＲＭ１２７も他の抵抗と同じように細くなる。その結果、抵抗ＲＭ０〜ＲＭ２５５の抵抗値がすべてほぼ同じになるので、デジタルコードの値が０〜６５５３５（＝２^１６−１）のすべての範囲でＤ／Ａ変換回路１００の出力感度がほぼ一定となり、Ｄ／Ａ変換回路１００の出力精度が劣化しない。

また、第３実施形態でも、ダミー電極は、空いているスペースに配置することができるので、ダミー電極の配置のためにレイアウト面積を増やす必要がない。また、抵抗体Ｒと各ゲート電極やダミー電極との間隔（距離）をデザインルールに違反する値にすることも可能であり、例えば、１μｍ以下にまで縮小することもできる。これにより、Ｄ／Ａ変換回路１００のレイアウト面積を縮小することができる。

なお、抵抗体Ｒが、抵抗ＲＭ０〜ＲＭ２５５のうちの任意の抵抗の付近で折れ曲がっており、当該任意の抵抗に対して対向するゲート電極が存在しない場合に、当該任意の抵抗に対して、他の各抵抗と対向するゲート電極との間隔と同じ間隔となる位置に、第１実施形態と同様のダミー電極が対向して配置されていてもよい。

以上に説明した第３実施形態によれば、第１実施形態と同様に、高精度でありながら小型のＤ／Ａ変換回路を実現することができる。

１−４．第４実施形態
第４実施形態のＤ／Ａ変換回路１００の構成は、第１実施形態（図１）と同じであるが、上位ＤＡＣ１０１のレイアウトが第１実施形態と異なる。第４実施形態において、第１実施形態と同じ構成要素には同じ符号を付し、第１実施形態と重複する説明は省略する。

図８は、第４実施形態における上位ＤＡＣ１０１の抵抗ＲＭ１２７周辺のレイアウトを示す図である。図８に示すように、第４実施形態における上位ＤＡＣ１０１では、図５と同様に、抵抗体Ｒと各ＭＯＳトランジスターのゲート電極Ｇとの間隔がデザインルールの最小値よりも小さくなっている。そして、対向するゲート電極が存在しない抵抗ＲＭ１２
７に対して、ダミー電極は対向して配置されておらず、代わりに抵抗ＲＭ１２７の幅Ｗ１２７が他の抵抗の幅Ｗよりも小さくなっている。従って、レイアウト設計段階では、抵抗ＲＭ１２７の抵抗値は、他の抵抗の抵抗値よりも大きい。

これに対して、製造されたＤ／Ａ変換回路１００では、半導体基板の平面視において、抵抗体Ｒの側面の、各ＭＯＳトランジスターのゲート電極と対向する部分に図８の破線で示すような凹みが生じるため、抵抗ＲＭ１２７を除く各抵抗の抵抗値が小さくなるので、抵抗ＲＭ１２７の抵抗値とその他の抵抗の抵抗値との差が小さくなる。理想的には、過去の製造における抵抗値の統計データなどを用いて、この差が０になるように抵抗ＲＭ１２７の幅Ｗ１２７を決めるのが好ましい。その結果、抵抗ＲＭ０〜ＲＭ２５５の抵抗値がすべてほぼ同じになるので、デジタルコードの値が０〜６５５３５（＝２^１６−１）のすべての範囲でＤ／Ａ変換回路１００の出力感度がほぼ一定となり、Ｄ／Ａ変換回路１００の出力精度が劣化しない。

また、本実施形態では、レイアウト面積を増やす必要がない。また、製造後のＲＭ１２７を除く各抵抗の抵抗値を予め予測し、レイアウト設計において、抵抗ＲＭ１２７の幅を他の抵抗の抵抗値（予測値）と一致させるようにすれば、抵抗ＲＭ０〜ＲＭ２５５の抵抗値がすべてほぼ同じ値になるので、抵抗体Ｒと各ゲート電極やダミー電極との間隔（距離）をデザインルールに違反する値にすることも可能であり、例えば、１μｍ以下にまで縮小することもできる。これにより、Ｄ／Ａ変換回路１００のレイアウト面積を縮小することができる。

以上に説明したように、第４実施形態のＤ／Ａ変換回路１００によれば、上位ＤＡＣ１０１において、抵抗ＲＭ０〜ＲＭ２５５のうち、唯一ＭＯＳトランジスターと対向していない抵抗ＲＭ１２７はレイアウト設計時に他の抵抗よりも細くされるので、製造された抵抗ＲＭ０〜ＲＭ２５５は同じように凹みが形成され、抵抗値の差が小さくなる。すなわち、第４実施形態のＤ／Ａ変換回路１００によれば、抵抗ＲＭ０〜ＲＭ２５５による分圧比が一定に近づくため、分圧に基づき生成される出力電圧の精度を向上させることができる。

また、第４実施形態のＤ／Ａ変換回路１００によれば、抵抗体Ｒは、凹みを有するほどに、すなわちデザインルールに違反するほどに、各ＭＯＳトランジスターのゲート電極やダミー電極と近づけて配置されるので、小型化が可能である。

従って、第４実施形態によれば、高精度でありながら小型のＤ／Ａ変換回路を実現することができる。

１−５．第５実施形態
図９は、第５実施形態のＤ／Ａ変換回路の構成を示す図である。第５実施形態のＤ／Ａ変換回路１００は、２５６個の抵抗Ｒ０〜Ｒ２５５、１７０個のＰチャネル型ＭＯＳトランジスターＰ８６〜Ｐ２５５、１７０個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１６９、スイッチ制御回路１０５及びオペアンプ１０６を含んで構成されている。第５実施形態のＤ／Ａ変換回路１００は、抵抗分圧型のＤ／Ａ変換回路であり、入力された８ビットのデジタルコードの値に応じた２５６種類の電圧を出力する。

２５６個の抵抗Ｒ０〜Ｒ２５５（複数の抵抗の一例）は、グラウンドと基準電圧Ｖｒｅｆの供給線との間に直列に接続されている。

抵抗Ｒ１２７（第１の抵抗の一例）は、高電位側の端子がＰチャネル型ＭＯＳトランジスターＰ１２８のソースと接続され、かつ、低電位側の端子がＮチャネル型ＭＯＳトラン
ジスターＮ１２７のドレインと接続されている。

抵抗Ｒ１２７よりも高電位側の各抵抗Ｒ（ｎ）（ｎ＝１２８〜２５５）は、一端（低電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ）のソースと接続され、他端（高電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ＋１）のソースと接続されている。

抵抗Ｒ１２７よりも低電位側の各抵抗Ｒ（ｎ）（ｎ＝１〜１２６）は、一端（低電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ）のドレインと接続され、他端（高電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）のドレインと接続されている。

１段目の１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５（複数のＭＯＳトランジスターの一例）は、高電位側から４個毎にドレインが接続され、２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６（不図示）〜Ｐ１２７の各々のソースと接続される。例えば、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５４，Ｐ２５３，Ｐ２５２のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２７のソースと接続される。また、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２５１，Ｐ２５０，Ｐ２４９，Ｐ２４８のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２６のソースと接続される。

以降は同様に、２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６〜Ｐ１２７は、高電位側から４個毎にドレインが接続され、３段目の８個のＰチャネル型ＭＯＳトランジスターＰ８８〜Ｐ９５（いずれも不図示）の各々のソースと接続される。また、３段目の８個のＰチャネル型ＭＯＳトランジスターＰ８８〜Ｐ９５は、高電位側から４個毎にドレインが接続され、４段目の２個のＰチャネル型ＭＯＳトランジスターＰ８６，８７の各々のソースと接続される。

１段目の１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７（複数のＭＯＳトランジスターの一例）は、低電位側から４個毎にソースが接続され、２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９（不図示）の各々のドレインと接続される。例えば、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ０，Ｎ１，Ｎ２，Ｎ３のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２８のドレインと接続される。また、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ４，Ｎ５，Ｎ６，Ｎ７のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２９のドレインと接続される。

以降は同様に、２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９は、低電位側から４個毎にソースが接続され、３段目の８個のＮチャネル型ＭＯＳトランジスターＮ１６０〜Ｎ１６７（いずれも不図示）の各々のドレインと接続される。また、３段目の８個のＮチャネル型ＭＯＳトランジスターＮ１６０〜Ｎ１６７は、低電位側から４個毎にソースが接続され、４段目の２個のＮチャネル型ＭＯＳトランジスターＮ１６８、Ｎ１６９の各々のドレインと接続される。

４段目の２個のＰチャネル型ＭＯＳトランジスターＰ８６，Ｐ８７のドレインと４段目の２個のＮチャネル型ＭＯＳトランジスターＮ１６８，Ｎ１６９のソースが接続され、オペアンプ１０６の非反転入力端子（＋端子）と接続される。

オペアンプ１０６は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能す
る。

スイッチ制御回路１０５は、８ビットのデジタルコードが入力され、当該８ビットのデジタルコード（ビット７〜０）の値に応じて、１７０個のＰチャネル型ＭＯＳトランジスターＰ８６〜Ｐ２５５及び１７０個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１６９のオン／オフを制御する。

スイッチ制御回路１０５は、デジタルコードのビット７，６の２ビットの値に応じて、１段目の１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５及び１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７のオン／オフを制御する。

１段目の４個ずつのＰチャネル型ＭＯＳトランジスターＰ（４ｍ−１），Ｐ（４ｍ−２），Ｐ（４ｍ−３），Ｐ（４ｍ−４）（ｍ＝３３〜６４）は、いずれか１つのみがオンする。スイッチ制御回路１０５は、ビット７，６の２ビットが“１１”であればＰチャネル型ＭＯＳトランジスターＰ（４ｍ−１）をオンし、“１０”であればＰチャネル型ＭＯＳトランジスターＰ（４ｍ−２）をオンし、“０１”であればＰチャネル型ＭＯＳトランジスターＰ（４ｍ−３）をオンし、“００”であればＰチャネル型ＭＯＳトランジスターＰ（４ｍ−４）をオンする。

また、１段目の４個ずつのＮチャネル型ＭＯＳトランジスターＮ（４ｍ−１），Ｎ（４ｍ−２），Ｎ（４ｍ−３），Ｎ（４ｍ−４）（ｍ＝１〜３２）は、いずれか１つのみがオンする。スイッチ制御回路１０５は、ビット７，６の２ビットが“１１”であればＮチャネル型ＭＯＳトランジスターＮ（４ｍ−１）をオンし、“１０”であればＮチャネル型ＭＯＳトランジスターＮ（４ｍ−２）をオンし、“０１”であればＮチャネル型ＭＯＳトランジスターＮ（４ｍ−３）をオンし、“００”であればＮチャネル型ＭＯＳトランジスターＮ（４ｍ−４）をオンする。

そして、３２組の４個のＰチャネル型ＭＯＳトランジスターＰ（４ｍ−１），Ｐ（４ｍ−２），Ｐ（４ｍ−３），Ｐ（４ｍ−４）（ｍ＝３３〜６４）と３２組の４個のＮチャネル型ＭＯＳトランジスターＮ（４ｍ−１），Ｎ（４ｍ−２），Ｎ（４ｍ−３），Ｎ（４ｍ−４）（ｍ＝１〜３２）は、すべて同じ制御論理でオン／オフする。例えば、４つのＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５１，Ｐ２４７，Ｐ２４３及び４つのＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ１１，Ｎ７，Ｎ３は同時にオン状態又はオフ状態になる。

そして、スイッチ制御回路１０５は、１段目のＭＯＳトランジスターのオン／オフ制御と同様の論理で、デジタルコードのビット５，４の２ビットの値、ビット３，２の２ビットの値、ビット１，０の２ビットの値に応じて、それぞれ２段目、３段目、４段目のＭＯＳトランジスターのオン／オフを制御する。

このように構成された第２実施形態のＤ／Ａ変換回路１００は、８ビットデジタルコードに応じて、基準電圧Ｖｒｅｆを抵抗Ｒ０〜Ｒ２５５で分圧した２５６種類の電圧のうちのいずれか１つの電圧を選択し、オペアンプ１０６を介して外部に出力する。

第５実施形態のＤ／Ａ変換回路１００における抵抗Ｒ０〜Ｒ２５５とＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５及びＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７との接続関係は、第１実施形態における上位ＤＡＣ１０１と同様である。そして、図示を省略するが、第５実施形態のＤ／Ａ変換回路１００でも、第１実施形態（図５）、第２実施形態（図６）又は第３実施形態（図７）と同様に、抵抗体Ｒと各ＭＯＳトランジスターのゲート電極Ｇとの間隔がデザインルールの最小値よりも小さくなっており、対向す
るゲート電極が存在しない抵抗Ｒ１２７に対して、他の各抵抗と対向するゲート電極との間隔と同じ間隔となる位置に、ダミー電極が対向して配置されている。

第５実施形態においても、ダミー電極が配置されることにより、製造されたＤ／Ａ変換回路１００では、半導体基板の平面視において、抵抗体Ｒの側面の、各ＭＯＳトランジスターのゲート電極と対向する部分と同様に、ダミー電極と対向する部分にも、図６の破線で示すような凹みが生じる。この凹みにより、抵抗Ｒ１２７も他の抵抗と同じように細くなる。その結果、抵抗Ｒ０〜Ｒ２５５の抵抗値がすべてほぼ同じになるので、デジタルコードの値が０〜２５６（＝２^８−１）のすべての範囲でＤ／Ａ変換回路１００の出力感度がほぼ一定となり、Ｄ／Ａ変換回路１００の出力精度が劣化しない。

また、第５実施形態でも、ダミー電極は、空いているスペースに配置することができるので、ダミー電極の配置のためにレイアウト面積を増やす必要がない。また、抵抗体Ｒと各ゲート電極やダミー電極との間隔（距離）をデザインルールに違反する値にすることも可能であり、例えば、１μｍ以下にまで縮小することもできる。これにより、Ｄ／Ａ変換回路１００のレイアウト面積を縮小することができる。

なお、第５実施形態のＤ／Ａ変換回路１００において、第４実施形態（図８）と同様に、抵抗Ｒ１２７に対してダミー電極を配置せずに、抵抗Ｒ１２７の幅Ｗ１２７を他の抵抗の幅Ｗよりも小さくしてもよい。このようにすれば、抵抗Ｒ０〜Ｒ２５５の抵抗値がすべてほぼ同じになるので、デジタルコードの値が０〜２５６（＝２^８−１）のすべての範囲でＤ／Ａ変換回路１００の出力感度がほぼ一定となり、Ｄ／Ａ変換回路１００の出力精度が劣化しない。

以上に説明した第５実施形態によれば、第１実施形態〜第４実施形態と同様に、高精度でありながら小型のＤ／Ａ変換回路を実現することができる。

１−６．変形例
上記の第４実施形態を除く各実施形態では、抵抗体Ｒと各ＭＯＳトランジスターのゲート電極とが同じ層に形成されるものとして、抵抗体Ｒの各ゲート電極と対向する部分に凹みが生じるため、ゲート電極と同じ層（すなわち、抵抗体Ｒと同じ層）にダミー電極が形成されているが、ダミー電極が形成される層は、製造プロセスによっては、ゲート電極あるいは抵抗体Ｒと異なる層にダミー電極が形成される場合もある。例えば、各ＭＯＳトランジスターと接続される配線の一部が抵抗体Ｒと同じ層に形成され、抵抗体Ｒと当該各配線との間隔が小さい場合には、抵抗体Ｒの側面に当該各配線に応じた凹みが生じると考えられるので、このような場合は、抵抗体Ｒと当該各配線との間隔と同じ間隔で、当該各配線と同じ層にダミー電極が形成される。

２．発振器
図１０は、本実施形態の発振器の斜視図である。また、図１１は、本実施形態の発振器の構成を示す図である。本実施形態の発振器１は、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、図１０及び図１１に示すように、制御用集積回路（ＩＣ：Integrated Circuit）２、発振用集積回路（ＩＣ）３、水晶振動子４、並びに、制御用ＩＣ２、発振用ＩＣ３及び水晶振動子４が搭載されているパッケージ（容器）１０を含んで構成されている。

制御用ＩＣ２は、その電源端子に発振器１の電源端子ＶＤＤから電源電圧ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。同様に、発振用ＩＣ３は、その電源端子に発振器１の電源端子ＶＤＤから電源電圧ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供
給されて動作する。

制御用ＩＣ２は、図１１に示すように、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４及びＤ／Ａ変換回路２５を含んで構成されている。

レギュレーター回路２１は、電源電圧ＶＤＤから一定の電圧を生成し、シリアルインターフェース回路２３及びデジタル演算回路２４に供給する電圧レギュレーターである。

レギュレーター回路２２は、電源電圧ＶＤＤから一定の電圧を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電圧レギュレーター、又は、電源電圧ＶＤＤから一定の電流を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電流レギュレーターである。

シリアルインターフェース回路２３は、発振器１の３つの外部端子ＣＳＸ，ＳＣＫ，ＤＡＩＮからそれぞれ入力されるチップセレクト信号、シリアルデータ信号及びクロック信号を制御用ＩＣ２の３つの端子を介して受け取り、チップセレクト信号がアクティブの時にクロック信号に同期してシリアルデータ信号を取得し、デジタル演算回路２４に出力する。シリアルインターフェース回路２３は、例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路であってもよい。なお、本実施形態では、シリアルインターフェース回路２３は、３線式のインターフェース回路であるが、これに限られず、例えば、Ｉ^２Ｃ（Inter-Integrated Circuit）バス対応の２線式のインターフェース回路であってもよい。

デジタル演算回路２４は、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデータ信号に変換して出力する。

Ｄ／Ａ変換回路２５は、デジタル演算回路２４が出力するＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。Ｄ／Ａ変換回路２５としては、例えば、抵抗分圧型のものを用いることができる。

発振用ＩＣ３は、水晶振動子４と接続されており、制御用ＩＣ２が出力する制御信号に応じた周波数で水晶振動子４を共振させ、発振信号を出力する。この発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸを介して差動の発振信号として発振器１の外部に出力される。また、発振用ＩＣ３は、制御用ＩＣ２による制御に基づき、水晶振動子４の共振周波数を制御する。

なお、水晶振動子４は、共振器の一例であり、水晶振動子４に代えて他の共振器を用いてもよい。共振器は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。

図１１に示すように、発振用ＩＣ３は、レギュレーター回路３１、増幅回路３２及び出
力回路３３を含んで構成されている。

レギュレーター回路３１は、電源電圧ＶＤＤから一定の電流を生成し、増幅回路３２の電源ノードに供給する電流レギュレーター、又は、電源電圧ＶＤＤから一定の電圧を生成し、増幅回路３２の電源ノードに供給する電圧レギュレーターである。

増幅回路３２は、例えば、レギュレーター回路３１から供給される電流により動作するバイポーラ―トランジスターによって、水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させる。あるいは、増幅回路３２は、レギュレーター回路３１から供給される電圧により動作するＣＭＯＳインバーター素子によって水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させてもよい。

増幅回路３２は、水晶振動子４の負荷容量として機能する不図示の可変容量素子を有しており、この可変容量素子には、発振用ＩＣ３の端子を介して、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）が印加され、その容量値は制御電圧によって制御される。そして、水晶振動子４の発振周波数は、可変容量素子の容量値に応じて変化する。

なお、増幅回路３２と水晶振動子４により、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。

出力回路３３は、例えば、増幅回路３２が増幅した信号（水晶振動子４の入力信号）をバッファリングあるいはレベルシフトして発振信号を生成し、出力する。出力回路３３は、例えば、ＬＶＰＥＣＬ（Low-Voltage Positive-referenced Emitter Coupled Logic）、ＬＶＤＳ（Low-Voltage Differential Signals）、ＨＣＳＬ（High-speed Current Steering Logic）等の規格のいずれかに対応した差動の発振信号を生成する。そして、出力回路３３は、外部端子ＯＥがＨ（ハイ）レベルの時は発振用ＩＣ３の２つの端子から発振信号を出力し、外部端子ＯＥがＬ（ロー）レベルの時は発振信号の出力を停止する。発振用ＩＣ３から出力された差動の発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸから外部に出力される。なお、出力回路３３は、ＣＭＯＳレベルの発振信号などのシングルエンドの発振信号を生成し、外部端子ＯＵＴから外部に出力してもよい。この場合、外部端子ＯＵＴＸは不要である。

増幅回路３２、あるいは、増幅回路３２と出力回路３３は、水晶振動子４を共振させるための発振用回路として機能する。

発振用ＩＣ３と水晶振動子４によって構成される発振回路は、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）に応じた周波数の発振信号を出力する電圧制御水晶発振回路として機能する。

また、本実施形態の発振器１は、図１１の制御用ＩＣ２を図１２の構成に置き換えた構成でもよい。図１２の例では、制御用ＩＣ２は、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４、Ｄ／Ａ変換回路２５、温度センサー２６及びＡ／Ｄ変換回路（ＡＤＣ： Analog to Digital Converter）２７を含んで構成されている。

温度センサー２６は、その周辺の温度に応じた信号（例えば、温度に応じた電圧）を出力する感温素子であり、例えば、その出力とグランドとの間に、１又は複数のダイオードが順方向に直列に接続された構成などで実現される。

Ａ／Ｄ変換回路２７は、温度センサー２６の出力信号をデジタル信号に変換して出力する。Ａ／Ｄ変換回路２７としては、よく知られている、並列比較型、逐次比較型、デルタ・シグマ型、二重積分型などの種々のタイプのものを用いることができる。

デジタル演算回路２４は、Ａ／Ｄ変換回路２７の出力信号を用いて水晶振動子４の周波数温度特性を補正するための温度補償電圧のデジタル値を計算し、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデジタル値に変換し、当該デジタル値を温度補償電圧のデジタル値と加算してＮビットのデータ信号を生成し、出力する。

Ｄ／Ａ変換回路２５は、このＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。

この発振器１は、温度によらず発振周波数をほぼ一定に保持するとともに、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御温度補償型発振器である。

なお、本実施形態の発振器１は、制御用ＩＣ２と発振用ＩＣ３の２チップの構成としているが、これらを１チップのＩＣとして構成してもよいし、３チップ以上のＩＣで構成してもよい。

本実施形態の発振器１において、Ｄ／Ａ変換回路２５として上記の各実施形態あるいは変形例のＤ／Ａ変換回路１００を適用することにより、高精度かつ小型の発振器を実現することができる。

３．電子機器
図１３は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１３の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器３１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するためのＤ／Ａ変換回路３１２とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器３１０からＣＰＵ３２０に供給される。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。

Ｄ／Ａ変換回路３１２として例えば上述した各実施形態や変形例のＤ／Ａ変換回路１００を適用することにより、信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、デジタルＰＬＬ（Phase Locked Loop）、通信ネットワーク機器（例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器）、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源、あるいは電圧可変型発振器（ＶＣＯ）等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器３００は、発振器３１０として、例えば上述した各実施形態や各変形例のＤ／Ａ変換回路１００を含む上記実施形態の発振器１を適用することにより、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。

４．移動体
図１４は、本実施形態の移動体の一例を示す図（上面図）である。図１４に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１４の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器４１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するためのＤ／Ａ変換回路とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器４１０からコントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。

バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。

発振器４１０が内蔵するＤ／Ａ変換回路として例えば上述した各実施形態や変形例のＤ／Ａ変換回路１００を適用することにより、信頼性の高い移動体を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１ 発振器、２ 制御用集積回路（ＩＣ）、３ 発振用集積回路（ＩＣ）、４ 水晶振動子、１０ パッケージ、２１ レギュレーター回路、２２ レギュレーター回路、２３ シリアルインターフェース回路、２４ デジタル演算回路、２５ Ｄ／Ａ変換回路、２６
温度センサー、２７ Ａ／Ｄ変換回路、３１ レギュレーター回路、３２ 増幅回路、３３ 出力回路、１００ Ｄ／Ａ変換回路、１０１ 上位ＤＡＣ、１０２ 下位ＤＡＣ、１０３Ｈ，１０３Ｌ，１０４，１０６ オペアンプ、１０５ スイッチ制御回路、３００
電子機器、３１０ 発振器、３１２ Ｄ／Ａ変換回路、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０ 発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー、Ｒ０〜Ｒ２５５ 抵抗、ＲＭ０〜ＲＭ２５５ 抵抗、ＲＬ０〜ＲＬ２５５ 抵抗、Ｐ６６〜Ｐ２５６ Ｐチャネル型ＭＯＳトランジスター、Ｎ０〜Ｎ１８９ Ｎチャネル型ＭＯＳトランジスター、Ｓ０〜Ｓ３４０ 相補型アナログスイッチ

Claims (8)

1. 半導体基板上に形成された、
   高電位電圧と低電位電圧との間に直列に接続されている複数の抵抗と、
   前記複数の抵抗の各々の端子とソース電極又はドレイン電極がそれぞれ接続される複数のＭＯＳトランジスターと、
   デジタル信号が入力され、前記デジタル信号に基づいて前記複数のＭＯＳトランジスターの各々をオン状態又はオフ状態に制御するスイッチ制御回路と、
   前記複数のＭＯＳトランジスターの各々の状態に応じて前記基準電圧が分圧された電圧に基づいてアナログ信号を出力するオペアンプと、を含み、
   前記半導体基板の平面視において、
   前記ＭＯＳトランジスターと対向している前記抵抗は、当該ＭＯＳトランジスターと対向している側に当該ＭＯＳトランジスターのゲート電極に沿うように凹みが形成され、
   前記ＭＯＳトランジスターと対向していない前記抵抗は、前記複数のＭＯＳトランジスターの電極とは異なるダミー電極と対向し、当該ダミー電極と対向している側に凹みが形成されている、Ｄ／Ａ変換回路。
2. 前記ダミー電極は、ポリシリコンで構成されている、請求項１に記載のＤ／Ａ変換回路。
3. 前記ＭＯＳトランジスターと対向している前記抵抗と、当該ＭＯＳトランジスターのゲート電極との距離が１μｍ以下である、請求項１又は２に記載のＤ／Ａ変換回路。
4. 前記複数のＭＯＳトランジスターの各々は、
   Ｐチャネル型ＭＯＳトランジスター又はＮチャネル型ＭＯＳトランジスターであり、
   前記複数の抵抗のうち、第１の抵抗は、高電位側の端子が前記Ｐチャネル型ＭＯＳトランジスターと接続され、かつ、低電位側の端子が前記Ｎチャネル型ＭＯＳトランジスターと接続されており、
   前記複数の抵抗のうち、前記第１の抵抗よりも高電位側の各抵抗は、一端が互いに異なる前記Ｐチャネル型ＭＯＳトランジスターと接続されており、
   前記複数の抵抗のうち、前記第１の抵抗よりも低電位側の各抵抗は、一端が互いに異なる前記Ｎチャネル型ＭＯＳトランジスターと接続されており、
   前記第１の抵抗は、前記ダミー電極と対向している、請求項１乃至３のいずれか一項に記載のＤ／Ａ変換回路。
5. 前記第１の抵抗よりも高電位側の前記各抵抗は、低電位側の端子と接続されている前記Ｐチャネル型ＭＯＳトランジスターと対向しており、
   前記第１の抵抗よりも低電位側の前記各抵抗は、高電位側の端子と接続されている前記Ｎチャネル型ＭＯＳトランジスターと対向している、請求項４に記載のＤ／Ａ変換回路。
6. 請求項１乃至５のいずれか一項に記載のＤ／Ａ変換回路を備えている、発振器。
7. 請求項１乃至５のいずれか一項に記載のＤ／Ａ変換回路を備えている、電子機器。
8. 請求項１乃至５のいずれか一項に記載のＤ／Ａ変換回路を備えている、移動体。