JP2004281531A - 半導体装置 - Google Patents
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Abstract
【課題】精度の高い抵抗素子を有する半導体装置を提供する。
【解決手段】不純物拡散層により形成された複数の抵抗素子５の列の両側に、抵抗素子５と素子形状が同じ抵抗素子５ａを配置する。抵抗素子５はＤ／Ａ変換回路で使用される抵抗素子であり、抵抗素子５ａは、半導体装置の回路上、有効に機能しないダミー素子である。抵抗素子５および抵抗素子５ａの一端は、同層で連続的に形成された幅広の配線４４ａにより接地電位に接続される。抵抗素子５の他端はバイポーラトランジスタ６に接続され、更にスイッチング素子を介してＤ／Ａ変換回路のＲ−２Ｒラダー回路部に接続される。抵抗素子５ａの他端は接地電位または浮遊電位とされる。
【選択図】 図４
【解決手段】不純物拡散層により形成された複数の抵抗素子５の列の両側に、抵抗素子５と素子形状が同じ抵抗素子５ａを配置する。抵抗素子５はＤ／Ａ変換回路で使用される抵抗素子であり、抵抗素子５ａは、半導体装置の回路上、有効に機能しないダミー素子である。抵抗素子５および抵抗素子５ａの一端は、同層で連続的に形成された幅広の配線４４ａにより接地電位に接続される。抵抗素子５の他端はバイポーラトランジスタ６に接続され、更にスイッチング素子を介してＤ／Ａ変換回路のＲ−２Ｒラダー回路部に接続される。抵抗素子５ａの他端は接地電位または浮遊電位とされる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高い精度の複数の抵抗素子を必要とする回路を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
Ｄ／Ａ（ディジタル／アナログ）変換回路は、抵抗値Ｒの直列に接続された抵抗素子とその２倍の抵抗値２Ｒの抵抗素子とがラダー接続されたラダー抵抗回路網と定電流源とスイッチング素子とを組み合わせたものとなっている。定電流源部分は、バイポーラトランジスタと抵抗とからなり、それらが複数個配列した構成となっている。
【０００３】
特開２００１−９４４２８号公報には、ＤＡ変換回路のストリング抵抗セル領域の端部にダミーセル抵抗を配置する技術が記載されている（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−９４４２８号公報
【０００５】
【発明が解決しようとする課題】
本発明者の検討によれば、次のことが分かった。Ｄ／Ａ変換回路の定電流源を構成する複数の抵抗素子は、高い比精度（抵抗値のばらつきが小さいこと）を要求され、レイアウト設計においてアレイ状に等間隔で配置される。この抵抗素子列の両端部のようにパターンの連続性が途切れた領域では、エッチング工程などでの加工のばらつきが生じてしまい、抵抗素子列の両端部の抵抗素子の抵抗値が、抵抗素子列の内部側の抵抗素子の抵抗値と異なるものとなる恐れがある。このため、抵抗素子列の両側にダミー抵抗素子を配置し、エッチング不良が生じ得る素子をダミー抵抗素子に肩代わりさせることが考えられる。
【０００６】
しかしながら、本発明者の検討によれば、抵抗素子列の両側にダミー抵抗素子を配置しても、抵抗素子列の各抵抗素子に抵抗値のばらつきが生じることが分かった。これは、高い比精度が要求される複数の抵抗素子を有する半導体装置の特性を低下させ、例えばＤ／Ａ変換回路におけるディジタル入力とアナログ出力の直線性（リニアリティ）を低減させる。
【０００７】
本発明の目的は、精度の高い複数の抵抗素子を有する半導体装置を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の半導体装置は、複数の第１抵抗素子の列の両側にダミー素子としての第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したものである。
【００１１】
また、本発明の半導体装置は、ディジタル信号とアナログ信号とを変換する第１回路で用いられる複数の第１抵抗素子の列の両側に第２回路で用いられる第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したものである。
【００１２】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
図１は、本実施の形態の半導体装置に形成されたディジタル（デジタル）信号とアナログ信号とを変換する回路（Ｄ／Ａ（ディジタル／アナログ）変換回路）を示す説明図（回路図）である。
【００２０】
図１に示される回路１は、ディジタル信号とアナログ信号とを変換する回路（またはその一部）であり、例えば、入力されたディジタル信号（ディジタルデータ）をアナログ信号として出力する回路（またはその一部）である。図１の回路１は、Ｒ−２Ｒラダー回路部（Ｒ−２Ｒラダー抵抗回路網）２と、定電流源部３と、Ｒ−２Ｒラダー回路部２および定電流源部３を接続するスイッチ部４とを有している。
【００２１】
Ｒ−２Ｒラダー回路部２は、抵抗値がＲの抵抗素子と抵抗値がその２倍の２Ｒの抵抗素子とがラダー回路を構成している。定電流源部３は、それぞれ一対の抵抗素子（拡散抵抗）５およびバイポーラトランジスタ（ＮＰＮ型バイポーラトランジスタ）６により構成される複数のコアセル７によって形成されており、定電流源部３では、分解能（ビット数）によって決まる数のコアセル７が並列に配列している。各コアセル７の抵抗素子５の一端は、接地電位などの固定電位に接続されており、抵抗素子５の他端はバイポーラトランジスタ６のエミッタに接続されている。
【００２２】
各コアセル７のバイポーラトランジスタ６のコレクタは、スイッチ部４のスイッチング素子８に接続されている。スイッチング素子８は、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタにより形成することができる。スイッチ部４の各スイッチング素子８は、バイポーラトランジスタ６のコレクタを、Ｒ−２Ｒラダー回路部２（の端子）に電気的に接続する（オン状態）か否（オフ状態）かを切り換えるように機能する。ディジタル信号（ディジタルデータ）が入力されると、対応するスイッチング素子８がオフ状態からオン状態に切り換わる。例えばスイッチング素子８が電界効果トランジスタにより形成されている場合は、ディジタル信号に対応する電圧が電界効果トランジスタのゲート電極に印加されてスイッチング素子８（電界効果トランジスタ）をオン状態とし、電界効果トランジスタのソース・ドレインに接続されたバイポーラトランジスタ６のコレクタとＲ−２Ｒラダー回路部２（の端子）とを電気的に接続する。
【００２３】
定電流源部３の各コアセル７の抵抗素子５は、一端が接地電位などの固定電位に接続され、他端はバイポーラトランジスタ６に接続され、更にスイッチング素子８を介して、Ｒ−２Ｒラダー回路部２に接続される。従って、抵抗素子５の一端は接地電位などの固定電位に接続され、他端は、スイッチング素子８を介して、前記一端が接続された固定電位とは異なる電位に電気的に接続される。
【００２４】
図２は、Ｄ／Ａ変換回路を用いたときのディジタル入力とアナログ出力の関係を示すグラフである。図２に示されるように、ディジタル信号を入力することで、対応するアナログ信号としての出力を得ることができる。Ｄ／Ａ変換回路における性能の指針の一つであるディジタル入力とアナログ出力の直線性（リニアリティ）を高めるためには、図１の回路の各素子の精度を高め、例えば定電流源部３の各抵抗素子５の抵抗値の精度を高め、各抵抗素子５の抵抗値を均一にすることが要求される。
【００２５】
図３は、本実施の形態の半導体装置における定電流源部３のコアセル７のレイアウトを示す平面図である。図３では、第１層配線がハッチングを付して示されている。
【００２６】
コアセル７は、抵抗素子５とバイポーラトランジスタ６とから構成されている。抵抗素子５は拡散抵抗であり、半導体基板内に不純物を導入して形成した不純物拡散層１１により形成されている。また、不純物拡散層１１の両端部にコンタクトホール（そこに埋め込まれたプラグ）を介して電気的に接続された配線（電極）１２，１３が第１層配線により形成されている。バイポーラトランジスタ６は、そのエミッタ領域、ベース領域およびコレクタ領域にそれぞれ電気的に接続されたエミッタ配線（電極）１４、ベース配線（電極）１５およびコレクタ配線（電極）１６とが第１層配線により形成されている。抵抗素子５の一方の配線１３は、バイポーラトランジスタ６のエミッタ配線１４と電気的に接続されている。
【００２７】
図４は、本実施の形態の半導体装置における定電流源部３のレイアウト（レイアウトパターン）を示す平面図である。図４では、第１層配線がハッチングを付して示されている。
【００２８】
図４に示されるように、定電流源部３のレイアウトは、図３のコアセル７、すなわち一対の抵抗素子５およびバイポーラトランジスタ６が複数個、並列に配置（配列）された構造を有している。図４では、５個のコアセル７（５対の抵抗素子５およびバイポーラトランジスタ６）により定電流源部３が形成されているが、定電流源部３を構成するコアセル７の数は５個に限定されるものではなく、必要に応じた複数個のコアセル７が並列に配置（配列）されて定電流源部３が形成される。例えば、分解能（ビット数）によって決まる数のコアセル７が並列に配置されて定電流源部３が形成される。
【００２９】
定電流源部３は、複数の抵抗素子５およびバイポーラトランジスタ６により構成されるが、それらの素子は、互いにペア性（比精度）が要求されるため、図４に示されるように、レイアウト設計においても抵抗素子５およびバイポーラトランジスタ６をコアセル化し、アレイ状に連続的に均等配置（等間隔で配置）している。
【００３０】
図４に示されるように、定電流源部３のレイアウトの両側（両端部）には、ダミー素子部２０が形成されている。ダミー素子部２０は、図３のコアセル７とほぼ同様の形状または構成のコアセル、すなわち抵抗素子５およびバイポーラトランジスタ６とほぼ同様の形状（素子形状）または構成の抵抗素子５ａおよびバイポーラトランジスタ６ａからなり、定電流源部３を構成するコアセル列の両側（両端）に配置されている。本実施の形態では、ダミー素子部２０の各素子（半導体素子）は、半導体装置の回路上、有効に機能しない素子（ダミー素子）である。従って、ダミー素子部２０を構成する抵抗素子５ａおよびバイポーラトランジスタ６ａは、半導体装置の回路上、有効に機能しないダミー素子である。一方、定電流源部３の各素子（半導体素子）は、定電流源部３の構成要素として有効に機能する素子である。従って、定電流源部３を構成する抵抗素子５およびバイポーラトランジスタ６は、半導体装置の回路上、有効に機能する実効素子である。
【００３１】
このため、図４に示されるように、並列に配置（配列）された抵抗素子５（実効素子）の列の両側（両端）に、抵抗素子５ａ（ダミー素子）が配置された構成となる。換言すれば、アレイ状に均等配置（等間隔に配置）された抵抗素子５および抵抗素子５ａにより構成される抵抗素子列の両端部の抵抗素子が、抵抗素子５ａ（ダミー素子）により形成され、内部側の抵抗素子が、定電流源部３を構成する抵抗素子５（実効素子）により形成されることとなる。図４では、抵抗素子５の列の両側に各２個の抵抗素子５ａ（ダミー素子）が配置されているが、本実施の形態では、抵抗素子５ａの数はこれに限定されるものではなく、抵抗素子５の列の両側に抵抗素子５ａ（ダミー素子）がそれぞれ少なくとも１個配置されていればよい。
【００３２】
このように、図１のＤ／Ａ変換回路の定電流源部３を半導体装置のレイアウトに置き換える場合は、抵抗素子５とバイポーラトランジスタ６とをコアセル化し、各コアセル７を図４に示されるよう等間隔でアレイ状に配置し、更に定電流源部３を構成する実効素子（抵抗素子５）の列の両側（両端）には、ダミー素子（抵抗素子５ａ）を配置する。これにより、素子形成工程におけるばらつきを緩和し、実効素子（抵抗素子５）の精度を高め、例えば各抵抗素子５の抵抗値などの均一性を高めることが可能となる。
【００３３】
連続するパターンの終端部（端部）のようなパターン均一性が崩れた（途切れた）部分においては、例えば素子形成工程におけるエッチング工程などで使用する気体または液体が均一に行き渡らない可能性がある。このため、連続するパターンの内部では均一なパターンが形成されたとしても、連続するパターンの終端部ではエッチングのされ方が異なってしまい、素子パターンのばらつきを生じるる恐れがある。例えば、抵抗素子列の両端の抵抗素子の抵抗値が、抵抗素子列の内部の抵抗素子の抵抗値とは異なるものになる恐れがある。本実施の形態のように、連続するパターンにより形成される実効素子（抵抗素子５）の列の両側にダミー素子（抵抗素子５ａ）を配置し、連続するパターンの終端部をダミー素子（抵抗素子５ａ）とすれば、実効素子（抵抗素子５）のばらつき（素子形状や抵抗値のばらつきなど）を防止することができる。連続するパターンの終端部に位置するダミー素子（抵抗素子５ａ）は、所望のパターン形状には形成されない恐れがあるが、ダミー素子（抵抗素子５ａ）は半導体装置の回路上有効に機能しない素子であるので、問題は生じない。
【００３４】
次に、本実施の形態の半導体装置の製造工程について説明する。図５〜図７は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図５は図４のＡ−Ａ線に沿った断面図に対応し、図６は図４のＢ−Ｂ線に沿った断面図に対応し、図７は図４のＣ−Ｃ線に沿った断面図に対応する。
【００３５】
図５〜図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）３１を用意する。次に、抵抗素子５，５ａ形成予定領域およびバイポーラトランジスタ６，６ａ形成予定領域の半導体基板３１にｎ型不純物（例えばアンチモンまたはリンなど）をイオン注入し、相対的に高不純物濃度の埋込み層（ｎ＋型半導体領域）３２，３３を形成する。
【００３６】
次に、相対的に低濃度のｎ型のエピタキシャルシリコン層３４を半導体基板３１上に成長させる。エピタキシャルシリコン層３４は、例えばアンチモンまたはリンなどが添加されたシリコン単結晶などからなる。
【００３７】
次に、素子分離領域３５を形成する。素子分離領域３５は、例えば、素子分離領域３５の形成予定領域にドライエッチング法で素子分離溝を形成した後、半導体基板３１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜を堆積し、この酸化シリコン膜をエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝の内部に酸化シリコン膜を残すことにより形成することができる。素子分離領域３５は、形成される各半導体素子を電気的に分離するように形成され、素子分離領域３５で囲まれた各活性領域に各半導体素子（例えば抵抗素子５，５ａやバイポーラトランジスタ６，６ａなど）が形成される。
【００３８】
次に、エピタキシャルシリコン層３４にｐ型不純物、例えばホウ素（Ｂ）などをイオン注入する。これにより、抵抗素子５を構成するｐ型半導体領域（不純物拡散層）３６、抵抗素子５ａを構成するｐ型半導体領域（不純物拡散層）３６ａ、バイポーラトランジスタ６のベース領域としてのｐ型半導体領域３７、およびバイポーラトランジスタ６ａのベース領域としてのｐ型半導体領域３７ａが形成される。ｐ型半導体領域３６，３６ａとｐ型半導体領域３７，３７ａとは同じイオン注入工程により形成すれば工程数を低減できるが、異なる不純物濃度が要求される場合などは異なるイオン注入工程により形成することもできる。なお、ｐ型半導体領域３６とｐ型半導体領域３６ａとは同じイオン注入工程で形成され、ｐ型半導体領域３７とｐ型半導体領域３７ａとは同じイオン注入工程で形成される。
【００３９】
抵抗素子５を構成するｐ型半導体領域３６と、抵抗素子５ａを構成するｐ型半導体領域３６ａとはパターン形状や不純物濃度がほぼ同じである。従って、抵抗素子５と抵抗素子５ａとは素子形状が同じになる。また、バイポーラトランジスタ６のベース領域を構成するｐ型半導体領域３７と、バイポーラトランジスタ６ａのベース領域を構成するｐ型半導体領域３７ａとは、パターン形状や不純物濃度がほぼ同じである。なお、本実施の形態において、形状（素子形状）が同じというときは、形状（素子形状）にフォトレジスト工程などのプロセスに起因したばらつき程度の相違がある場合も含むものとする。フォトレジスト工程のばらつきは、例えば±０．７％程度である。
【００４０】
また、抵抗素子５を構成するｐ型半導体領域３６のシート抵抗は、イオン注入などによる不純物の導入量を調節することによって、所望の値（抵抗値）となるように調整することができる。例えばｐ型半導体領域３６におけるｐ型の不純物濃度を大きくすれば抵抗素子５の抵抗値が小さくなり、ｐ型半導体領域３６におけるｐ型の不純物濃度を小さくすれば抵抗素子５の抵抗値が大きくなる。また、導電型は逆にすることも可能であり、例えばｐ型のエピタキシャルシリコン層にｎ型の不純物（例えばリン（Ｐ）など）を導入して形成したｎ型半導体領域（不純物拡散層）により抵抗素子５を形成することもできる。
【００４１】
それから、エピタキシャルシリコン層３４にｎ型不純物、例えばリン（Ｐ）などをイオン注入する。これにより、バイポーラトランジスタ（ＮＰＮトランジスタ）６のエミッタ領域としてのｎ型半導体領域３８とコレクタ領域としてのｎ型半導体領域３９とが形成され、バイポーラトランジスタ（ＮＰＮトランジスタ）６ａのエミッタ領域としてのｎ型半導体領域３８ａとコレクタ領域としてのｎ型半導体領域３９ａとが形成される。ｎ型半導体領域３８，３８ａとｎ型半導体領域３９，３９ａとは同じイオン注入工程により形成すれば工程数を低減できるが、異なる不純物濃度が要求される場合などは異なるイオン注入工程により形成することもできる。また、ｎ型半導体領域３８とｎ型半導体領域３８ａとは、同じ形状（および不純物濃度）を有しており、ｎ型半導体領域３９とｎ型半導体領域３９ａとは、同じ形状（および不純物濃度）を有している。
【００４２】
次に、図５〜図７に続く半導体装置の製造工程について説明する。図８〜図１０は、図５〜図７に続く半導体装置の製造工程中の要部断面図であり、図８は図４のＡ−Ａ線に沿った断面図に対応し、図９は図４のＢ−Ｂ線に沿った断面図に対応し、図１０は図４のＣ−Ｃ線に沿った断面図に対応する。
【００４３】
図５〜図７に示される構造が得られた後、図８〜図１０に示されるように、半導体基板３１上に例えば酸化シリコン膜などからなる絶縁膜４１を形成する。それから、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜４１を選択的に除去して、絶縁膜４１にコンタクトホール４２を形成する。コンタクトホール４２の底部では、ｐ型半導体領域３６，３６ａ、ｐ型半導体領域３７，３７ａ、ｎ型半導体領域３８，３８ａおよびｎ型半導体領域３９，３９ａの一部が露出される。なお、ｐ型半導体領域３６，３６ａ、ｐ型半導体領域３７，３７ａ、ｎ型半導体領域３８，３８ａおよびｎ型半導体領域３９，３９ａのコンタクト領域（コンタクトホール４２で露出される領域またはその近傍領域）においてシリサイド層（例えばコバルトシリサイド層）をサリサイド法などを用いて形成しておき、コンタクトホール４２の底部でこのシリサイド層を露出させることもできる。これにより、コンタクト抵抗を低減することができる。
【００４４】
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３が形成される。プラグ４３は、例えば、コンタクトホール４２の内部を含む絶縁膜４１上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって窒化チタン膜上にコンタクトホールを埋めるように形成し、絶縁膜４１上の不要なタングステン膜および窒化チタン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成される。
【００４５】
次に、プラグ４３が埋め込まれた絶縁膜４１上に、配線（第１配線層）４４が形成される。例えば、プラグ４３が埋め込まれた絶縁膜４１上に、チタン膜のような高融点金属膜と、窒化チタン膜のような高融点金属窒化膜と、相対的に厚いアルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜（アルミニウム膜）と、チタン膜のような高融点金属膜と、窒化チタン膜のような高融点金属窒化膜とを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して配線４４を形成する。配線４４は、プラグ４３を介してｐ型半導体領域３６，３６ａ、ｐ型半導体領域３７，３７ａ、ｎ型半導体領域３８，３８ａまたはｎ型半導体領域３９，３９ａなどと電気的に接続されている。配線４４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線や、タングステン配線、あるいは銅配線とすることもできる。なお、この配線４４が、図４においてハッチングを付して示されている第１層配線に対応する。
【００４６】
次に、図８〜図１０に続く半導体装置の製造工程について説明する。図１１〜図１３は、図８〜図１０に続く半導体装置の製造工程中の要部断面図であり、図１１は図４のＡ−Ａ線に沿った断面図に対応し、図１２は図４のＢ−Ｂ線に沿った断面図に対応し、図１３は図４のＣ−Ｃ線に沿った断面図に対応する。
【００４７】
図８〜図１０に示される構造が得られた後、図１１〜図１３に示されるように、絶縁膜４１上に配線４４を覆うように、例えば酸化シリコン膜（例えばｐ−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜）からなる絶縁膜４５が形成され、絶縁膜４５上に例えば窒化シリコン（ＳｉｘＮｙ）膜からなる絶縁膜４６が形成される。それから、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜４５，４６にスルーホール４７が形成され、スルーホール４７を埋めるプラグ４８がプラグ４３と同様にして形成される。そして、配線４４と同様の工程により絶縁膜４６上に配線（第２層配線）４９が形成される。その後、絶縁膜４５，４６と同様にして、絶縁膜４６上に配線４９を覆うように絶縁膜５０，５１が形成され、スルーホール４７およびプラグ４８と同様にして絶縁膜５０，５１にスルーホール５２およびそれを埋めるプラグ５３が形成され、配線４９と同様にして絶縁膜５１上に配線（第３層配線）５４が形成され、絶縁膜５０，５１と同様にして、絶縁膜５１上に配線５４を覆うように絶縁膜５５，５６が形成される。このようにして図１１〜図１３の構造が得られる。その後、必要に応じて更に上層の配線などを形成することもできるが、ここではその説明は省略する。
【００４８】
図４〜図１３に示されるように、本実施の形態では、抵抗素子５はｐ型半導体領域（不純物拡散層）３６により形成され、いわゆる拡散抵抗である。抵抗素子５を構成するｐ型半導体領域３６と、抵抗素子５ａを構成するｐ型半導体領域３６ａとは、同じ形状を有しており、そのパターン形状（素子形状）や不純物濃度がほぼ同じである。ｐ型半導体領域３６およびｐ型半導体領域３６ａは等間隔で配列されており、複数のｐ型半導体領域３６の列の両側（両端部）にｐ型半導体領域３６ａが配置されている。
【００４９】
配線（第１層配線）４４のうち、配線４４ａは、絶縁膜４１に形成されたコンタクトホール４２ａに埋め込まれたプラグ４３ａを介して、抵抗素子５を形成するｐ型半導体領域３６の一方の端部近傍領域に電気的に接続されている。
【００５０】
配線４４のうち、配線４４ｂは、絶縁膜４１に形成されたコンタクトホール４２ｂに埋め込まれたプラグ４３ｂを介して、抵抗素子５を形成するｐ型半導体領域３６の他方の端部近傍領域に電気的に接続されている。従って、プラグ４３ａ，４３ｂが抵抗素子５の端子として機能することができる。また、配線４４ｂは、絶縁膜４１に形成されたコンタクトホール４２に埋め込まれたプラグ４３を介して、バイポーラトランジスタ６のエミッタ領域を形成するｎ型半導体領域３８に電気的に接続されている。従って、バイポーラトランジスタ６のエミッタ領域（ｎ型半導体領域３８）は、配線４４ｂを介して抵抗素子５（ｐ型半導体領域３６）に電気的に接続されている。
【００５１】
配線４４のうち、配線４４ｃは、絶縁膜４１に形成されたコンタクトホール４２に埋め込まれたプラグ４３を介して、バイポーラトランジスタ６のベース領域を形成するｐ型半導体領域３７に電気的に接続されている。また、配線４４のうち、配線４４ｄは、絶縁膜４１に形成されたコンタクトホール４２に埋め込まれたプラグ４３を介して、バイポーラトランジスタ６のコレクタ領域を形成するｎ型半導体領域３９に電気的に接続されている。従って、配線４４ｂ、配線４４ｃおよび配線４４ｄは、それぞれバイポーラトランジスタ６のエミッタ配線（電極）、ベース配線（電極）およびコレクタ配線（電極）として機能することもできる。また、配線４４ｄは、スイッチング素子８としての図示しない電界効果トランジスタ（例えばＭＩＳＦＥＴ）のゲート電極などに電気的に接続される。
【００５２】
配線４９は、絶縁膜４５，４６に形成されたスルーホール４７に埋め込まれたプラグ４８を介して配線４４ａに電気的に接続され、配線５４は、絶縁膜５０，５１に形成されたスルーホール５２に埋め込まれたプラグ５３を介して配線４９に電気的に接続されている。また、配線４９，５４のパターン形状は、配線４４ａのパターン形状とほぼ同様とすることができる。
【００５３】
本実施の形態では、配線４４ａ，配線４９および／または配線５４が固定電位（例えば接地電位）に接続される。このため、抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）は、固定電位（例えば接地電位）に電気的に接続されることになる。従って、配線４４ａ，４９，５４は、抵抗素子５（ｐ型半導体領域３６）に固定電位（接地電位）を供給する配線である。抵抗素子５の他の一端（プラグ４３ｂ）は、配線４４ｂを介してバイポーラトランジスタ６（のエミッタ）に電気的に接続され、更にスイッチング素子８を介して、Ｒ−２Ｒラダー回路部２に接続される。従って、抵抗素子５の一端（プラグ４３ａ）は接地電位などの固定電位に接続され、他端（プラグ４３ｂ）は、スイッチング素子８を介して、前記一端（プラグ４３ａ）が接続された固定電位とは異なる電位に電気的に接続される。
【００５４】
固定電位供給用配線（例えばグランド配線）としての配線４４ａ，４９，５４は、プラグ４８，５３を介して互いに電気的に接続されており、また、配線４４ａ，４９，５４の配線幅（ｐ型半導体領域３６の延在方向に平行な方向の幅）は相対的に広く形成されている。このため、抵抗素子５の一端（プラグ４３ａ）に固定電位を供給する配線（例えばグランド配線）の配線抵抗（インピーダンス）を低減できる。従って、抵抗素子５の一端（プラグ４３ａ）を配線４４ａ，４９，５４を介して固定電位（例えば接地電位）に抵抗損失なく接続することができる。
【００５５】
また、ダミー素子部２０は、定電流源部３を構成するコアセルと同様のコアセルからなり、ダミー素子部２０のコアセルを構成する抵抗素子５ａおよびバイポーラトランジスタ６ａは、抵抗素子５およびとバイポーラトランジスタ６と同様の構成（形状）を有している。特に、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）は、抵抗素子５（ｐ型半導体領域３６）と同様の形状（素子形状）を有している。
【００５６】
ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端は固定電位（例えば接地電位）に電気的に接続される。抵抗素子５ａを構成するｐ型半導体領域３６ａ一方の端部近傍領域は、絶縁膜４１に形成されたコンタクトホール４２ａに埋め込まれたプラグ４３ａを介して、配線４４ａと電気的に接続されている。上記のように配線４４は固定電位（例えば接地電位）と電気的に接続されているので、抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）は固定電位、例えば接地電位に接続されることになる。
【００５７】
抵抗素子５ａの他の一端（プラグ４３ｂ）は、定電流源部３を構成する抵抗素子５とは異なり、浮遊電位とされるか、あるいは配線４４ａが接続された固定電位と同電位の固定電位（例えば接地電位）に電気的に接続される。例えば、図４，１３に示されるように、抵抗素子５ａを構成するｐ型半導体領域３６ａの端部近傍領域にプラグ４３ｂを介して電気的に接続された配線４４ｅ（抵抗素子５の場合の配線４４ｂに対応する配線）は、孤立配線パターンとされて、浮遊電位とすることができる。これにより、ダミー素子部２０における抵抗素子５ａを、半導体装置の回路上、有効に機能しないダミーの抵抗素子とすることができる。
【００５８】
図１４は、他の形態の半導体装置の要部断面図であり、図１３に対応する。図１４に示されるように、抵抗素子５ａを構成するｐ型半導体領域３６ａに接続したプラグ４３ｂに配線４４ａを延長して接続し、抵抗素子５ａ（ｐ型半導体領域３６ａ）の両端（プラグ４３ａ，４３ｂ）を同じ固定電位（例えば接地電位）とすることもできる。この際、抵抗素子５を構成するｐ型半導体領域３６に接続したプラグ４３ｂには配線４４ａを接続しない。これにより、ダミー素子部２０における抵抗素子５ａを、半導体装置の回路上、有効に機能しないダミーの抵抗素子とすることができる。
【００５９】
本実施の形態では、上記のように、定電流源部３を構成する抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に接続した配線（配線４４ａ，４９，５４）と、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に接続した配線（配線４４ａ，４９，５４）とが、同層（同一層）で連続的に形成され、固定電位（例えば接地電位）に電気的に接続されている。すなわち、定電流源部３を構成する抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に固定電位（例えば接地電位）を供給する配線と、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に固定電位（例えば接地電位）を供給する配線とは、同層で連続的に形成されていることになる。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、連続的で平坦な配線４４ａ，４９，５４が形成される。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、絶縁膜４５，４６，５０，５１，５５，５６に窪みや段差などが生じず、平坦化される。
【００６０】
図１５および図１６は、本実施の形態とは異なり、ダミー素子としての抵抗素子５ａに固定電位（接地電位）を供給する配線を形成しない第１の比較例の場合の半導体装置の要部平面図または要部断面図である。図１５は、図４に対応する平面図であり、図１６は、図１５のＢ−Ｂ線の断面図であり、図１２に対応する。図１５および図１６の構造は、固定電位供給用配線としての配線４４ａ，４９，５４以外の構成は、図４〜図１３とほぼ同様にして形成される。
【００６１】
図１５および図１６に示される第１の比較例の場合は、抵抗素子５（ｐ型半導体領域３６）上に存在する配線４４ａ，４９，５４に対応する配線パターンが、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）上には形成されていない。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、図１６に示されるように各絶縁膜４５，４６，５０，５１，５５，５６に大きな段差６１が発生する。この絶縁膜の段差６１は、下方の抵抗素子５（ｐ型半導体領域３６）に対して応力を発生させる。図１６では、応力集中（発生）領域６２が模式的に示されている。抵抗素子５に対して生じる段差６１に起因した応力は、抵抗素子５ａの隣の抵抗素子６３が最も大きい。このため、各抵抗素子５に加わる応力が不均一となるので、抵抗素子５のうちの段差６１の下方近傍に位置する抵抗素子６３（すなわち抵抗素子５のうちの抵抗素子５ａの隣に位置する抵抗素子６３）の抵抗値が、抵抗素子５のうちの抵抗素子５ａからより離れた位置にある抵抗素子６４の抵抗値と異なるものとなる恐れがある。これは、定電流源３を構成する各抵抗素子５の抵抗値をばらつかせる。
【００６２】
図１７および図１８は、本実施の形態とは異なり、抵抗素子５に固定電位（例えば接地電位）を供給する配線と抵抗素子５ａに固定電位（例えば接地電位）を供給する配線とを連続的に形成しない第２の比較例の場合の半導体装置の要部平面図または要部断面図である。図１７は図４に対応する平面図であり、図１８は、図１７のＢ−Ｂ線の断面図であり、図１２に対応する。図１７および図１８の構造は、配線４４ａ，４９，５４以外の構成は、図４〜図１３とほぼ同様にして形成される。
【００６３】
図１７および図１８に示される第２の比較例では、配線４４ａの代わりに、抵抗素子５（ｐ型半導体領域３６）に固定電位（接地電位）を供給する配線７１と抵抗素子５ａ（ｐ型半導体領域３６ａ）に固定電位（接地電位）を供給する配線７２とを設けており、配線７１と配線７２とは同層配線により形成されているが連続的には形成されていない。同様に、配線４９の代わりに、抵抗素子５に固定電位（接地電位）を供給する配線７３と抵抗素子５ａに固定電位（接地電位）を供給する配線７４とを設けており、配線７３と配線７４とは同層配線により形成されているが連続的には形成されていない。また、同様に、配線５４の代わりに、抵抗素子５に固定電位（接地電位）を供給する配線７５と抵抗素子５ａに固定電位（接地電位）を供給する配線７６とを設けており、配線７５と配線７６とは同層配線により形成されているが連続的には形成されていない。
【００６４】
このため、第２の比較例では、図１７および図１８に示されるように、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、配線７１と配線７２との間にスリット（配線の隙間、無配線領域）７７ａが生じる。このため、配線７１および配線７２を覆うように絶縁膜４５（および絶縁膜４６）を形成すると、このスリット７７ａに起因して、抵抗素子５と抵抗素子５ａとの間の領域の上方において、絶縁膜４５の上面に窪み（段差）部分７８ａが生じてしまう。窪み部分７８ａによって反りを生じた絶縁膜４５は、スリット７７ａの下方（窪み部分７８ａの下方）近傍に対して応力を発生させる。同様に、抵抗素子５と抵抗素子５ａとの間の領域の上方において、配線７３および配線７４の間のスリット７７ｂと、配線７５および配線７６の間のスリット７７ｃとによって、絶縁膜５０，５５に窪み部分７８ｂ，７８ｃが発生し、その窪み部分７８ｂ，７８ｃによって反りを生じた絶縁膜５０，５５は、スリット７７ｂ，７７ｃの下方近傍に対して応力を発生させる。
【００６５】
配線７１，７２，７３，７４，７５，７６（本実施の形態では配線４４ａ，４９，５４に対応）のような固定電位（接地電位）供給用の配線は、配線幅（ｐ型半導体領域３６の延在方向に平行な方向の幅）が比較的広いため、同層配線間にスリット７７ａ，７７ｂ，７７ｃが存在するとその悪影響は大きい。配線工程に起因する応力の影響は、素子上の配線隙間（スリット）に集中する傾向にある。図１８では、応力集中（発生）領域７９が模式的に示されており、スリット７７ａ（７７ｂ，７７ｃ）の下方の応力集中領域７９に応力が集中する。このため、抵抗素子５のうちのスリット７７ａ（７７ｂ，７７ｃ）の下方近傍に位置する抵抗素子８０（すなわち抵抗素子５のうちの抵抗素子５ａの隣に位置する抵抗素子８０）へ印加される応力と抵抗素子５のうちの抵抗素子５ａからより離れた位置にある抵抗素子８１へ印加される応力が異なるものとなる。各抵抗素子５に加わる応力が不均一となるので、抵抗素子８０の抵抗値が、抵抗素子８１の抵抗値と異なるものとなる恐れがある。これは、各抵抗素子５の抵抗値をばらつかせる。
【００６６】
本実施の形態では、図４および図１１〜１３などに示されるように、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）上にも定電流源３を構成する抵抗素子５（ｐ型半導体領域３６）上と同様の配線（固定電位供給用配線）を形成し、定電流源３を構成する抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に接続した固定電位供給用配線（例えばグランド配線）と、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に接続した固定電位供給用配線（例えばグランド配線）とを、配線４４ａ，４９，５４として同層で連続的に形成する。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、配線４４ａ，４９，５４にスリット（配線の隙間）などが存在せず、配線４４ａ，４９，５４を覆うように形成された絶縁膜４５，４６，５０，５１，５５，５６に段差や窪みが生じずに平坦化される。従って、上記第１および第２比較例のように複数の抵抗素子５のうち抵抗素子５ａの隣の抵抗素子５に対してだけ付加的な応力が発生することはない。また、たとえ絶縁膜４５，４６，５０，５１，５５，５６が下方に応力を発生したとしても、連続的に形成された平坦な配線４４ａがこの応力をガードするように機能するので、各抵抗素子５に不均一な応力は生じない。複数の抵抗素子５（ｐ型半導体領域３６）に対して不均一な応力が発生しないので、定電流源３を構成する各抵抗素子５の抵抗値をより均一にすることができる。例えば、抵抗素子５の抵抗値Ｒ０のばらつき（変動量）ΔＲ０を、抵抗値Ｒ０の０．６％以内（｜ΔＲ｜／Ｒ×１００≦０．６）とすることができる。このように、配線（第１層配線）４４のパターンを抵抗素子５に（不均一な）応力影響を与えないようなレイアウトパターンとすることができるので、抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。これにより、要求精度の高い抵抗素子を実現することができ、高精度のディジタル信号とアナログ信号とを変換する回路などを形成することが可能となる。例えば、ディジタル入力とアナログ出力またはアナログ入力とディジタル出力の直線性（リニアリティ）を高めることが可能となる。
【００６７】
また、本実施の形態では、抵抗素子５（ｐ型半導体領域３６）に電気的に接続され、固定電位（例えば接地電位）とされる配線が複数層（例えば図１２の場合は配線４４ａ，４９，５４の３層）ある場合は、その少なくとも最下層の配線層（配線４４ａ）において、抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に接続した固定電位供給用配線（配線４４ａ）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に接続した固定電位供給用配線（配線４４ａ）とを、同層で連続的に形成すればよい。図１９は、他の形態の半導体装置の要部断面図であり、図１２に対応する。図１９に示されるように、配線４４ａ，４９，５４のうち、最下層の配線層（配線４４）において、抵抗素子５への固定電位供給用配線（配線４４ａ）と、抵抗素子５ａへの固定電位供給用配線（配線４４ａ）とを連続的に形成しておけば、抵抗素子５と抵抗素子５ａとの間の領域の上方において、最下層の配線（配線４４ａ）にスリットが生じることはなく、また絶縁膜４５に窪みが生じることもない。このため、たとえ抵抗素子５と抵抗素子５ａとの間の領域上（上方）で、上層の配線４９や配線５４にスリット（配線の隙間）８５ａ，８５ｂが存在して絶縁膜５０，５５に窪み部分８６ａ，８６ｂを生じ、窪み部分８６ａ，８６ｂにより反った絶縁膜５０，５５がスリット８５ａ，８５ｂの下方に応力を生じたとしても、平坦な絶縁膜４５，４６や連続的に形成された平坦な配線４４ａがこの応力をガードし、抵抗素子５に悪影響を及ぼすことはない。これにより、複数の抵抗素子５に対して不均一な応力が印加されることはない。このため、抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。
【００６８】
また、本実施の形態は、抵抗値のばらつきの少ない複数の抵抗素子を実現できるので、高い比精度が要求される複数の抵抗素子を用いた回路を有する半導体装置に適用すれば好適であり、例えばＤ／Ａ変換回路またはＡ／Ｄ（アナログ／ディジタル）変換回路、すなわちディジタル信号とアナログ信号とを変換する回路を有する半導体装置に適用すれば、より好適である。また、本実施の形態は、ディジタル信号とアナログ信号とを変換する回路以外にも、素子形状が同じ複数の抵抗素子を有する半導体装置に適用することができる。
【００６９】
（実施の形態２）
上記実施の形態１では、抵抗素子５（ｐ型半導体領域３６）の一端に接続した固定電位供給用配線（配線４４ａ）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端に接続した固定電位供給用配線（配線４４ａ）との接続部の幅を、その固定電位供給用配線（配線４４ａ）の幅と同じにしている。本実施の形態では、抵抗素子５（ｐ型半導体領域３６）の一端に接続した固定電位供給用配線（配線部９１）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端に接続した固定電位供給用配線（配線部９２）との接続導体部（接続部９３）の幅を、その固定電位供給用配線（配線部９１，９２）の幅と異なるものとする。
【００７０】
図２０は、本実施の形態の半導体装置の要部平面図であり、図４に対応する。図２０に示されるように、本実施の形態では、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）とに固定電位（接地電位）を供給する配線４４ａのうち、抵抗素子５上の配線部（導体部）９１と抵抗素子５ａ上の配線部（導体部）９２とを接続する接続部（導体部）９３の幅Ｗ１を、配線部９１および配線部９２の幅Ｗ２のよりも小さくしている。接続部９３の幅Ｗ１は、配線部９１および配線部９２の幅Ｗ２の８０％以上である（Ｗ１／Ｗ２≧０．８）ことが好ましい。すなわち、抵抗素子５（ｐ型半導体領域３６）の一端に接続した固定電位供給用配線（配線部９１）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端に接続した固定電位供給用配線（配線部９２）との接続部（接続部９３）の幅が、その固定電位供給用配線（配線部９１，９２）の幅の８０％以上であることが好ましい。なお、上記実施の形態１は、本実施の形態において接続部９３の幅Ｗ１を、配線部９１，９２の幅Ｗ２と同じ（Ｗ１＝Ｗ２）にしたものに対応する。他の構成は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【００７１】
配線４４ａのうち、抵抗素子５上の配線部９１と抵抗素子５ａ上の配線部（導体部）９２とを、配線部９１，９２の幅の好ましくは８０％以上の幅を有する接続部９３で接続しているので、上記実施の形態１のように、抵抗素子５と抵抗素子５ａとの間の領域の上方で、配線４４ａを覆う絶縁膜４５の窪みを抑制し、抵抗素子５のうち抵抗素子５ａの隣の抵抗素子５へ上記第の第１および第２の比較例のように付加的な応力が印加されるのを防止することができる。また、たとえ絶縁膜４５，４６，５０，５１，５５，５６が下方に応力を発生したとしても、連続的に形成された配線部９１，９２および導体部９３がこの応力をガードするように機能するので、各抵抗素子５に不均一な応力は生じない。本発明者の検討によれば、このような効果は、接続部９３の幅Ｗ１を、配線部９１，９２の幅Ｗ２の８０％以上としたときにより有効となる。これにより、複数の抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。従って、要求精度の高い抵抗素子を実現することができ、高精度のディジタル信号とアナログ信号とを変換する回路などを形成することが可能となる。
【００７２】
（実施の形態３）
上記実施の形態１では、複数の抵抗素子５により構成される抵抗素子列の両側に、半導体装置の回路上有効に機能しないダミー素子としての抵抗素子５ａを配置している。本実施の形態では、ディジタル信号とアナログ信号とを変換する回路で用いられる複数の抵抗素子５により構成される抵抗素子列の両側に、他の回路で用いられる抵抗素子を配置する。
【００７３】
図２１は、本実施の形態の半導体装置に形成された回路（の一部）を示す説明図（回路図）であり、上記実施の形態１の図１に対応する。
【００７４】
図２１に示される回路は、図１に示されるディジタル信号とアナログ信号とを変換する回路（またはその一部）としての回路１と、回路１以外の回路１０１，１０２とを有している。回路１の構成は上記実施の形態１と同様であるので、ここではその説明は省略する。
【００７５】
回路１０１は、回路１の抵抗素子５と素子形状が同じ（同程度）で、抵抗値に高い精度を必要としない抵抗素子１０３と、バイポーラトランジスタ６と素子形状が同じバイポーラトランジスタ１０４とを有しており、回路１０２は、回路１の抵抗素子５と素子形状が同じ（同程度）で、抵抗値に高い精度を必要としない抵抗素子１０５と、バイポーラトランジスタ６と素子形状が同じバイポーラトランジスタ１０６とを有している。すなわち、回路１０１は、コアセル７とほぼ同様の構成を有する、一対の抵抗素子１０３およびバイポーラトランジスタ１０４からなる回路部分（コアセル）１０７を有している。また、回路１０２は、コアセル７とほぼ同様の構成を有する、一対の抵抗素子１０５およびバイポーラトランジスタ１０６からなる回路部分（コアセル）１０８を有している。
【００７６】
なお、回路１０１の回路部分（コアセル）１０７のようにコアセル７とほぼ同様な回路部分を有した回路や、回路１０２の回路部分（コアセル）１０８のように近接配置した回路を用いる場合だけでなく、抵抗素子１０３および１０５に該当する素子として抵抗素子５と素子形状が同じ（同程度）で、一方の端子の固定電位（例えば接地電位）が抵抗素子５と同一な抵抗素子と、バイポーラトランジスタ１０４および１０６に該当するバイポーラトランジスタ６と形状が同じ素子をそれぞれ単独で用いても良い。
【００７７】
図２２は、本実施の形態の半導体装置における定電流源部３のレイアウト（レイアウトパターン）を示す平面図であり、上記実施の形態１の図１に対応する。定電流源部３自身のレイアウトは、上記実施の形態１と同様であるが、定電流源部３のレイアウトの両側（両端部）に、上記実施の形態１のダミー素子部２０の代わりに、回路１０１の回路部分１０７（抵抗素子１０３およびバイポーラトランジスタ１０４のペア）と回路１０２の回路部分１０８（抵抗素子１０５およびバイポーラトランジスタ１０６のペア）とが配置されている。
【００７８】
このため、図２２に示されるように、並列に等間隔で配置された回路１で使用される抵抗素子５の列の両側（両端）に、回路１０１，１０２で使用される抵抗素子１０３，１０５が配置された構成となる。なお、図２２では、抵抗素子５の列の両側に、抵抗素子１０３または抵抗素子１０５からなる抵抗素子が各１個配置されているが、これに限定されるものではなく、抵抗素子５の列の両側に抵抗素子１０３または抵抗素子１０５からなる抵抗素子を複数個配置することもできる。また、抵抗素子１０３，１０５は、抵抗素子５を構成する不純物拡散層（ｐ型半導体領域３６）と同じ形状（および不純物濃度）の不純物拡散層（例えばｐ型半導体領域３６ａ）により形成される。
【００７９】
従って、本実施の形態は、上記実施の形態１におけるダミー素子としての抵抗素子５ａを、回路１０１，１０２で使用される実効素子としての抵抗素子１０３，１０５に置き換え、ダミー素子としてのバイポーラトランジスタ６ａを、回路１０１，１０２で使用される実効素子としてのバイポーラトランジスタ１０４，１０６に置き換えた構成に対応する。抵抗素子１０３，１０５の一端は配線４４ａにより固定電位（例えば接地電位）に電気的に接続されている。抵抗素子１０３，１０５の他端はバイポーラトランジスタ１０４，１０６に電気的に接続されている。
【００８０】
本実施の形態では、図２２に示されるように、抵抗素子５の列の一方の端部側に配置された抵抗素子１０３の一端に固定電位（例えば接地電位）を供給する配線と、抵抗素子５の列の他の端部側に配置された抵抗素子１０５の一端に固定電位（例えば接地電位）を供給する配線と、抵抗素子５の一端に固定電位（例えば接地電位）を供給する配線とを、配線４４ａとして同層で連続的に形成する。これにより、上記実施の形態１と同様の効果を得ることができる。例えば、抵抗素子５のうち抵抗素子１０３，１０５の隣の抵抗素子５へ付加的な応力が印加されるのを防止することができる。このため、複数の抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。従って、要求精度の高い抵抗素子を実現することができ、高精度のディジタル信号とアナログ信号とを変換する回路などを形成することが可能となる。
【００８１】
また、抵抗素子５および抵抗素子１０３，１０５により形成される列の両端に位置する抵抗素子１０３，１０５は、所望のパターン形状には形成されずに抵抗値の精度が低くなる恐れがあるが、本実施の形態では抵抗素子１０３，１０５として抵抗値に高い精度を必要としない抵抗素子を用いているので、抵抗素子１０３，１０５の抵抗値が設計値と多少ずれても問題は生じない。他の構成は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【００８２】
本実施の形態１では、上記実施の形態１と同様の効果を得ることができる。更に、本実施の形態では、ダミー素子を用いずに、回路１０１，１０２で使用する抵抗素子１０３，１０５を抵抗素子５の列の両側に配置するので、無効な領域が生じず、半導体基板の平面領域をより有効に利用することができる。このため、半導体装置の更なる小型化が可能となる。
【００８３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８５】
複数の第１抵抗素子の列の両側にダミー素子としての第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したことにより、抵抗素子列の抵抗素子の抵抗値の精度を高めることができる。
【００８６】
ディジタル信号とアナログ信号とを変換する第１回路で用いられる複数の第１抵抗素子の列の両側に第２回路で用いられる第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したことにより、第１抵抗素子の抵抗値の精度を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置に形成されたディジタル信号とアナログ信号とを変換する回路を示す説明図である。
【図２】Ｄ／Ａ変換回路を用いたときのディジタル入力とアナログ出力の関係を示すグラフである。
【図３】定電流源部のコアセルのレイアウトを示す平面図である。
【図４】定電流源部のレイアウトを示す平面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図８】図５に続く半導体装置の製造工程中における要部断面図である。
【図９】図６に続く半導体装置の製造工程中における要部断面図である。
【図１０】図７に続く半導体装置の製造工程中における要部断面図である。
【図１１】図８に続く半導体装置の製造工程中における要部断面図である。
【図１２】図９に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１４】他の形態の半導体装置の要部断面図である。
【図１５】第１の比較例の半導体装置の要部平面図である。
【図１６】第１の比較例の半導体装置の要部断面図である。
【図１７】第２の比較例の半導体装置の要部平面図である。
【図１８】第２の比較例の半導体装置の要部断面図である。
【図１９】他の形態の半導体装置の要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２１】本発明の他の実施の形態である半導体装置に形成された回路を示す説明図である。
【図２２】定電流源部のレイアウトを示す平面図である。
【符号の説明】
１ 回路
２ Ｒ−２Ｒラダー回路部
３ 定電流源部
４ スイッチ部
５ 抵抗素子
５ａ 抵抗素子
６ バイポーラトランジスタ
６ａ バイポーラトランジスタ
７ コアセル
８ スイッチング素子
１１ 不純物拡散層
１２ 配線
１３ 配線
１４ エミッタ配線
１５ ベース配線
１６ コレクタ配線
２０ ダミー素子部
３１ 半導体基板
３２ 埋込み層
３３ 埋込み層
３４ エピタキシャルシリコン層
３５ 素子分離領域
３６ ｐ型半導体領域
３６ａ ｐ型半導体領域
３７ ｐ型半導体領域
３７ａ ｐ型半導体領域
３８ ｎ型半導体領域
３８ａ ｎ型半導体領域
３９ ｎ型半導体領域
３９ａ ｎ型半導体領域
４１ 絶縁膜
４２ コンタクトホール
４２ａ コンタクトホール
４２ｂ コンタクトホール
４３ プラグ
４３ａ プラグ
４３ｂ プラグ
４４ 配線
４４ａ 配線
４４ｂ 配線
４４ｃ 配線
４４ｄ 配線
４４ｅ 配線
４５ 絶縁膜
４６ 絶縁膜
４７ スルーホール
４８ プラグ
４９ 配線
５０ 絶縁膜
５１ 絶縁膜
５２ スルーホール
５３ プラグ
５４ 配線
５５ 絶縁膜
５６ 絶縁膜
６１ 段差
６２ 応力集中領域
６３ 抵抗素子
６４ 抵抗素子
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７６ 配線
７７ａ スリット
７７ｂ スリット
７７ｃ スリット
７８ａ 窪み部分
７８ｂ 窪み部分
７８ｃ 窪み部分
７９ 応力集中領域
８０ 抵抗素子
８１ 抵抗素子
８５ａ スリット
８５ｂスリット
８６ａ 窪み部分
８６ｂ 窪み部分
９１ 配線部
９２ 配線部
９３ 接続部
１０１ 回路
１０２ 回路
１０３ 抵抗素子
１０４ バイポーラトランジスタ
１０５ 抵抗素子
１０６ バイポーラトランジスタ
１０７ 回路部分
１０８ 回路部分
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高い精度の複数の抵抗素子を必要とする回路を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
Ｄ／Ａ（ディジタル／アナログ）変換回路は、抵抗値Ｒの直列に接続された抵抗素子とその２倍の抵抗値２Ｒの抵抗素子とがラダー接続されたラダー抵抗回路網と定電流源とスイッチング素子とを組み合わせたものとなっている。定電流源部分は、バイポーラトランジスタと抵抗とからなり、それらが複数個配列した構成となっている。
【０００３】
特開２００１−９４４２８号公報には、ＤＡ変換回路のストリング抵抗セル領域の端部にダミーセル抵抗を配置する技術が記載されている（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−９４４２８号公報
【０００５】
【発明が解決しようとする課題】
本発明者の検討によれば、次のことが分かった。Ｄ／Ａ変換回路の定電流源を構成する複数の抵抗素子は、高い比精度（抵抗値のばらつきが小さいこと）を要求され、レイアウト設計においてアレイ状に等間隔で配置される。この抵抗素子列の両端部のようにパターンの連続性が途切れた領域では、エッチング工程などでの加工のばらつきが生じてしまい、抵抗素子列の両端部の抵抗素子の抵抗値が、抵抗素子列の内部側の抵抗素子の抵抗値と異なるものとなる恐れがある。このため、抵抗素子列の両側にダミー抵抗素子を配置し、エッチング不良が生じ得る素子をダミー抵抗素子に肩代わりさせることが考えられる。
【０００６】
しかしながら、本発明者の検討によれば、抵抗素子列の両側にダミー抵抗素子を配置しても、抵抗素子列の各抵抗素子に抵抗値のばらつきが生じることが分かった。これは、高い比精度が要求される複数の抵抗素子を有する半導体装置の特性を低下させ、例えばＤ／Ａ変換回路におけるディジタル入力とアナログ出力の直線性（リニアリティ）を低減させる。
【０００７】
本発明の目的は、精度の高い複数の抵抗素子を有する半導体装置を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の半導体装置は、複数の第１抵抗素子の列の両側にダミー素子としての第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したものである。
【００１１】
また、本発明の半導体装置は、ディジタル信号とアナログ信号とを変換する第１回路で用いられる複数の第１抵抗素子の列の両側に第２回路で用いられる第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したものである。
【００１２】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
図１は、本実施の形態の半導体装置に形成されたディジタル（デジタル）信号とアナログ信号とを変換する回路（Ｄ／Ａ（ディジタル／アナログ）変換回路）を示す説明図（回路図）である。
【００２０】
図１に示される回路１は、ディジタル信号とアナログ信号とを変換する回路（またはその一部）であり、例えば、入力されたディジタル信号（ディジタルデータ）をアナログ信号として出力する回路（またはその一部）である。図１の回路１は、Ｒ−２Ｒラダー回路部（Ｒ−２Ｒラダー抵抗回路網）２と、定電流源部３と、Ｒ−２Ｒラダー回路部２および定電流源部３を接続するスイッチ部４とを有している。
【００２１】
Ｒ−２Ｒラダー回路部２は、抵抗値がＲの抵抗素子と抵抗値がその２倍の２Ｒの抵抗素子とがラダー回路を構成している。定電流源部３は、それぞれ一対の抵抗素子（拡散抵抗）５およびバイポーラトランジスタ（ＮＰＮ型バイポーラトランジスタ）６により構成される複数のコアセル７によって形成されており、定電流源部３では、分解能（ビット数）によって決まる数のコアセル７が並列に配列している。各コアセル７の抵抗素子５の一端は、接地電位などの固定電位に接続されており、抵抗素子５の他端はバイポーラトランジスタ６のエミッタに接続されている。
【００２２】
各コアセル７のバイポーラトランジスタ６のコレクタは、スイッチ部４のスイッチング素子８に接続されている。スイッチング素子８は、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタにより形成することができる。スイッチ部４の各スイッチング素子８は、バイポーラトランジスタ６のコレクタを、Ｒ−２Ｒラダー回路部２（の端子）に電気的に接続する（オン状態）か否（オフ状態）かを切り換えるように機能する。ディジタル信号（ディジタルデータ）が入力されると、対応するスイッチング素子８がオフ状態からオン状態に切り換わる。例えばスイッチング素子８が電界効果トランジスタにより形成されている場合は、ディジタル信号に対応する電圧が電界効果トランジスタのゲート電極に印加されてスイッチング素子８（電界効果トランジスタ）をオン状態とし、電界効果トランジスタのソース・ドレインに接続されたバイポーラトランジスタ６のコレクタとＲ−２Ｒラダー回路部２（の端子）とを電気的に接続する。
【００２３】
定電流源部３の各コアセル７の抵抗素子５は、一端が接地電位などの固定電位に接続され、他端はバイポーラトランジスタ６に接続され、更にスイッチング素子８を介して、Ｒ−２Ｒラダー回路部２に接続される。従って、抵抗素子５の一端は接地電位などの固定電位に接続され、他端は、スイッチング素子８を介して、前記一端が接続された固定電位とは異なる電位に電気的に接続される。
【００２４】
図２は、Ｄ／Ａ変換回路を用いたときのディジタル入力とアナログ出力の関係を示すグラフである。図２に示されるように、ディジタル信号を入力することで、対応するアナログ信号としての出力を得ることができる。Ｄ／Ａ変換回路における性能の指針の一つであるディジタル入力とアナログ出力の直線性（リニアリティ）を高めるためには、図１の回路の各素子の精度を高め、例えば定電流源部３の各抵抗素子５の抵抗値の精度を高め、各抵抗素子５の抵抗値を均一にすることが要求される。
【００２５】
図３は、本実施の形態の半導体装置における定電流源部３のコアセル７のレイアウトを示す平面図である。図３では、第１層配線がハッチングを付して示されている。
【００２６】
コアセル７は、抵抗素子５とバイポーラトランジスタ６とから構成されている。抵抗素子５は拡散抵抗であり、半導体基板内に不純物を導入して形成した不純物拡散層１１により形成されている。また、不純物拡散層１１の両端部にコンタクトホール（そこに埋め込まれたプラグ）を介して電気的に接続された配線（電極）１２，１３が第１層配線により形成されている。バイポーラトランジスタ６は、そのエミッタ領域、ベース領域およびコレクタ領域にそれぞれ電気的に接続されたエミッタ配線（電極）１４、ベース配線（電極）１５およびコレクタ配線（電極）１６とが第１層配線により形成されている。抵抗素子５の一方の配線１３は、バイポーラトランジスタ６のエミッタ配線１４と電気的に接続されている。
【００２７】
図４は、本実施の形態の半導体装置における定電流源部３のレイアウト（レイアウトパターン）を示す平面図である。図４では、第１層配線がハッチングを付して示されている。
【００２８】
図４に示されるように、定電流源部３のレイアウトは、図３のコアセル７、すなわち一対の抵抗素子５およびバイポーラトランジスタ６が複数個、並列に配置（配列）された構造を有している。図４では、５個のコアセル７（５対の抵抗素子５およびバイポーラトランジスタ６）により定電流源部３が形成されているが、定電流源部３を構成するコアセル７の数は５個に限定されるものではなく、必要に応じた複数個のコアセル７が並列に配置（配列）されて定電流源部３が形成される。例えば、分解能（ビット数）によって決まる数のコアセル７が並列に配置されて定電流源部３が形成される。
【００２９】
定電流源部３は、複数の抵抗素子５およびバイポーラトランジスタ６により構成されるが、それらの素子は、互いにペア性（比精度）が要求されるため、図４に示されるように、レイアウト設計においても抵抗素子５およびバイポーラトランジスタ６をコアセル化し、アレイ状に連続的に均等配置（等間隔で配置）している。
【００３０】
図４に示されるように、定電流源部３のレイアウトの両側（両端部）には、ダミー素子部２０が形成されている。ダミー素子部２０は、図３のコアセル７とほぼ同様の形状または構成のコアセル、すなわち抵抗素子５およびバイポーラトランジスタ６とほぼ同様の形状（素子形状）または構成の抵抗素子５ａおよびバイポーラトランジスタ６ａからなり、定電流源部３を構成するコアセル列の両側（両端）に配置されている。本実施の形態では、ダミー素子部２０の各素子（半導体素子）は、半導体装置の回路上、有効に機能しない素子（ダミー素子）である。従って、ダミー素子部２０を構成する抵抗素子５ａおよびバイポーラトランジスタ６ａは、半導体装置の回路上、有効に機能しないダミー素子である。一方、定電流源部３の各素子（半導体素子）は、定電流源部３の構成要素として有効に機能する素子である。従って、定電流源部３を構成する抵抗素子５およびバイポーラトランジスタ６は、半導体装置の回路上、有効に機能する実効素子である。
【００３１】
このため、図４に示されるように、並列に配置（配列）された抵抗素子５（実効素子）の列の両側（両端）に、抵抗素子５ａ（ダミー素子）が配置された構成となる。換言すれば、アレイ状に均等配置（等間隔に配置）された抵抗素子５および抵抗素子５ａにより構成される抵抗素子列の両端部の抵抗素子が、抵抗素子５ａ（ダミー素子）により形成され、内部側の抵抗素子が、定電流源部３を構成する抵抗素子５（実効素子）により形成されることとなる。図４では、抵抗素子５の列の両側に各２個の抵抗素子５ａ（ダミー素子）が配置されているが、本実施の形態では、抵抗素子５ａの数はこれに限定されるものではなく、抵抗素子５の列の両側に抵抗素子５ａ（ダミー素子）がそれぞれ少なくとも１個配置されていればよい。
【００３２】
このように、図１のＤ／Ａ変換回路の定電流源部３を半導体装置のレイアウトに置き換える場合は、抵抗素子５とバイポーラトランジスタ６とをコアセル化し、各コアセル７を図４に示されるよう等間隔でアレイ状に配置し、更に定電流源部３を構成する実効素子（抵抗素子５）の列の両側（両端）には、ダミー素子（抵抗素子５ａ）を配置する。これにより、素子形成工程におけるばらつきを緩和し、実効素子（抵抗素子５）の精度を高め、例えば各抵抗素子５の抵抗値などの均一性を高めることが可能となる。
【００３３】
連続するパターンの終端部（端部）のようなパターン均一性が崩れた（途切れた）部分においては、例えば素子形成工程におけるエッチング工程などで使用する気体または液体が均一に行き渡らない可能性がある。このため、連続するパターンの内部では均一なパターンが形成されたとしても、連続するパターンの終端部ではエッチングのされ方が異なってしまい、素子パターンのばらつきを生じるる恐れがある。例えば、抵抗素子列の両端の抵抗素子の抵抗値が、抵抗素子列の内部の抵抗素子の抵抗値とは異なるものになる恐れがある。本実施の形態のように、連続するパターンにより形成される実効素子（抵抗素子５）の列の両側にダミー素子（抵抗素子５ａ）を配置し、連続するパターンの終端部をダミー素子（抵抗素子５ａ）とすれば、実効素子（抵抗素子５）のばらつき（素子形状や抵抗値のばらつきなど）を防止することができる。連続するパターンの終端部に位置するダミー素子（抵抗素子５ａ）は、所望のパターン形状には形成されない恐れがあるが、ダミー素子（抵抗素子５ａ）は半導体装置の回路上有効に機能しない素子であるので、問題は生じない。
【００３４】
次に、本実施の形態の半導体装置の製造工程について説明する。図５〜図７は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図５は図４のＡ−Ａ線に沿った断面図に対応し、図６は図４のＢ−Ｂ線に沿った断面図に対応し、図７は図４のＣ−Ｃ線に沿った断面図に対応する。
【００３５】
図５〜図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）３１を用意する。次に、抵抗素子５，５ａ形成予定領域およびバイポーラトランジスタ６，６ａ形成予定領域の半導体基板３１にｎ型不純物（例えばアンチモンまたはリンなど）をイオン注入し、相対的に高不純物濃度の埋込み層（ｎ＋型半導体領域）３２，３３を形成する。
【００３６】
次に、相対的に低濃度のｎ型のエピタキシャルシリコン層３４を半導体基板３１上に成長させる。エピタキシャルシリコン層３４は、例えばアンチモンまたはリンなどが添加されたシリコン単結晶などからなる。
【００３７】
次に、素子分離領域３５を形成する。素子分離領域３５は、例えば、素子分離領域３５の形成予定領域にドライエッチング法で素子分離溝を形成した後、半導体基板３１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜を堆積し、この酸化シリコン膜をエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝の内部に酸化シリコン膜を残すことにより形成することができる。素子分離領域３５は、形成される各半導体素子を電気的に分離するように形成され、素子分離領域３５で囲まれた各活性領域に各半導体素子（例えば抵抗素子５，５ａやバイポーラトランジスタ６，６ａなど）が形成される。
【００３８】
次に、エピタキシャルシリコン層３４にｐ型不純物、例えばホウ素（Ｂ）などをイオン注入する。これにより、抵抗素子５を構成するｐ型半導体領域（不純物拡散層）３６、抵抗素子５ａを構成するｐ型半導体領域（不純物拡散層）３６ａ、バイポーラトランジスタ６のベース領域としてのｐ型半導体領域３７、およびバイポーラトランジスタ６ａのベース領域としてのｐ型半導体領域３７ａが形成される。ｐ型半導体領域３６，３６ａとｐ型半導体領域３７，３７ａとは同じイオン注入工程により形成すれば工程数を低減できるが、異なる不純物濃度が要求される場合などは異なるイオン注入工程により形成することもできる。なお、ｐ型半導体領域３６とｐ型半導体領域３６ａとは同じイオン注入工程で形成され、ｐ型半導体領域３７とｐ型半導体領域３７ａとは同じイオン注入工程で形成される。
【００３９】
抵抗素子５を構成するｐ型半導体領域３６と、抵抗素子５ａを構成するｐ型半導体領域３６ａとはパターン形状や不純物濃度がほぼ同じである。従って、抵抗素子５と抵抗素子５ａとは素子形状が同じになる。また、バイポーラトランジスタ６のベース領域を構成するｐ型半導体領域３７と、バイポーラトランジスタ６ａのベース領域を構成するｐ型半導体領域３７ａとは、パターン形状や不純物濃度がほぼ同じである。なお、本実施の形態において、形状（素子形状）が同じというときは、形状（素子形状）にフォトレジスト工程などのプロセスに起因したばらつき程度の相違がある場合も含むものとする。フォトレジスト工程のばらつきは、例えば±０．７％程度である。
【００４０】
また、抵抗素子５を構成するｐ型半導体領域３６のシート抵抗は、イオン注入などによる不純物の導入量を調節することによって、所望の値（抵抗値）となるように調整することができる。例えばｐ型半導体領域３６におけるｐ型の不純物濃度を大きくすれば抵抗素子５の抵抗値が小さくなり、ｐ型半導体領域３６におけるｐ型の不純物濃度を小さくすれば抵抗素子５の抵抗値が大きくなる。また、導電型は逆にすることも可能であり、例えばｐ型のエピタキシャルシリコン層にｎ型の不純物（例えばリン（Ｐ）など）を導入して形成したｎ型半導体領域（不純物拡散層）により抵抗素子５を形成することもできる。
【００４１】
それから、エピタキシャルシリコン層３４にｎ型不純物、例えばリン（Ｐ）などをイオン注入する。これにより、バイポーラトランジスタ（ＮＰＮトランジスタ）６のエミッタ領域としてのｎ型半導体領域３８とコレクタ領域としてのｎ型半導体領域３９とが形成され、バイポーラトランジスタ（ＮＰＮトランジスタ）６ａのエミッタ領域としてのｎ型半導体領域３８ａとコレクタ領域としてのｎ型半導体領域３９ａとが形成される。ｎ型半導体領域３８，３８ａとｎ型半導体領域３９，３９ａとは同じイオン注入工程により形成すれば工程数を低減できるが、異なる不純物濃度が要求される場合などは異なるイオン注入工程により形成することもできる。また、ｎ型半導体領域３８とｎ型半導体領域３８ａとは、同じ形状（および不純物濃度）を有しており、ｎ型半導体領域３９とｎ型半導体領域３９ａとは、同じ形状（および不純物濃度）を有している。
【００４２】
次に、図５〜図７に続く半導体装置の製造工程について説明する。図８〜図１０は、図５〜図７に続く半導体装置の製造工程中の要部断面図であり、図８は図４のＡ−Ａ線に沿った断面図に対応し、図９は図４のＢ−Ｂ線に沿った断面図に対応し、図１０は図４のＣ−Ｃ線に沿った断面図に対応する。
【００４３】
図５〜図７に示される構造が得られた後、図８〜図１０に示されるように、半導体基板３１上に例えば酸化シリコン膜などからなる絶縁膜４１を形成する。それから、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜４１を選択的に除去して、絶縁膜４１にコンタクトホール４２を形成する。コンタクトホール４２の底部では、ｐ型半導体領域３６，３６ａ、ｐ型半導体領域３７，３７ａ、ｎ型半導体領域３８，３８ａおよびｎ型半導体領域３９，３９ａの一部が露出される。なお、ｐ型半導体領域３６，３６ａ、ｐ型半導体領域３７，３７ａ、ｎ型半導体領域３８，３８ａおよびｎ型半導体領域３９，３９ａのコンタクト領域（コンタクトホール４２で露出される領域またはその近傍領域）においてシリサイド層（例えばコバルトシリサイド層）をサリサイド法などを用いて形成しておき、コンタクトホール４２の底部でこのシリサイド層を露出させることもできる。これにより、コンタクト抵抗を低減することができる。
【００４４】
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３が形成される。プラグ４３は、例えば、コンタクトホール４２の内部を含む絶縁膜４１上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって窒化チタン膜上にコンタクトホールを埋めるように形成し、絶縁膜４１上の不要なタングステン膜および窒化チタン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成される。
【００４５】
次に、プラグ４３が埋め込まれた絶縁膜４１上に、配線（第１配線層）４４が形成される。例えば、プラグ４３が埋め込まれた絶縁膜４１上に、チタン膜のような高融点金属膜と、窒化チタン膜のような高融点金属窒化膜と、相対的に厚いアルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜（アルミニウム膜）と、チタン膜のような高融点金属膜と、窒化チタン膜のような高融点金属窒化膜とを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して配線４４を形成する。配線４４は、プラグ４３を介してｐ型半導体領域３６，３６ａ、ｐ型半導体領域３７，３７ａ、ｎ型半導体領域３８，３８ａまたはｎ型半導体領域３９，３９ａなどと電気的に接続されている。配線４４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線や、タングステン配線、あるいは銅配線とすることもできる。なお、この配線４４が、図４においてハッチングを付して示されている第１層配線に対応する。
【００４６】
次に、図８〜図１０に続く半導体装置の製造工程について説明する。図１１〜図１３は、図８〜図１０に続く半導体装置の製造工程中の要部断面図であり、図１１は図４のＡ−Ａ線に沿った断面図に対応し、図１２は図４のＢ−Ｂ線に沿った断面図に対応し、図１３は図４のＣ−Ｃ線に沿った断面図に対応する。
【００４７】
図８〜図１０に示される構造が得られた後、図１１〜図１３に示されるように、絶縁膜４１上に配線４４を覆うように、例えば酸化シリコン膜（例えばｐ−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜）からなる絶縁膜４５が形成され、絶縁膜４５上に例えば窒化シリコン（ＳｉｘＮｙ）膜からなる絶縁膜４６が形成される。それから、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜４５，４６にスルーホール４７が形成され、スルーホール４７を埋めるプラグ４８がプラグ４３と同様にして形成される。そして、配線４４と同様の工程により絶縁膜４６上に配線（第２層配線）４９が形成される。その後、絶縁膜４５，４６と同様にして、絶縁膜４６上に配線４９を覆うように絶縁膜５０，５１が形成され、スルーホール４７およびプラグ４８と同様にして絶縁膜５０，５１にスルーホール５２およびそれを埋めるプラグ５３が形成され、配線４９と同様にして絶縁膜５１上に配線（第３層配線）５４が形成され、絶縁膜５０，５１と同様にして、絶縁膜５１上に配線５４を覆うように絶縁膜５５，５６が形成される。このようにして図１１〜図１３の構造が得られる。その後、必要に応じて更に上層の配線などを形成することもできるが、ここではその説明は省略する。
【００４８】
図４〜図１３に示されるように、本実施の形態では、抵抗素子５はｐ型半導体領域（不純物拡散層）３６により形成され、いわゆる拡散抵抗である。抵抗素子５を構成するｐ型半導体領域３６と、抵抗素子５ａを構成するｐ型半導体領域３６ａとは、同じ形状を有しており、そのパターン形状（素子形状）や不純物濃度がほぼ同じである。ｐ型半導体領域３６およびｐ型半導体領域３６ａは等間隔で配列されており、複数のｐ型半導体領域３６の列の両側（両端部）にｐ型半導体領域３６ａが配置されている。
【００４９】
配線（第１層配線）４４のうち、配線４４ａは、絶縁膜４１に形成されたコンタクトホール４２ａに埋め込まれたプラグ４３ａを介して、抵抗素子５を形成するｐ型半導体領域３６の一方の端部近傍領域に電気的に接続されている。
【００５０】
配線４４のうち、配線４４ｂは、絶縁膜４１に形成されたコンタクトホール４２ｂに埋め込まれたプラグ４３ｂを介して、抵抗素子５を形成するｐ型半導体領域３６の他方の端部近傍領域に電気的に接続されている。従って、プラグ４３ａ，４３ｂが抵抗素子５の端子として機能することができる。また、配線４４ｂは、絶縁膜４１に形成されたコンタクトホール４２に埋め込まれたプラグ４３を介して、バイポーラトランジスタ６のエミッタ領域を形成するｎ型半導体領域３８に電気的に接続されている。従って、バイポーラトランジスタ６のエミッタ領域（ｎ型半導体領域３８）は、配線４４ｂを介して抵抗素子５（ｐ型半導体領域３６）に電気的に接続されている。
【００５１】
配線４４のうち、配線４４ｃは、絶縁膜４１に形成されたコンタクトホール４２に埋め込まれたプラグ４３を介して、バイポーラトランジスタ６のベース領域を形成するｐ型半導体領域３７に電気的に接続されている。また、配線４４のうち、配線４４ｄは、絶縁膜４１に形成されたコンタクトホール４２に埋め込まれたプラグ４３を介して、バイポーラトランジスタ６のコレクタ領域を形成するｎ型半導体領域３９に電気的に接続されている。従って、配線４４ｂ、配線４４ｃおよび配線４４ｄは、それぞれバイポーラトランジスタ６のエミッタ配線（電極）、ベース配線（電極）およびコレクタ配線（電極）として機能することもできる。また、配線４４ｄは、スイッチング素子８としての図示しない電界効果トランジスタ（例えばＭＩＳＦＥＴ）のゲート電極などに電気的に接続される。
【００５２】
配線４９は、絶縁膜４５，４６に形成されたスルーホール４７に埋め込まれたプラグ４８を介して配線４４ａに電気的に接続され、配線５４は、絶縁膜５０，５１に形成されたスルーホール５２に埋め込まれたプラグ５３を介して配線４９に電気的に接続されている。また、配線４９，５４のパターン形状は、配線４４ａのパターン形状とほぼ同様とすることができる。
【００５３】
本実施の形態では、配線４４ａ，配線４９および／または配線５４が固定電位（例えば接地電位）に接続される。このため、抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）は、固定電位（例えば接地電位）に電気的に接続されることになる。従って、配線４４ａ，４９，５４は、抵抗素子５（ｐ型半導体領域３６）に固定電位（接地電位）を供給する配線である。抵抗素子５の他の一端（プラグ４３ｂ）は、配線４４ｂを介してバイポーラトランジスタ６（のエミッタ）に電気的に接続され、更にスイッチング素子８を介して、Ｒ−２Ｒラダー回路部２に接続される。従って、抵抗素子５の一端（プラグ４３ａ）は接地電位などの固定電位に接続され、他端（プラグ４３ｂ）は、スイッチング素子８を介して、前記一端（プラグ４３ａ）が接続された固定電位とは異なる電位に電気的に接続される。
【００５４】
固定電位供給用配線（例えばグランド配線）としての配線４４ａ，４９，５４は、プラグ４８，５３を介して互いに電気的に接続されており、また、配線４４ａ，４９，５４の配線幅（ｐ型半導体領域３６の延在方向に平行な方向の幅）は相対的に広く形成されている。このため、抵抗素子５の一端（プラグ４３ａ）に固定電位を供給する配線（例えばグランド配線）の配線抵抗（インピーダンス）を低減できる。従って、抵抗素子５の一端（プラグ４３ａ）を配線４４ａ，４９，５４を介して固定電位（例えば接地電位）に抵抗損失なく接続することができる。
【００５５】
また、ダミー素子部２０は、定電流源部３を構成するコアセルと同様のコアセルからなり、ダミー素子部２０のコアセルを構成する抵抗素子５ａおよびバイポーラトランジスタ６ａは、抵抗素子５およびとバイポーラトランジスタ６と同様の構成（形状）を有している。特に、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）は、抵抗素子５（ｐ型半導体領域３６）と同様の形状（素子形状）を有している。
【００５６】
ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端は固定電位（例えば接地電位）に電気的に接続される。抵抗素子５ａを構成するｐ型半導体領域３６ａ一方の端部近傍領域は、絶縁膜４１に形成されたコンタクトホール４２ａに埋め込まれたプラグ４３ａを介して、配線４４ａと電気的に接続されている。上記のように配線４４は固定電位（例えば接地電位）と電気的に接続されているので、抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）は固定電位、例えば接地電位に接続されることになる。
【００５７】
抵抗素子５ａの他の一端（プラグ４３ｂ）は、定電流源部３を構成する抵抗素子５とは異なり、浮遊電位とされるか、あるいは配線４４ａが接続された固定電位と同電位の固定電位（例えば接地電位）に電気的に接続される。例えば、図４，１３に示されるように、抵抗素子５ａを構成するｐ型半導体領域３６ａの端部近傍領域にプラグ４３ｂを介して電気的に接続された配線４４ｅ（抵抗素子５の場合の配線４４ｂに対応する配線）は、孤立配線パターンとされて、浮遊電位とすることができる。これにより、ダミー素子部２０における抵抗素子５ａを、半導体装置の回路上、有効に機能しないダミーの抵抗素子とすることができる。
【００５８】
図１４は、他の形態の半導体装置の要部断面図であり、図１３に対応する。図１４に示されるように、抵抗素子５ａを構成するｐ型半導体領域３６ａに接続したプラグ４３ｂに配線４４ａを延長して接続し、抵抗素子５ａ（ｐ型半導体領域３６ａ）の両端（プラグ４３ａ，４３ｂ）を同じ固定電位（例えば接地電位）とすることもできる。この際、抵抗素子５を構成するｐ型半導体領域３６に接続したプラグ４３ｂには配線４４ａを接続しない。これにより、ダミー素子部２０における抵抗素子５ａを、半導体装置の回路上、有効に機能しないダミーの抵抗素子とすることができる。
【００５９】
本実施の形態では、上記のように、定電流源部３を構成する抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に接続した配線（配線４４ａ，４９，５４）と、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に接続した配線（配線４４ａ，４９，５４）とが、同層（同一層）で連続的に形成され、固定電位（例えば接地電位）に電気的に接続されている。すなわち、定電流源部３を構成する抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に固定電位（例えば接地電位）を供給する配線と、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に固定電位（例えば接地電位）を供給する配線とは、同層で連続的に形成されていることになる。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、連続的で平坦な配線４４ａ，４９，５４が形成される。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、絶縁膜４５，４６，５０，５１，５５，５６に窪みや段差などが生じず、平坦化される。
【００６０】
図１５および図１６は、本実施の形態とは異なり、ダミー素子としての抵抗素子５ａに固定電位（接地電位）を供給する配線を形成しない第１の比較例の場合の半導体装置の要部平面図または要部断面図である。図１５は、図４に対応する平面図であり、図１６は、図１５のＢ−Ｂ線の断面図であり、図１２に対応する。図１５および図１６の構造は、固定電位供給用配線としての配線４４ａ，４９，５４以外の構成は、図４〜図１３とほぼ同様にして形成される。
【００６１】
図１５および図１６に示される第１の比較例の場合は、抵抗素子５（ｐ型半導体領域３６）上に存在する配線４４ａ，４９，５４に対応する配線パターンが、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）上には形成されていない。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、図１６に示されるように各絶縁膜４５，４６，５０，５１，５５，５６に大きな段差６１が発生する。この絶縁膜の段差６１は、下方の抵抗素子５（ｐ型半導体領域３６）に対して応力を発生させる。図１６では、応力集中（発生）領域６２が模式的に示されている。抵抗素子５に対して生じる段差６１に起因した応力は、抵抗素子５ａの隣の抵抗素子６３が最も大きい。このため、各抵抗素子５に加わる応力が不均一となるので、抵抗素子５のうちの段差６１の下方近傍に位置する抵抗素子６３（すなわち抵抗素子５のうちの抵抗素子５ａの隣に位置する抵抗素子６３）の抵抗値が、抵抗素子５のうちの抵抗素子５ａからより離れた位置にある抵抗素子６４の抵抗値と異なるものとなる恐れがある。これは、定電流源３を構成する各抵抗素子５の抵抗値をばらつかせる。
【００６２】
図１７および図１８は、本実施の形態とは異なり、抵抗素子５に固定電位（例えば接地電位）を供給する配線と抵抗素子５ａに固定電位（例えば接地電位）を供給する配線とを連続的に形成しない第２の比較例の場合の半導体装置の要部平面図または要部断面図である。図１７は図４に対応する平面図であり、図１８は、図１７のＢ−Ｂ線の断面図であり、図１２に対応する。図１７および図１８の構造は、配線４４ａ，４９，５４以外の構成は、図４〜図１３とほぼ同様にして形成される。
【００６３】
図１７および図１８に示される第２の比較例では、配線４４ａの代わりに、抵抗素子５（ｐ型半導体領域３６）に固定電位（接地電位）を供給する配線７１と抵抗素子５ａ（ｐ型半導体領域３６ａ）に固定電位（接地電位）を供給する配線７２とを設けており、配線７１と配線７２とは同層配線により形成されているが連続的には形成されていない。同様に、配線４９の代わりに、抵抗素子５に固定電位（接地電位）を供給する配線７３と抵抗素子５ａに固定電位（接地電位）を供給する配線７４とを設けており、配線７３と配線７４とは同層配線により形成されているが連続的には形成されていない。また、同様に、配線５４の代わりに、抵抗素子５に固定電位（接地電位）を供給する配線７５と抵抗素子５ａに固定電位（接地電位）を供給する配線７６とを設けており、配線７５と配線７６とは同層配線により形成されているが連続的には形成されていない。
【００６４】
このため、第２の比較例では、図１７および図１８に示されるように、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、配線７１と配線７２との間にスリット（配線の隙間、無配線領域）７７ａが生じる。このため、配線７１および配線７２を覆うように絶縁膜４５（および絶縁膜４６）を形成すると、このスリット７７ａに起因して、抵抗素子５と抵抗素子５ａとの間の領域の上方において、絶縁膜４５の上面に窪み（段差）部分７８ａが生じてしまう。窪み部分７８ａによって反りを生じた絶縁膜４５は、スリット７７ａの下方（窪み部分７８ａの下方）近傍に対して応力を発生させる。同様に、抵抗素子５と抵抗素子５ａとの間の領域の上方において、配線７３および配線７４の間のスリット７７ｂと、配線７５および配線７６の間のスリット７７ｃとによって、絶縁膜５０，５５に窪み部分７８ｂ，７８ｃが発生し、その窪み部分７８ｂ，７８ｃによって反りを生じた絶縁膜５０，５５は、スリット７７ｂ，７７ｃの下方近傍に対して応力を発生させる。
【００６５】
配線７１，７２，７３，７４，７５，７６（本実施の形態では配線４４ａ，４９，５４に対応）のような固定電位（接地電位）供給用の配線は、配線幅（ｐ型半導体領域３６の延在方向に平行な方向の幅）が比較的広いため、同層配線間にスリット７７ａ，７７ｂ，７７ｃが存在するとその悪影響は大きい。配線工程に起因する応力の影響は、素子上の配線隙間（スリット）に集中する傾向にある。図１８では、応力集中（発生）領域７９が模式的に示されており、スリット７７ａ（７７ｂ，７７ｃ）の下方の応力集中領域７９に応力が集中する。このため、抵抗素子５のうちのスリット７７ａ（７７ｂ，７７ｃ）の下方近傍に位置する抵抗素子８０（すなわち抵抗素子５のうちの抵抗素子５ａの隣に位置する抵抗素子８０）へ印加される応力と抵抗素子５のうちの抵抗素子５ａからより離れた位置にある抵抗素子８１へ印加される応力が異なるものとなる。各抵抗素子５に加わる応力が不均一となるので、抵抗素子８０の抵抗値が、抵抗素子８１の抵抗値と異なるものとなる恐れがある。これは、各抵抗素子５の抵抗値をばらつかせる。
【００６６】
本実施の形態では、図４および図１１〜１３などに示されるように、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）上にも定電流源３を構成する抵抗素子５（ｐ型半導体領域３６）上と同様の配線（固定電位供給用配線）を形成し、定電流源３を構成する抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に接続した固定電位供給用配線（例えばグランド配線）と、ダミー素子部２０を構成する抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に接続した固定電位供給用配線（例えばグランド配線）とを、配線４４ａ，４９，５４として同層で連続的に形成する。このため、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）との間の領域の上方において、配線４４ａ，４９，５４にスリット（配線の隙間）などが存在せず、配線４４ａ，４９，５４を覆うように形成された絶縁膜４５，４６，５０，５１，５５，５６に段差や窪みが生じずに平坦化される。従って、上記第１および第２比較例のように複数の抵抗素子５のうち抵抗素子５ａの隣の抵抗素子５に対してだけ付加的な応力が発生することはない。また、たとえ絶縁膜４５，４６，５０，５１，５５，５６が下方に応力を発生したとしても、連続的に形成された平坦な配線４４ａがこの応力をガードするように機能するので、各抵抗素子５に不均一な応力は生じない。複数の抵抗素子５（ｐ型半導体領域３６）に対して不均一な応力が発生しないので、定電流源３を構成する各抵抗素子５の抵抗値をより均一にすることができる。例えば、抵抗素子５の抵抗値Ｒ０のばらつき（変動量）ΔＲ０を、抵抗値Ｒ０の０．６％以内（｜ΔＲ｜／Ｒ×１００≦０．６）とすることができる。このように、配線（第１層配線）４４のパターンを抵抗素子５に（不均一な）応力影響を与えないようなレイアウトパターンとすることができるので、抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。これにより、要求精度の高い抵抗素子を実現することができ、高精度のディジタル信号とアナログ信号とを変換する回路などを形成することが可能となる。例えば、ディジタル入力とアナログ出力またはアナログ入力とディジタル出力の直線性（リニアリティ）を高めることが可能となる。
【００６７】
また、本実施の形態では、抵抗素子５（ｐ型半導体領域３６）に電気的に接続され、固定電位（例えば接地電位）とされる配線が複数層（例えば図１２の場合は配線４４ａ，４９，５４の３層）ある場合は、その少なくとも最下層の配線層（配線４４ａ）において、抵抗素子５（ｐ型半導体領域３６）の一端（プラグ４３ａ）に接続した固定電位供給用配線（配線４４ａ）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端（プラグ４３ａ）に接続した固定電位供給用配線（配線４４ａ）とを、同層で連続的に形成すればよい。図１９は、他の形態の半導体装置の要部断面図であり、図１２に対応する。図１９に示されるように、配線４４ａ，４９，５４のうち、最下層の配線層（配線４４）において、抵抗素子５への固定電位供給用配線（配線４４ａ）と、抵抗素子５ａへの固定電位供給用配線（配線４４ａ）とを連続的に形成しておけば、抵抗素子５と抵抗素子５ａとの間の領域の上方において、最下層の配線（配線４４ａ）にスリットが生じることはなく、また絶縁膜４５に窪みが生じることもない。このため、たとえ抵抗素子５と抵抗素子５ａとの間の領域上（上方）で、上層の配線４９や配線５４にスリット（配線の隙間）８５ａ，８５ｂが存在して絶縁膜５０，５５に窪み部分８６ａ，８６ｂを生じ、窪み部分８６ａ，８６ｂにより反った絶縁膜５０，５５がスリット８５ａ，８５ｂの下方に応力を生じたとしても、平坦な絶縁膜４５，４６や連続的に形成された平坦な配線４４ａがこの応力をガードし、抵抗素子５に悪影響を及ぼすことはない。これにより、複数の抵抗素子５に対して不均一な応力が印加されることはない。このため、抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。
【００６８】
また、本実施の形態は、抵抗値のばらつきの少ない複数の抵抗素子を実現できるので、高い比精度が要求される複数の抵抗素子を用いた回路を有する半導体装置に適用すれば好適であり、例えばＤ／Ａ変換回路またはＡ／Ｄ（アナログ／ディジタル）変換回路、すなわちディジタル信号とアナログ信号とを変換する回路を有する半導体装置に適用すれば、より好適である。また、本実施の形態は、ディジタル信号とアナログ信号とを変換する回路以外にも、素子形状が同じ複数の抵抗素子を有する半導体装置に適用することができる。
【００６９】
（実施の形態２）
上記実施の形態１では、抵抗素子５（ｐ型半導体領域３６）の一端に接続した固定電位供給用配線（配線４４ａ）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端に接続した固定電位供給用配線（配線４４ａ）との接続部の幅を、その固定電位供給用配線（配線４４ａ）の幅と同じにしている。本実施の形態では、抵抗素子５（ｐ型半導体領域３６）の一端に接続した固定電位供給用配線（配線部９１）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端に接続した固定電位供給用配線（配線部９２）との接続導体部（接続部９３）の幅を、その固定電位供給用配線（配線部９１，９２）の幅と異なるものとする。
【００７０】
図２０は、本実施の形態の半導体装置の要部平面図であり、図４に対応する。図２０に示されるように、本実施の形態では、抵抗素子５（ｐ型半導体領域３６）と抵抗素子５ａ（ｐ型半導体領域３６ａ）とに固定電位（接地電位）を供給する配線４４ａのうち、抵抗素子５上の配線部（導体部）９１と抵抗素子５ａ上の配線部（導体部）９２とを接続する接続部（導体部）９３の幅Ｗ１を、配線部９１および配線部９２の幅Ｗ２のよりも小さくしている。接続部９３の幅Ｗ１は、配線部９１および配線部９２の幅Ｗ２の８０％以上である（Ｗ１／Ｗ２≧０．８）ことが好ましい。すなわち、抵抗素子５（ｐ型半導体領域３６）の一端に接続した固定電位供給用配線（配線部９１）と、ダミー素子としての抵抗素子５ａ（ｐ型半導体領域３６ａ）の一端に接続した固定電位供給用配線（配線部９２）との接続部（接続部９３）の幅が、その固定電位供給用配線（配線部９１，９２）の幅の８０％以上であることが好ましい。なお、上記実施の形態１は、本実施の形態において接続部９３の幅Ｗ１を、配線部９１，９２の幅Ｗ２と同じ（Ｗ１＝Ｗ２）にしたものに対応する。他の構成は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【００７１】
配線４４ａのうち、抵抗素子５上の配線部９１と抵抗素子５ａ上の配線部（導体部）９２とを、配線部９１，９２の幅の好ましくは８０％以上の幅を有する接続部９３で接続しているので、上記実施の形態１のように、抵抗素子５と抵抗素子５ａとの間の領域の上方で、配線４４ａを覆う絶縁膜４５の窪みを抑制し、抵抗素子５のうち抵抗素子５ａの隣の抵抗素子５へ上記第の第１および第２の比較例のように付加的な応力が印加されるのを防止することができる。また、たとえ絶縁膜４５，４６，５０，５１，５５，５６が下方に応力を発生したとしても、連続的に形成された配線部９１，９２および導体部９３がこの応力をガードするように機能するので、各抵抗素子５に不均一な応力は生じない。本発明者の検討によれば、このような効果は、接続部９３の幅Ｗ１を、配線部９１，９２の幅Ｗ２の８０％以上としたときにより有効となる。これにより、複数の抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。従って、要求精度の高い抵抗素子を実現することができ、高精度のディジタル信号とアナログ信号とを変換する回路などを形成することが可能となる。
【００７２】
（実施の形態３）
上記実施の形態１では、複数の抵抗素子５により構成される抵抗素子列の両側に、半導体装置の回路上有効に機能しないダミー素子としての抵抗素子５ａを配置している。本実施の形態では、ディジタル信号とアナログ信号とを変換する回路で用いられる複数の抵抗素子５により構成される抵抗素子列の両側に、他の回路で用いられる抵抗素子を配置する。
【００７３】
図２１は、本実施の形態の半導体装置に形成された回路（の一部）を示す説明図（回路図）であり、上記実施の形態１の図１に対応する。
【００７４】
図２１に示される回路は、図１に示されるディジタル信号とアナログ信号とを変換する回路（またはその一部）としての回路１と、回路１以外の回路１０１，１０２とを有している。回路１の構成は上記実施の形態１と同様であるので、ここではその説明は省略する。
【００７５】
回路１０１は、回路１の抵抗素子５と素子形状が同じ（同程度）で、抵抗値に高い精度を必要としない抵抗素子１０３と、バイポーラトランジスタ６と素子形状が同じバイポーラトランジスタ１０４とを有しており、回路１０２は、回路１の抵抗素子５と素子形状が同じ（同程度）で、抵抗値に高い精度を必要としない抵抗素子１０５と、バイポーラトランジスタ６と素子形状が同じバイポーラトランジスタ１０６とを有している。すなわち、回路１０１は、コアセル７とほぼ同様の構成を有する、一対の抵抗素子１０３およびバイポーラトランジスタ１０４からなる回路部分（コアセル）１０７を有している。また、回路１０２は、コアセル７とほぼ同様の構成を有する、一対の抵抗素子１０５およびバイポーラトランジスタ１０６からなる回路部分（コアセル）１０８を有している。
【００７６】
なお、回路１０１の回路部分（コアセル）１０７のようにコアセル７とほぼ同様な回路部分を有した回路や、回路１０２の回路部分（コアセル）１０８のように近接配置した回路を用いる場合だけでなく、抵抗素子１０３および１０５に該当する素子として抵抗素子５と素子形状が同じ（同程度）で、一方の端子の固定電位（例えば接地電位）が抵抗素子５と同一な抵抗素子と、バイポーラトランジスタ１０４および１０６に該当するバイポーラトランジスタ６と形状が同じ素子をそれぞれ単独で用いても良い。
【００７７】
図２２は、本実施の形態の半導体装置における定電流源部３のレイアウト（レイアウトパターン）を示す平面図であり、上記実施の形態１の図１に対応する。定電流源部３自身のレイアウトは、上記実施の形態１と同様であるが、定電流源部３のレイアウトの両側（両端部）に、上記実施の形態１のダミー素子部２０の代わりに、回路１０１の回路部分１０７（抵抗素子１０３およびバイポーラトランジスタ１０４のペア）と回路１０２の回路部分１０８（抵抗素子１０５およびバイポーラトランジスタ１０６のペア）とが配置されている。
【００７８】
このため、図２２に示されるように、並列に等間隔で配置された回路１で使用される抵抗素子５の列の両側（両端）に、回路１０１，１０２で使用される抵抗素子１０３，１０５が配置された構成となる。なお、図２２では、抵抗素子５の列の両側に、抵抗素子１０３または抵抗素子１０５からなる抵抗素子が各１個配置されているが、これに限定されるものではなく、抵抗素子５の列の両側に抵抗素子１０３または抵抗素子１０５からなる抵抗素子を複数個配置することもできる。また、抵抗素子１０３，１０５は、抵抗素子５を構成する不純物拡散層（ｐ型半導体領域３６）と同じ形状（および不純物濃度）の不純物拡散層（例えばｐ型半導体領域３６ａ）により形成される。
【００７９】
従って、本実施の形態は、上記実施の形態１におけるダミー素子としての抵抗素子５ａを、回路１０１，１０２で使用される実効素子としての抵抗素子１０３，１０５に置き換え、ダミー素子としてのバイポーラトランジスタ６ａを、回路１０１，１０２で使用される実効素子としてのバイポーラトランジスタ１０４，１０６に置き換えた構成に対応する。抵抗素子１０３，１０５の一端は配線４４ａにより固定電位（例えば接地電位）に電気的に接続されている。抵抗素子１０３，１０５の他端はバイポーラトランジスタ１０４，１０６に電気的に接続されている。
【００８０】
本実施の形態では、図２２に示されるように、抵抗素子５の列の一方の端部側に配置された抵抗素子１０３の一端に固定電位（例えば接地電位）を供給する配線と、抵抗素子５の列の他の端部側に配置された抵抗素子１０５の一端に固定電位（例えば接地電位）を供給する配線と、抵抗素子５の一端に固定電位（例えば接地電位）を供給する配線とを、配線４４ａとして同層で連続的に形成する。これにより、上記実施の形態１と同様の効果を得ることができる。例えば、抵抗素子５のうち抵抗素子１０３，１０５の隣の抵抗素子５へ付加的な応力が印加されるのを防止することができる。このため、複数の抵抗素子５の（抵抗値の）精度を高めることができ、各抵抗素子５間の抵抗値のばらつきを抑制することができる。従って、要求精度の高い抵抗素子を実現することができ、高精度のディジタル信号とアナログ信号とを変換する回路などを形成することが可能となる。
【００８１】
また、抵抗素子５および抵抗素子１０３，１０５により形成される列の両端に位置する抵抗素子１０３，１０５は、所望のパターン形状には形成されずに抵抗値の精度が低くなる恐れがあるが、本実施の形態では抵抗素子１０３，１０５として抵抗値に高い精度を必要としない抵抗素子を用いているので、抵抗素子１０３，１０５の抵抗値が設計値と多少ずれても問題は生じない。他の構成は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【００８２】
本実施の形態１では、上記実施の形態１と同様の効果を得ることができる。更に、本実施の形態では、ダミー素子を用いずに、回路１０１，１０２で使用する抵抗素子１０３，１０５を抵抗素子５の列の両側に配置するので、無効な領域が生じず、半導体基板の平面領域をより有効に利用することができる。このため、半導体装置の更なる小型化が可能となる。
【００８３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８５】
複数の第１抵抗素子の列の両側にダミー素子としての第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したことにより、抵抗素子列の抵抗素子の抵抗値の精度を高めることができる。
【００８６】
ディジタル信号とアナログ信号とを変換する第１回路で用いられる複数の第１抵抗素子の列の両側に第２回路で用いられる第２抵抗素子を形成し、第１抵抗素子に固定電位を供給する配線と第２抵抗素子に固定電位を供給する配線とを同層で連続的に形成したことにより、第１抵抗素子の抵抗値の精度を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置に形成されたディジタル信号とアナログ信号とを変換する回路を示す説明図である。
【図２】Ｄ／Ａ変換回路を用いたときのディジタル入力とアナログ出力の関係を示すグラフである。
【図３】定電流源部のコアセルのレイアウトを示す平面図である。
【図４】定電流源部のレイアウトを示す平面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図８】図５に続く半導体装置の製造工程中における要部断面図である。
【図９】図６に続く半導体装置の製造工程中における要部断面図である。
【図１０】図７に続く半導体装置の製造工程中における要部断面図である。
【図１１】図８に続く半導体装置の製造工程中における要部断面図である。
【図１２】図９に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１４】他の形態の半導体装置の要部断面図である。
【図１５】第１の比較例の半導体装置の要部平面図である。
【図１６】第１の比較例の半導体装置の要部断面図である。
【図１７】第２の比較例の半導体装置の要部平面図である。
【図１８】第２の比較例の半導体装置の要部断面図である。
【図１９】他の形態の半導体装置の要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２１】本発明の他の実施の形態である半導体装置に形成された回路を示す説明図である。
【図２２】定電流源部のレイアウトを示す平面図である。
【符号の説明】
１ 回路
２ Ｒ−２Ｒラダー回路部
３ 定電流源部
４ スイッチ部
５ 抵抗素子
５ａ 抵抗素子
６ バイポーラトランジスタ
６ａ バイポーラトランジスタ
７ コアセル
８ スイッチング素子
１１ 不純物拡散層
１２ 配線
１３ 配線
１４ エミッタ配線
１５ ベース配線
１６ コレクタ配線
２０ ダミー素子部
３１ 半導体基板
３２ 埋込み層
３３ 埋込み層
３４ エピタキシャルシリコン層
３５ 素子分離領域
３６ ｐ型半導体領域
３６ａ ｐ型半導体領域
３７ ｐ型半導体領域
３７ａ ｐ型半導体領域
３８ ｎ型半導体領域
３８ａ ｎ型半導体領域
３９ ｎ型半導体領域
３９ａ ｎ型半導体領域
４１ 絶縁膜
４２ コンタクトホール
４２ａ コンタクトホール
４２ｂ コンタクトホール
４３ プラグ
４３ａ プラグ
４３ｂ プラグ
４４ 配線
４４ａ 配線
４４ｂ 配線
４４ｃ 配線
４４ｄ 配線
４４ｅ 配線
４５ 絶縁膜
４６ 絶縁膜
４７ スルーホール
４８ プラグ
４９ 配線
５０ 絶縁膜
５１ 絶縁膜
５２ スルーホール
５３ プラグ
５４ 配線
５５ 絶縁膜
５６ 絶縁膜
６１ 段差
６２ 応力集中領域
６３ 抵抗素子
６４ 抵抗素子
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７６ 配線
７７ａ スリット
７７ｂ スリット
７７ｃ スリット
７８ａ 窪み部分
７８ｂ 窪み部分
７８ｃ 窪み部分
７９ 応力集中領域
８０ 抵抗素子
８１ 抵抗素子
８５ａ スリット
８５ｂスリット
８６ａ 窪み部分
８６ｂ 窪み部分
９１ 配線部
９２ 配線部
９３ 接続部
１０１ 回路
１０２ 回路
１０３ 抵抗素子
１０４ バイポーラトランジスタ
１０５ 抵抗素子
１０６ バイポーラトランジスタ
１０７ 回路部分
１０８ 回路部分
Claims (18)
- 半導体基板と、
前記半導体基板に形成され、並列に配置された複数の第１抵抗素子と、
前記半導体基板に形成され、前記第１抵抗素子の列の両側に配置された前記第１抵抗素子と素子形状が同じ第２抵抗素子と、
を有する半導体装置であって、
前記複数の第１抵抗素子は、一方の端部が固定電位に電気的に接続され、他方の端部が前記半導体基板に形成されたスイッチング素子を介して前記固定電位とは異なる電位に電気的に接続され、
前記第２抵抗素子は、一方の端部が前記固定電位に電気的に接続され、他方の端部が前記固定電位に電気的に接続されるかまたは浮遊電位とされ、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と、前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とが、同層で連続的に形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数の第１抵抗素子および前記第２抵抗素子が、前記半導体基板内に不純物を導入して形成した不純物拡散層からなることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数の第１抵抗素子の素子形状が同じであることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線の幅と、前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線の幅とが同じであることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とを接続する導体部の幅が、前記配線の幅の８０％以上であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とを接続する導体部の幅が、前記配線の幅と同じであることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とがそれぞれ複数の配線層を有し、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する複数の配線層のうちの最下層の配線層と、前記第２抵抗素子の前記一方の端部に前記固定電位を供給する複数の配線層のうちの最下層の配線層とが、同層で連続的に形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第２抵抗素子がダミー抵抗素子であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数の第１抵抗素子および前記スイッチング素子は、ディジタル信号とアナログ信号とを変換する回路で用いられることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記スイッチング素子が電界効果トランジスタからなることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板に形成され、並列に配置された複数の第１抵抗素子と、
前記半導体基板に形成され、前記第１抵抗素子の列の両側に配置された前記第１抵抗素子と素子形状が同じ第２抵抗素子と、
を有する半導体装置であって、
前記複数の第１抵抗素子は、ディジタル信号とアナログ信号とを変換する第１回路で用いられ、一方の端部が固定電位に電気的に接続され、他方の端部が前記半導体基板に形成されたスイッチング素子を介して前記固定電位とは異なる電位に電気的に接続され、
前記第２抵抗素子は、第２回路で用いられ、一方の端部が前記固定電位に電気的に接続され、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とが、同層で連続的に形成されていることを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記複数の第１抵抗素子および前記第２抵抗素子が、前記半導体基板内に不純物を導入して形成した不純物拡散層からなることを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記複数の第１抵抗素子の素子形状が同じであることを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線の幅と、前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線の幅とが同じであることを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とを接続する導体部の幅が、前記配線の幅の８０％以上であることを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とを接続する導体部の幅が、前記配線の幅と同じであることを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する配線と前記第２抵抗素子の前記一方の端部に前記固定電位を供給する配線とがそれぞれ複数の配線層を有し、
前記複数の第１抵抗素子の前記一方の端部に前記固定電位を供給する複数の配線層のうちの最下層の配線層と、前記第２抵抗素子の前記一方の端部に前記固定電位を供給する複数の配線層のうちの最下層の配線層とが同層で連続的に形成されていることを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記スイッチング素子が電界効果トランジスタからなることを特徴とする半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003068179A JP2004281531A (ja) | 2003-03-13 | 2003-03-13 | 半導体装置 |
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| JP2003068179A JP2004281531A (ja) | 2003-03-13 | 2003-03-13 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP2003068179A Pending JP2004281531A (ja) | 2003-03-13 | 2003-03-13 | 半導体装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005037916A (ja) * | 2003-06-27 | 2005-02-10 | Rohm Co Ltd | 有機ｅｌ駆動回路および有機ｅｌ表示装置 |
| JP2016134737A (ja) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、発振器、電子機器及び移動体 |
-
2003
- 2003-03-13 JP JP2003068179A patent/JP2004281531A/ja active Pending
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