CN115863336A - 半导体器件及其形成方法 - Google Patents

Abstract

本发明公开了一种半导体器件及其形成方法，所述半导体器件包括：衬底、位于所述衬底上的集电层、位于所述集电层上的基极层及位于所述基极层上的发射层；其中，所述集电层、所述基极层及所述发射层包括掺杂的离子；介质层，覆盖第一共用层，所述第一共用层为所述集电层、所述基极层和所述发射层其中之一；电阻层，位于所述介质层上；第一连接部，所述第一连接部的一端与所述电阻层的一端电连接，所述第一连接部的另一端与所述第一共用层电连接。使用上述技术方案能够在半导体器件单位面积内形成电阻值更大的电阻，以缩小半导体器件的面积。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体技术领域，更具体地，其涉及一种半导体器件及其形成方法。

背景技术

电阻作为电子电路中不可或缺的元器件，在电路中起到了重要的作用。在生产芯片时，会根据设计要求形成满足电阻值需求的电阻。

现有技术在半导体器件中形成电阻时，通常需要通过增加电阻的长度以达到期望的电阻值。但是，通过增加电阻长度的方法增大电阻值，会导致电阻所占面积过大，使半导体器件的面积相对较大。

发明内容

本发明解决的技术问题是在半导体器件单位面积内如何形成电阻值更大的电阻，以缩小半导体器件的面积。

为解决上述技术问题，本发明实施例提供一种半导体器件，所述半导体器件包括：衬底、位于所述衬底上的集电层、位于所述集电层上的基极层及位于所述基极层上的发射层；其中，所述集电层、所述基极层及所述发射层包括掺杂的离子；介质层，覆盖第一共用层，所述第一共用层为所述集电层、所述基极层和所述发射层其中之一；电阻层，位于所述介质层上；第一连接部，所述第一连接部的一端与所述电阻层的一端电连接，所述第一连接部的另一端与所述第一共用层电连接。

可选的，所述半导体器件还包括：第一电阻电极和第二电阻电极，所述第一电阻电极位于所述电阻层的另一端并与所述电阻层电连接，所述第二电阻电极位于所述第一共用层上并与所述第一共用层电连接。

可选的，所述第一连接部靠近所述电阻层的一端，所述第二电阻电极靠近所述电阻层的另一端。

可选的，所述第一共用层为基极层。

可选的，所述半导体器件还包括：第二连接部，所述第二连接部的一端与所述第一共用层电连接，所述第二连接部的另一端与第二共用层电连接，所述第二共用层是所述集电层、所述基极层和所述发射层其中之一，所述第二共用层与所述第一共用层不同层。

可选的，所述半导体器件还包括：第三连接部，所述第三连接部的一端与所述第二共用层电连接，所述第三连接部的另一端与第三共用层电连接，所述第三共用层是所述集电层、所述基极层和所述发射层其中之一，所述第三共用层与所述第一共用层不同层，所述第三共用层与所述第二共用层不同层。

可选地，所述半导体器件还包括：异质结双极型晶体管，所述异质结双极型晶体管包括所述衬底、所述集电层、所述基极层及所述发射层；所述介质层还覆盖所述异质结双极型晶体管；所述电阻层放置于所述异质结双极型晶体管旁

相应的，本发明技术方案中还提供一种半导体器件的形成方法，所述半导体器件的形成方法包括：提供衬底，形成位于所述衬底上的集电层、位于所述集电层上的基极层及位于所述基极层上的发射层；其中，所述集电层、所述基极层及所述发射层包括掺杂的离子；形成介质层，所述介质层覆盖第一共用层，所述第一共用层为所述集电层、所述基极层和所述发射层其中之一；形成电阻层，所述电阻层位于所述介质层上；形成第一连接部，所述第一连接部的一端与所述电阻层的一端电连接，所述第一连接部的另一端与所述第一共用层电连接。

可选的，所述半导体器件的形成方法还包括：形成第一电阻电极和第二电阻电极，所述第一电阻电极位于所述电阻层的另一端并与所述电阻层电连接，所述第二电阻电极位于所述第一共用层上并与所述第一共用层电连接。

可选的，所述半导体器件的形成方法还包括：形成第二连接部，所述第二连接部的一端与所述第一共用层电连接，所述第二连接部的另一端与第二共用层电连接，所述第二共用层是所述集电层、所述基极层和所述发射层其中之一，所述第二共用层与所述第一共用层不同层。

可选的，形成第三连接部，所述第三连接部的一端与所述第二共用层电连接，所述第三连接部的另一端与第三共用层电连接，所述第三共用层是所述集电层、所述基极层和所述发射层其中之一，所述第三共用层与所述第一共用层不同层，所述第三共用层与所述第二共用层不同层。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提出的一种半导体器件中，包括位于衬底、位于衬底上的集电层、位于集电层上的基极层及位于基极层上的发射层，其中，集电层、基极层及发射层包括掺杂的离子；覆盖第一共用层的介质层，第一共用层为集电层、基极层和发射层其中之一；位于介质层上的电阻层；第一连接部，第一连接部的一端与电阻层的一端电连接，第一连接部的另一端与第一共用层电连接。由于集电层、基极层及发射层掺杂有离子，具有一定的电阻值，因此可以通过将电阻层与第一共用层进行串联，使电流流经第一共用层与电阻层，增大电流的传输路径。通过将电阻层与第一共用层进行串联，能够在不增大半导体器件面积，甚至减小半导体器件面积的情况下增加电流的传输路径，以提高半导体器件单位面积内的电阻值。

进一步地，将第二共用层、第三共用层与电阻层及第一共用层进行串联，可以在半导体器件的面积不变的情况下进一步增大电流的传输路径，使半导体器件单位面积内的电阻值进一步增大。

进一步地，第一连接部可以设置在靠近电阻层的一端，第二电阻电极相应设置在靠近电阻层的另一端。由此，可以充分利用第一共用层的延伸长度，使电流能够尽量完整地流经第一共用层，以增大半导体器件单位面积内的电阻值。

附图说明

图1是本发明实施例提供的一种半导体器件的形成方法的整体流程图；

图2至图9是本发明实施例提供的一种半导体器件的形成方法的各步骤结构示意图；

图10是本发明实施例提供的一种半导体器件的结构示意图；

图11是本发明实施例提供的另一种半导体器件的结构示意图；

图12是本发明实施例提供的又一种半导体器件的结构示意图；

图13是本发明实施例提供的再一种半导体器件的结构示意图。

具体实施方式

如背景技术中所述，现有技术在半导体器件中形成电阻时，通常需要通过增加电阻的长度以达到期望的电阻值。但是，通过增加电阻长度的方法增大电阻值，会导致电阻所占面积过大，使半导体器件的面积相对较大。

本发明实施例提出的一种半导体器件中，包括位于衬底、位于衬底上的集电层、位于集电层上的基极层及位于基极层上的发射层，其中，集电层、基极层及发射层包括掺杂的离子；覆盖第一共用层的介质层，第一共用层为集电层、基极层和发射层其中之一；位于介质层上的电阻层；第一连接部，第一连接部的一端与电阻层的一端电连接，第一连接部的另一端与第一共用层电连接。由于集电层、基极层及发射层掺杂有离子，具有一定的电阻值，因此可以通过将电阻层与第一共用层进行串联，使电流流经第一共用层与电阻层，增大电流的传输路径。通过将电阻层与第一共用层进行串联，能够在不增大半导体器件面积，甚至减小半导体器件面积的情况下增加电流的传输路径，以提高半导体器件单位面积内的电阻值。

需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明实施例提供的一种半导体器件的形成方法的整体流程图。

具体地，如图1所示，半导体器件的形成方法可以包括以下步骤：

在步骤101中，提供衬底，形成位于所述衬底上的集电层、位于所述集电层上的基极层及位于所述基极层上的发射层；

在步骤102中，形成介质层；

在步骤103中，形成电阻层；

在步骤104中，形成第一连接部。

图2至图9为本发明实施例提供的一种半导体器件的形成方法的各步骤结构示意图。

请参考图1和图2，执行步骤101，提供衬底200，在衬底200上形成依次堆叠的初始集电层201、初始基极层202和初始发射层203。

在具体实施方式中，半导体器件可以包括异质结双极型晶体管，异质结双极型晶体管基于初始集电层201、初始基极层202和初始发射层203形成。

在具体实施方式中，所述衬底200的材料可以包括碳化硅、硅锗、III-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，III-Ⅴ族元素构成的多元半导体材料包括磷化铟InP、砷化镓GaAs、磷化镓GaP、砷化铟InAs、锑化铟InSb、砷化镓铟InGaAs或者磷化铟砷化镓InGaAsP。

在一个非限制性的实施例中，初始发射层203内掺杂有第一离子，初始基极层202内掺杂有第二离子，第一离子的电学类型和第二离子的电学类型不同；初始集电层201内掺杂有第三离子，第三离子的电学类型和第二离子的电学类型不同，第三离子的电学类型和第一离子的电学类型相同。具体地，异质结双极型晶体管的掺杂类型可以为NPN型掺杂或者PNP型掺杂。

在一个非限制性的实施例中，还可以在初始集电层201和衬底200之间形成过渡层(未图示)，用于形成更好的欧姆接触，降低电阻。

请参考图1和图3，执行步骤102，在形成初始集电层201、初始基极层202和初始发射层203后，在初始发射层203上形成第二电阻电极204和第一连通电极205。具体地，可以先在初始发射层203涂覆一层光刻胶，经过曝光显影后，通过蒸镀的方式在初始发射层203上形成第二电阻电极204和第一连通电极205，第二电阻电极204和第一连通电极205分别覆盖初始发射层203的顶部表面的一部分。第二电阻电极204和第一连通电极205可以是单层金属层，也可以是依次层叠的多层金属层。

在具体实施方式中，第二电阻电极204和第一连通电极205与初始发射层203之间的接触为欧姆接触。

在一个非限制性的实施例中，第二电阻电极204可以设置于第一共用层的第一端，第一连通电极205可以设置于第一共用层的第二端。通过将第二电阻电极204和第一连通电极205设置在第一共用层的两端，可以充分利用第一共用层的长度，使电流在第一共用层中流经更长的距离，以提高单位面积内的电阻值。

在本实施例中，第一共用层为初始发射层203。

在一个非限制的实施例中，可以将初始基极层202作为第一共用层。由于初始基极层202为最薄的一层，且导体的电阻值的大小与导体的横截面积的大小成反比，因此将初始基极层202作为第一共用层可以在单位面积内达到更高的电阻值。

在具体实施方式中，在形成第二电阻电极204和第一连通电极205后采用化学气相沉积方法，在第二电阻电极204、第一连通电极205和初始发射层203的顶部表面形成介质层206。介质层206的材料可以是氮化物，例如氮化硅。

请参考图4，在形成介质层206之后，通过干法刻蚀工艺对介质层206及初始发射层进行刻蚀。具体地，在介质层206上形成第一图形化层(未图示)，第一图形化层覆盖介质层206的顶部表面的一部分；以第一图形化层为掩膜刻蚀介质层206和初始发射层，直至暴露出初始基极层202的顶部表面为止，形成发射层207。发射层207覆盖初始基极层202的顶部表面的一部分。

进一步地，在形成发射层207后，采用化学气相沉积方法在初始基极层202的顶部表面继续形成介质层。这里为了简化，各个附图中的介质层统一使用附图标记206来标示。

请参考图5，对介质层206及初始基极层进行刻蚀，例如可以采用干法刻蚀工艺进行刻蚀。具体地，在介质层206上形成第二图形化层(未图示)，第二图形化层覆盖介质层206的顶部表面的一部分；以第二图形化层为掩膜刻蚀介质层206和初始基极层，直至暴露出初始集电层201的顶部表面为止，形成基极层208，基极层208覆盖初始集电层201的顶部表面的一部分。

在一个非限制性的实施例中，在形成基极层208后，可以对衬底200和初始集电层201的外围部分区域进行离子注入，以中和部分区域中的离子，形成绝缘区域209。绝缘区域209环绕初始集电层201。离子注入的离子的电学类型与衬底200和初始集电层201中掺杂的离子的电学类型不同。

进一步地，在形成绝缘区域209后，采用化学气相沉积方法在初始集电层201的顶部表面与绝缘区域209的顶部表面继续形成介质层206。

需要说明的是，可以通过离子注入的方式形成绝缘区域209，也可以通过挖槽填充的方式形成绝缘区域209，本申请对此不作限制。

请参考图1和图6，执行步骤103，在形成绝缘区域209后，对介质层206进行刻蚀，例如可以采用干法刻蚀工艺进行刻蚀，形成第一介质层开口220。第一介质层开口220的底部暴露出第二电阻电极204和第一连通电极205的顶部表面的一部分。

进一步地，在介质层206上涂覆一层光刻胶，经过曝光显影后，通过蒸镀的方式在介质层206上形成电阻层210，电阻层210位于介质层206的顶部表面的一部分。

在具体实施方式中，由于在形成发射层207和基极层208时形成了多层介质层206，因此可以在刻蚀形成第一介质层开口220的同时刻蚀形成介质层凹槽，在介质层凹槽中形成电阻层210，以降低半导体器件的高度。

需要说明的是，电阻层210的材料可以是金属单质，或者是其他任意可提供电阻值的材料，本申请对此不作限制。

请参考图1和图7，执行步骤104，先在第一表面涂覆一层光刻胶，经过曝光显影后，通过蒸镀的方式在第一表面上形成第一连接部211，第一表面包括电阻层210的顶部表面的一部分、介质层206的顶部表面的一部分和第一连通电极205的顶部表面露出的部分，第一连接部211的材料可以是铜。第一连接部211能够连接电阻层210和第一连通电极205，使电流可以由发射层207流入电阻层210。具体地，第一连接部211靠近电阻层210的一端，第二电阻电极204靠近电阻层210的另一端。

进一步地，可以在形成第一连接部211的同时在第二电阻电极204上形成第一金属连线221，第一金属连线221覆盖介质层206顶部表面的一部分与第二电阻电极204的顶部表面露出的部分，第一金属连线221与第二电阻电极204电连接。可以通过第一金属连线221将电流引入发射层207。

在具体实施方式中，可以在电阻层210上形成第三图形化层(未图示)，由第三图形化层定义第一电阻电极212的图案，并暴露出电阻层210的顶部表面的一部分；采用蒸镀工艺在所述第三图形化层上和暴露出的电阻层210上形成初始第一电阻电极(未图示)；去除第三图形化层和第三图形化层上的初始第一电阻电极，形成第一电阻电极212，第一电阻电极212位于电阻层210的另一端并与电阻层210电连接。相应地，第一连接部211的一端与电阻层210的一端电连接。

需要说明的是，可以采用蒸镀的方式形成初始第一电阻电极，也可以采用溅射的方式形成初始第一电阻电极，本申请对此不作限制。

请参考图8，在形成第一电阻电极212之后，在第二表面继续形成介质层206，例如可以采用化学气相沉积方法。第二表面包括电阻层210的顶部表面的一部分、第一连接部211、第一金属连线221和第一电阻电极212的顶部表面。

进一步地，通过干法刻蚀工艺对介质层206进行刻蚀，形成第二介质层开口222，第二介质层开口222的底部暴露出第一电阻电极212的顶部表面的一部分。

请参考图9，在形成第二介质层开口222后，在第三表面形成第三金属连线213，第三表面包括第一电阻电极212露出的表面和介质层206的顶部表面的一部分。可以通过第三金属连线将电流引出至外部。

相应地，本发明实施例还提供一种半导体器件，请继续参考图9，包括：衬底200，位于衬底200上的初始集电层201、位于初始集电层201上的基极层208和位于基极层208上的发射层207；覆盖第一共用层的介质层206，第一共用层为初始集电层201、基极层208和发射层207其中之一；位于介质层206上的电阻层210；第一连接部211，第一连接部211的一端与电阻层210的一端电连接，第一连接部211的另一端与第一共用层电连接。

在图9所示实施例中，第一共用层具体为发射层207。

在具体实施方式中，半导体器件还包括第一连通电极205，第一连通电极205位于发射层207上，并与发射层207接触，第一连通电极205还与第一连接部211的一端接触，发射层207与第一连接部211分别位于第一连通电极205两侧。

在具体实施方式中，半导体器件还包括第二电阻电极204、第一金属连线221、第一电阻电极212和第三金属连线213；第二电阻电极204位于发射层207上，靠近电阻层210的另一端，第二电阻电极204与发射层207接触；第一金属连线221的一端与第二电阻电极204电连接，另一端外接；第一电阻电极212位于电阻层210的另一端，与电阻层210接触；第三金属连线213的一端与第一电阻电极212电连接，另一端外接；第三金属连线213位于第一金属连线221上方，部分介质层206位于第三金属连线213与第一金属连线221之间。

本发明实施例中第一共用层为发射层207，电阻层210与发射层207通过第一连通电极205与第一连接部211串联。电流可以通过第二电阻电极204流入发射层207中，在流经发射层207后通过第一连通电极205与第一连接部211流入电阻层210中，并通过第一电阻电极212从第三金属连线213流出至外部。相较于电流只流经电阻层210，本发明实施例通过复用异质结双极型晶体管的外延层，将电阻层210与第一共用层串联，使电流流经发射层207与电阻层210，大大增加了电流的传输路径，提高了半导体器件单位面积内的电阻值。较于现有技术，在得到预期的电阻值的同时大大缩短了电阻层210的长度，缩小了半导体器件的面积。

需要说明的是，第一共用层还可以是初始集电层201或基极层208，关于形成第一共用层与电阻层210的串联结构的步骤可参考图2至图9所示的结构示意图，第一共用层可以根据实际情况进行选择，本申请对此不作限制。

图10是本发明实施例提供的另一种半导体器件的结构示意图。

如图10所示的半导体器件，包括：衬底200；位于衬底200上的初始集电层201和基极层208；覆盖基极层208的介质层206；位于介质层206上的电阻层210；第一连接部211，第一连接部211的一端与电阻层210的一端电连接，第一连接部211的另一端与第一共用层电连接，第一共用层为初始集电层201和基极层208中的一个。

在本实施例中，第一共用层具体为基极层208。

在具体实施方式中，衬底200上覆盖有初始集电层201和基极层208，第一共用层为基极层208。此时，电流通过第一金属连线与第二电阻电极204流入基极层208中，并通过第一连通电极205和第一连接部211流入电阻层210中，再经过第一电阻电极212和第三金属层213引出至外部。在异质结双极型晶体管的基极中，可以通过串联电阻层210和基极层208增加电流的传输路径，以提升半导体器件单位面积内的电阻值。同时，基极层208为初始集电层201、基极层208和发射层207中最薄的一层，导体的电阻值的大小与导体的横截面积的大小成反比，因此在各层长度一致的情况下，将基极层208作为第一共用层可以使单位面积内的电阻值达到最大。

需要说明的是，关于在异质结双极型晶体管的基极中将电阻层210和基极层208串联的步骤可以参考图2至图9所示的结构示意图，此处不再赘述。

图11是本发明实施例提供的另一种半导体器件的结构示意图。

如图11所示的半导体器件，包括：衬底200；位于衬底200上的初始集电层201；覆盖初始集电层201的介质层206；位于介质层206上的电阻层210；第一连接部211，第一连接部211的一端与电阻层210的一端电连接，第一连接部211的另一端与第一共用层电连接。

在本实施例中，第一共用层具体为初始集电层201。

在具体实施方式中，衬底200上覆盖有初始集电层201，第一共用层为初始集电层201。此时，电流通过第一金属连线与第二电阻电极204流入初始集电层201中，并通过第一连通电极205和第一连接部211流入电阻层210中，再经过第一电阻电极212和第三金属层213引出至外部。通过串联电阻层210和初始集电层201增加电流的传输路径，以提升半导体器件单位面积内的电阻值。

需要说明的是，关于在异质结双极型晶体管的基极中将电阻层210和初始集电层201串联的步骤可以参考图2至图9所示的结构示意图，此处不再赘述。

图12是本发明实施例提供的又一种半导体器件的结构示意图。

如图12所示，半导体器件包括：衬底200；位于衬底200上的初始集电层201、位于初始集电层201上的基极层208和位于基极层208上的发射层207；覆盖第一共用层的介质层206；位于介质层206上的电阻层210；第一连接部211，第一连接部211的一端与电阻层210的一端电连接，第一连接部211的另一端与第一共用层电连接，第一共用层为初始集电层201、基极层208和发射层207中的一个。在图13所示实施例中，第一共用层具体为发射层207。

在具体实施方式中，与图9不同的是，半导体器件还包括第二共用层，此时，第一共用层为发射层207，第二共用层为基极层208。第二电阻电极204位于基极层208上并与基极层208电连接，电流可以通过第一金属连线221和第二电阻电极204流入基极层208。图12所示实施例中，第二共用层具体为基极层208。

半导体器件还包括第二连通电极230、第三连通电极231和第二连接部232。第二连通电极230位于发射层207上并与发射层207接触；第三连通电极231位于基极层208上并与基极层208接触；第二连接部232的一端与第一共用层电连接，第二连接部232的另一端与第二共用层电连接。具体地，第二连接部232的一端与第二连通电极230接触，另一端与第三连通电极231接触。

需要说明的是，第一共用层可以为初始集电层201、基极层208和发射层207其中之一；第二共用层是初始集电层201、基极层208和发射层207其中之一，第二共用层与第一共用层不同层。关于第一共用层和第二共用层的选择可以根据实际情况确定，本申请对此不作限制。

在本发明实施例中，利用第二连通电极230、第三连通电极231和第二连接部232将第一共用层和第二共用层进行串联。使电流能够依次流经第二共用层、第一共用层和电阻层210。具体地，电流依次流经基极层208、发射层207和电阻层210，进一步增加了电流的传输路径，提高半导体器件单位面积内的电阻值。

图13是本发明实施例提供的再一种半导体器件的结构示意图。

如图13所示，半导体器件包括：衬底200，位于衬底200上的初始集电层201、位于初始集电层201上的基极层208和位于初始集电层201上的发射层207；覆盖第一共用层的介质层206；位于介质层206上的电阻层210；第一连接部211，第一连接部211的一端与电阻层210的一端电连接，第一连接部211的另一端与第一共用层电连接，第一共用层为初始集电层201、基极层208和发射层207中的一个。图13所示实施例中，第一共用层具体为发射层207。

在具体实施方式中，与图9不同的是，半导体器件还包括第二共用层和第三共用层。图13所示实施例中，第一共用层为发射层207，第二共用层为基极层208，第三共用层为初始集电层201。第二电阻电极204位于初始集电层201上并与初始集电层201接触，电流可以通过第一金属连线221和第二电阻电极204流入初始集电层201。

半导体器件还包括第二连通电极230、第三连通电极231和第二连接部232。第二连通电极230位于发射层207上并与发射层207接触；第三连通电极231位于基极层208上并与基极层208接触；第二连接部232的一端与第一共用层电连接，第二连接部232的另一端与第二共用层电连接。具体地，第二连接部232的一端与第二连通电极230接触，第二连接部232的另一端与第三连通电极231接触。

半导体器件还包括第四连通电极233、第五连通电极234和第三连接部235。第四连通电极233位于基极层208上并与基极层208接触；第五连通电极234位于初始集电层201上并与初始集电层201接触；第三连接部235的一端与第二共用层电连接，第三连接部235的另一端与第三共用层电连接。具体地，第三连接部235的一端与第四连通电极233接触，另一端与第五连通电极234接触。

需要说明的是，第一共用层可以为初始集电层201、基极层208和发射层207中的一个；第二共用层是初始集电层201、基极层208和发射层207其中之一，第二共用层与第一共用层不同层；第三共用层是初始集电层201、基极层208和发射层207其中之一，第三共用层与第一共用层和第二共用层不同层。关于第一共用层、第二共用层、第三共用层的选择可以根据实际情况确定，本申请对此不作限制。

在本发明实施例中，利用第二连通电极230、第三连通电极231和第二连接部232将第一共用层和第二共用层进行串联，并利用第四连通电极233、第五连通电极234和第三连接部235将第二共用层和第三共用层进行串联。使电流能够依次流经第三共用层、第二共用层、第一共用层和电阻层210。具体地，电流依次流经初始集电层201、基极层208、发射层207和电阻层210，大大增加电流的传输路径，最大化复用了异质结双极型晶体管中的各层，能够提高半导体器件单位面积内的电阻值。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件，其特征在于，包括：

衬底、位于所述衬底上的集电层、位于所述集电层上的基极层及位于所述基极层上的发射层；其中，所述集电层、所述基极层及所述发射层包括掺杂的离子；

介质层，覆盖第一共用层，所述第一共用层为所述集电层、所述基极层和所述发射层其中之一；

电阻层，位于所述介质层上；

第一连接部，所述第一连接部的一端与所述电阻层的一端电连接，所述第一连接部的另一端与所述第一共用层电连接。

2.根据权利要求1所述的半导体器件，其特征在于，还包括：

第一电阻电极和第二电阻电极，所述第一电阻电极位于所述电阻层的另一端并与所述电阻层电连接，所述第二电阻电极位于所述第一共用层上并与所述第一共用层电连接。

3.根据权利要求2所述的半导体器件，其特征在于，所述第一连接部靠近所述电阻层的一端，所述第二电阻电极靠近所述电阻层的另一端。

4.根据权利要求1至3中任一项所述的半导体器件，其特征在于，所述第一共用层为基极层。

5.根据权利要求1所述的半导体器件，其特征在于，还包括：

第二连接部，所述第二连接部的一端与所述第一共用层电连接，所述第二连接部的另一端与第二共用层电连接，所述第二共用层是所述集电层、所述基极层和所述发射层其中之一，所述第二共用层与所述第一共用层不同层。

6.根据权利要求5所述的半导体器件，其特征在于，还包括：

第三连接部，所述第三连接部的一端与所述第二共用层电连接，所述第三连接部的另一端与第三共用层电连接，所述第三共用层是所述集电层、所述基极层和所述发射层其中之一，所述第三共用层与所述第一共用层不同层，所述第三共用层与所述第二共用层不同层。

7.根据权利要求1所述的半导体器件，其特征在于，还包括：异质结双极型晶体管，所述异质结双极型晶体管包括所述衬底、所述集电层、所述基极层及所述发射层；所述介质层还覆盖所述异质结双极型晶体管；所述电阻层放置于所述异质结双极型晶体管旁。

8.一种半导体器件的形成方法，其特征在于，包括：

提供衬底，形成位于所述衬底上的集电层、位于所述集电层上的基极层及位于所述基极层上的发射层；其中，所述集电层、所述基极层及所述发射层包括掺杂的离子；

形成介质层，所述介质层覆盖第一共用层，所述第一共用层为所述集电层、所述基极层和所述发射层其中之一；

形成电阻层，所述电阻层位于所述介质层上；

形成第一连接部，所述第一连接部的一端与所述电阻层的一端电连接，所述第一连接部的另一端与所述第一共用层电连接。

9.根据权利要求8所述的半导体器件的形成方法，其特征在于，还包括：

形成第一电阻电极和第二电阻电极，所述第一电阻电极位于所述电阻层的另一端并与所述电阻层电连接，所述第二电阻电极位于所述第一共用层上并与所述第一共用层电连接。

10.根据权利要求8所述的半导体器件的形成方法，其特征在于，还包括：

形成第二连接部，所述第二连接部的一端与所述第一共用层电连接，所述第二连接部的另一端与第二共用层电连接，所述第二共用层是所述集电层、所述基极层和所述发射层其中之一，所述第二共用层与所述第一共用层不同层。

11.根据权利要求10所述的半导体器件的形成方法，其特征在于，还包括：

形成第三连接部，所述第三连接部的一端与所述第二共用层电连接，所述第三连接部的另一端与第三共用层电连接，所述第三共用层是所述集电层、所述基极层和所述发射层其中之一，所述第三共用层与所述第一共用层不同层，所述第三共用层与所述第二共用层不同层。

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