以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
1.D/A変換回路
1−1.第1実施形態
図1は、第1実施形態のD/A変換回路の構成を示す図である。第1実施形態のD/A変換回路100は、上位DAC101、下位DAC102、オペアンプ103H,103L,104及びスイッチ制御回路105を含んで構成されている。第1実施形態のD/A変換回路100は、抵抗分圧型(電圧分配型、抵抗ストリング型、あるいは電圧ポテンショメータ型とも呼ばれる)のD/A変換回路であり、入力された16ビットのデジタルコードの値に応じた65536種類の電圧を出力する。
上位DAC101は、半導体基板上に形成された、256個の抵抗RM0〜RM255、191個のPチャネル型MOSトランジスターP66〜P256及び190個のNチャネル型MOSトランジスターN0〜N189を含んで構成されている。
256個の抵抗RM0〜RM255は、グラウンドと基準電圧Vrefの供給線との間に直列に接続されている。
抵抗RM127は、高電位側の端子がPチャネル型MOSトランジスターP128のソースと接続され、かつ、低電位側の端子がNチャネル型MOSトランジスターN127のドレインと接続されている。
抵抗RM127よりも高電位側の各抵抗RM(n)(n=128〜255)は、一端(低電位側の端子)が互いに異なる1段目のPチャネル型MOSトランジスターP(n)のソースと接続され、他端(高電位側の端子)が互いに異なる1段目のPチャネル型MOSトランジスターP(n+1)のソースと接続されている。
抵抗RM127よりも低電位側の各抵抗RM(n)(n=1〜126)は、一端(低電位側の端子)が互いに異なる1段目のNチャネル型MOSトランジスターN(n)のドレインと接続され、他端(高電位側の端子)が互いに異なる1段目のNチャネル型MOSトランジスターN(n+1)のドレインと接続されている。
1段目のPチャネル型MOSトランジスターP256を除く128個のPチャネル型MOSトランジスターP128〜P255は、高電位側から1個おきの4個毎にドレインが接続され、2段目の32個のPチャネル型MOSトランジスターP96(不図示)〜P127の各々のソースと接続される。例えば、1段目の4個のPチャネル型MOSトランジスターP255,P253,P251,P249のドレインは2段目のPチャネル型MOSトランジスターP127のソースと接続される。また、1段目の4個のPチャネル型MOSトランジスターP254,P252,P250,P248のドレインは2段目のPチャネル型MOSトランジスターP126のソースと接続される。また、1段目の4個のPチャネル型MOSトランジスターP247,P245,P243,P241のドレインは2段目のPチャネル型MOSトランジスターP125のソースと接続される。また、1段目の4個のPチャネル型MOSトランジスターP246,P244,P242,P240のドレインは2段目のPチャネル型MOSトランジスターP124のソースと接続される。
2段目の32個のPチャネル型MOSトランジスターP96〜P127は、高電位側から1個おきの2個毎にドレインが接続され、3段目の16個のPチャネル型MOSトランジスターP80〜P95(いずれも不図示)の各々のソースと接続される。例えば、2段目の2個のPチャネル型MOSトランジスターP127,P125のドレインは3段目のPチャネル型MOSトランジスターP95(不図示)のソースと接続される。また、2段目の2個のPチャネル型MOSトランジスターP126,P124のドレインは3段目のPチャネル型MOSトランジスターP94(不図示)のソースと接続される。
以降は同様に、3段目の16個のPチャネル型MOSトランジスターP80〜P95は、高電位側から1個おきの2個毎にドレインが接続され、4段目の8個のPチャネル型MOSトランジスターP72〜P79(いずれも不図示)の各々のソースと接続される。また、4段目の8個のPチャネル型MOSトランジスターP72〜P79は、高電位側から1個おきの2個毎にドレインが接続され、5段目の4個のPチャネル型MOSトランジスターP68〜P71(いずれも不図示)の各々のソースと接続される。また、5段目の4個のPチャネル型MOSトランジスターP68〜P71は、高電位側から1個おきの2個毎にドレインが接続され、6段目の2個のPチャネル型MOSトランジスターP66,P67の各々のソースと接続される。
1段目の128個のNチャネル型MOSトランジスターN0〜N127は、低電位側から1個おきの4個毎にソースが接続され、2段目の32個のNチャネル型MOSトランジスターN128〜N159(不図示)の各々のドレインと接続される。例えば、1段目の4個のNチャネル型MOSトランジスターN0,N2,N4,N6のソースは2段目のNチャネル型MOSトランジスターN128のドレインと接続される。また、1段目の4個のNチャネル型MOSトランジスターN1,N3,N5,N7のソースは2段目のNチャネル型MOSトランジスターN129のドレインと接続される。また、1段目の4個のNチャネル型MOSトランジスターN8,N10,N12,N14のソースは2段目のNチャネル型MOSトランジスターN130のドレインと接続される。また、1段目の4個のNチャネル型MOSトランジスターN9,N11,N13,N15のソースは2段目のNチャネル型MOSトランジスターN131のドレインと接続される。
2段目の32個のNチャネル型MOSトランジスターN128〜P159は、低電位側から1個おきの2個毎にソースが接続され、3段目の16個のNチャネル型MOSトランジスターN160〜N175(いずれも不図示)の各々のドレインと接続される。例えば、2段目の2個のNチャネル型MOSトランジスターN128,N130のソースは3段目のNチャネル型MOSトランジスターN160(不図示)のドレインと接続される。また、2段目の2個のNチャネル型MOSトランジスターN129,N131のソースは3段目のNチャネル型MOSトランジスターN161(不図示)のソースと接続される。
以降は同様に、3段目の16個のNチャネル型MOSトランジスターN160〜N175は、低電位側から1個おきの2個毎にソースが接続され、4段目の8個のNチャネル型MOSトランジスターN176〜N183(いずれも不図示)の各々のドレインと接続される。また、4段目の8個のNチャネル型MOSトランジスターN176〜N183は、低電位側から1個おきの2個毎にソースが接続され、5段目の4個のNチャネル型MOSトランジスターN184〜N187(いずれも不図示)の各々のドレインと接続される。また、5段目の4個のNチャネル型MOSトランジスターN184〜N187は、低電位側から1個おきの2個毎にソースが接続され、6段目の2個のNチャネル型MOSトランジスターN188,N189の各々のドレインと接続される。
6段目のPチャネル型MOSトランジスターP67のドレインとNチャネル型MOSトランジスターN189のソースが接続され、オペアンプ103Hの非反転入力端子(+端子)と接続される。また、1段目のPチャネル型MOSトランジスターP256のドレインと、6段目のPチャネル型MOSトランジスターP66のドレインと、Nチャネル型MOSトランジスターN188のソースが接続され、オペアンプ103Lの非反転入力端子(+端子)と接続される。
オペアンプ103H,103Lは、ともに、その出力端子と反転入力端子(−端子)が接続されており、非反転入力端子(+端子)の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
スイッチ制御回路105は、16ビットのデジタルコードが入力され、当該16ビットのデジタルコード(ビット15〜0)のうち上位8ビット(ビット15〜8)の値に応じて、上位DAC101に含まれる191個のPチャネル型MOSトランジスターP66〜P255及び190個のNチャネル型MOSトランジスターN0〜N189のオン/オフを制御する。
1段目のPチャネル型MOSトランジスターP256を除く4個ずつのPチャネル型MOSトランジスターP(8m−1),P(8m−3),P(8m−5),P(8m−7)(m=17〜32)は、いずれか1つのみがオンする。例えば、4個のPチャネル型MOSトランジスターP255,P253,P251,P249は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。また、4個のPチャネル型MOSトランジスターP247,P245,P242,P241は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。
同様に、1段目の4個ずつのPチャネル型MOSトランジスターP(8m−2),P(8m−4),P(8m−6),P(8m−8)(m=17〜32)は、いずれか1つのみがオンする。例えば、4個のPチャネル型MOSトランジスターP254,P252,P250,P248は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。また、4個のPチャネル型MOSトランジスターP246,P244,P242,P240は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。
また、1段目の4個ずつのNチャネル型MOSトランジスターN(8m−1),N(8m−3),N(8m−5),N(8m−7)(m=1〜16)は、いずれか1つのみがオンする。例えば、4個のNチャネル型MOSトランジスターN7,N5,N3,N1は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。また、4個のNチャネル型MOSトランジスターN15,N13,N11,N9は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。
同様に、1段目の4個ずつのNチャネル型MOSトランジスターN(8m−2),N(8m−4),N(8m−6),N(8m−8)(m=1〜16)は、いずれか1つのみがオンする。例えば、4個のNチャネル型MOSトランジスターN6,N4,N2,N0は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。また、4個のNチャネル型MOSトランジスターN14,N12,N10,N8は、いずれか1つのみがオン状態であり、他の3つはオフ状態である。
そして、16組の4個のPチャネル型MOSトランジスターP(8m−1),P(8m−3),P(8m−5),P(8m−7)(m=17〜32)と16組の4個のNチャネル型MOSトランジスターN(8m−1),N(8m−3),N(8m−5),N(8m−7)(m=1〜16)は、すべて同じ制御論理でオン/オフする。例えば、2つのPチャネル型MOSトランジスターP255,P247及び2つのNチャネル型MOSトランジスターN15,N7は同時にオン状態又はオフ状態になる。
同様に、16組の4個のPチャネル型MOSトランジスターP(8m−2),P(8m−4),P(8m−6),P(8m−8)(m=17〜32)と16組の4個のNチャネル型MOSトランジスターN(8m−2),N(8m−4),N(8m−6),N(8m−8)(m=1〜16)は、すべて同じ制御論理でオン/オフする。例えば、2つのPチャネル型MOSトランジスターP254,P246及び2つのNチャネル型MOSトランジスターN14,N6は同時にオン状態又はオフ状態になる。
スイッチ制御回路105は、デジタルコードのビット10〜8の3ビットの値に応じて、この1段目の128個のPチャネル型MOSトランジスターP128〜P255及び128個のNチャネル型MOSトランジスターN0〜N127のオン/オフの制御を行う。図2(A)は、4個のPチャネル型MOSトランジスターP(8m−1),P(8m−3),P(8m−5),P(8m−7)(m=17〜32)又は4個のNチャネル型MOSトランジスターN(8m−1),N(8m−3),N(8m−5),N(8m−7)(m=1〜16)のオン/オフの制御論理を示す真理値表である。また、図2(B)は、4個のPチャネル型MOSトランジスターP(8m−2),P(8m−4),P(8m−6),P(8m−8)(m=17〜32)又は4個のNチャネル型MOSトランジスターN(8m−2),N(8m−4),N(8m−6),N(8m−8)(m=1〜16)のオン/オフの制御論理を示す真理値表である。図2(A)及び図2(B)に示す制御論理によれば、隣り合う2つのPチャネル型MOSトランジスターが同時にオン状態となり、隣り合う2つのNチャネル型MOSトランジスターが同時にオン状態となる。例えば、デジタルコードのビット10〜8が“111”の時は、隣り合う2つのPチャネル型MOSトランジスターP255,P254が同時にオン状態となるとともに、隣り合う2つのPチャネル型MOSトランジスターP247,P246も同時にオン状態となる。さらに、隣り合う2つのNチャネル型MOSトランジスターN15,N14も同時にオン状態となり、隣り合う2つのNチャネル型MOSトランジスターN7,N6も同時にオン状態となる。
そして、オン状態となる、16組の隣り合う2つのPチャネル型MOSトランジスターを介して128個の抵抗RM128〜RM255のうちの8個おきに配置された2つずつの抵抗の低電位側の端子の電位が、2段目の32個のPチャネル型MOSトランジスターP96〜P127の各々に供給される。同様に、オン状態となる、16組の隣り合う2つのNチャネル型MOSトランジスターを介して128個の抵抗RM0〜RM127のうちの8個おきに配置された2つずつの抵抗の低電位側の端子の電位が、2段目の32個のNチャネル型MOSトランジスターN128〜N159の各々に供給される。
スイッチ制御回路105は、デジタルコードのビット11の1ビットの値に応じて、この2段目の32個のPチャネル型MOSトランジスターP96〜P127及び32個のNチャネル型MOSトランジスターN128〜N159のオン/オフの制御を行う。具体的には、スイッチ制御回路105は、ビット11が1であれば、16組のドレインが接続された2つのPチャネル型MOSトランジスター及び16組のソースが接続された2つのNチャネル型MOSトランジスターの各々に対して、高電位側のMOSトランジスター(番号の大きい方)をオン状態にするとともに低電位側のMOSトランジスター(番号の小さい方)をオフ状態にする。また、スイッチ制御回路105は、ビット11が0であれば、16組のドレインが接続された2つのPチャネル型MOSトランジスター及び16組のソースが接続された2つのNチャネル型MOSトランジスターの各々に対して、高電位側のMOSトランジスター(番号の大きい方)をオフ状態にするとともに低電位側のMOSトランジスター(番号の小さい方)をオン状態にする。
そして、スイッチ制御回路105は、2段目のMOSトランジスターのオン/オフ制御と同様の論理で、デジタルコードのビット12,13,14の各1ビットの値に応じて、それぞれ3段目、4段目、5段目のMOSトランジスターのオン/オフを制御する。
スイッチ制御回路105は、デジタルコードのビット15〜8の8ビットがすべて1の時は、1段目のPチャネル型MOSトランジスターP256をオン状態にするとともに、6段目のPチャネル型MOSトランジスターP66及びNチャネル型MOSトランジスターN188をともにオフ状態にする。また、スイッチ制御回路105は、デジタルコードのビット15〜8の8ビットの少なくとも1ビットが0の時は、Pチャネル型MOSトランジスターP256をオフ状態にし、かつ、デジタルコードのビット15が1であれば、
Pチャネル型MOSトランジスターP66をオン状態にするとともにNチャネル型MOSトランジスターN188をオフ状態にし、ビット15が0であれば、Pチャネル型MOSトランジスターP66をオフ状態にするとともにNチャネル型MOSトランジスターN188をオン状態にする。
また、スイッチ制御回路105は、デジタルコードのビット15が1であれば、6段目のPチャネル型MOSトランジスターP67をオン状態にするとともにNチャネル型MOSトランジスターN189をオフ状態にし、ビット15が0であれば、Pチャネル型MOSトランジスターP67をオフ状態にするとともにNチャネル型MOSトランジスターN189をオン状態にする。
このように構成された上位DAC101は、デジタルコードの上位8ビット(ビット15〜8)に応じて、基準電圧Vrefを抵抗RM0〜RM255で分圧した257種類の電圧のうちのいずれか2つの電圧(抵抗RM0〜RM255のうちのいずれか1つの抵抗の両端の電圧)を選択して出力し、2つのオペアンプ103H,103Lを介して下位DAC102に2つの基準電圧として供給する。なお、デジタルコードのビット8が0の時は、オペアンプ103Hの出力電圧がオペアンプ103Lの出力電圧よりも高くなり、デジタルコードのビット8が1の時は、オペアンプ103Lの出力電圧がオペアンプ103Hの出力電圧よりも高くなる。
下位DAC102は、256個の抵抗RL0〜RL255、及び、Pチャネル型MOSトランジスターとNチャネル型MOSトランジスターで構成された341個の相補型アナログスイッチ(トランスファーゲート)S0〜S340を含んで構成されている。
256個の抵抗RL0〜RL255(複数の抵抗の一例)は、オペアンプ103Lの出力端子とオペアンプ103Hの出力端子との間に直列に接続されている。
各抵抗RL(k)(k=0〜255)は、一端(オペアンプ103L側の端子)が互いに異なる1段目の相補型アナログスイッチS(k)の一端と接続され、他端(オペアンプ103H側の端子)が互いに異なる1段目の相補型アナログスイッチS(k+1)の一端と接続されている。
1段目の相補型アナログスイッチS256を除く256個の相補型アナログスイッチS0〜S255(複数のMOSトランジスターの一例)は、4個毎に他端が接続され、2段目の64個の相補型アナログスイッチS257〜S320の各々の一端と接続される。例えば、1段目の4個の相補型アナログスイッチS255,S254,S253,S252の他端は2段目の相補型アナログスイッチS320の一端に接続されている。
2段目の64個の相補型アナログスイッチS257〜S320は、4個毎に他端が接続され、3段目の16個の相補型アナログスイッチS321〜S336(不図示)の各々の一端と接続される。例えば、2段目の4個の相補型アナログスイッチS320,S319,S318,S317の他端は3段目の相補型アナログスイッチS336(不図示)の一端に接続されている。
以降は同様に、3段目の16個の相補型アナログスイッチS321〜S336は、4個毎に他端が接続され、4段目の4個の相補型アナログスイッチS337〜S340の各々の一端と接続される。また、1段目の相補型アナログスイッチS256の他端と、4段目の4個の相補型アナログスイッチS337〜S340の他端が接続され、オペアンプ104の非反転入力端子(+端子)と接続される。
オペアンプ104は、その出力端子と反転入力端子(−端子)が接続されており、非反転入力端子(+端子)の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
スイッチ制御回路105は、16ビットのデジタルコード(ビット15〜0)のうち下位9ビット(ビット8〜0)の値に応じて、下位DAC102に含まれる341個の相補型アナログスイッチS0〜S340のオン/オフを制御する。具体的には、スイッチ制御回路105は、デジタルコードのビット8が0の時(オペアンプ103Hの出力電圧がオペアンプ103Lの出力電圧よりも高い時)は、デジタルコードのビット7〜0の8ビットがk(k=0〜255)であれば、抵抗RL(k)の一端(オペアンプ103L側の端子)の電圧がオペアンプ104の非反転入力端子(+端子)に伝搬するように、相補型アナログスイッチS0〜S340のオン/オフを制御する。また、スイッチ制御回路105は、デジタルコードのビット8が1の時(オペアンプ103Lの出力電圧がオペアンプ103Hの出力電圧よりも高い時)は、デジタルコードのビット7〜0の8ビットがk(k=0〜255)であれば、抵抗RL(255−k)の他端(オペアンプ103H側の端子)の電圧がオペアンプ104の非反転入力端子(+端子)に伝搬するように、相補型アナログスイッチS0〜S340のオン/オフを制御する。
このように構成された下位DAC102は、デジタルコードの下位8ビット(ビット7〜0)に応じて、オペアンプ103Hの出力端子とオペアンプ103Lの出力端子との間の電圧を抵抗RL0〜RL255で分圧した256種類の電圧のうちのいずれか1つの電圧を選択し、オペアンプ104を介してD/A変換回路100の外部に出力する。
なお、前記の通り、デジタルコードのビット8の値に応じて、オペアンプ103Hの出力電圧がオペアンプ103Lの出力電圧よりも高い場合もあればその逆の場合もあるため、下位DAC102では、Pチャネル型MOSトランジスターやNチャネル型MOSトランジスター単体のスイッチではなく、相補型アナログスイッチが用いられている。
このように構成されたD/A変換回路100は、16ビットのデジタルコードに応じて、基準電圧Vrefが216(=65536)種類に分圧された電圧のうちのいずれか1つの電圧を選択して出力する。
D/A変換回路100に含まれる下位DAC102の出力電圧の精度は、抵抗RL0〜RL255の各抵抗値そのものではなく抵抗値の差に依存する。下位DAC102のレイアウト設計において、抵抗RL0〜RL255は、抵抗体と当該抵抗体に設けられた複数のコンタクト(各抵抗の端子の相当する)とを用いて構成されるが、抵抗体の幅を一定にしてコンタクト間の距離を一定にすれば、抵抗RL0〜RL255の抵抗値をほぼ同じ(差がほぼ0)にすることができる。そのため、この抵抗体の長さは、1段目の257個の相補型アナログスイッチの配置領域の長手方向の幅に合わせることができる。従って、下位DAC102の出力精度を維持しながらそのレイアウト面積をできるだけ小さくするためには、1段目の257個の相補型アナログスイッチをできるだけ小面積で効率よく配置することが重要である。
相補型アナログスイッチを効率よく配置するためには、例えば、半導体基板の平面視において、各相補型アナログスイッチを構成するPチャネル型MOSトランジスターを抵抗体の長手方向と平行な一方の端部(側面)と対向するように配置し、相補型アナログスイッチS(2j+1)(j=0〜127)を構成するPチャネル型MOSトランジスターS(2j+1)(P)のドレインと相補型アナログスイッチS(2j)を構成するPチャネル型MOSトランジスターS(2j)(P)のドレインを共通化するのが好ましい。同様に、半導体基板の平面視において、各相補型アナログスイッチを構成するNチャネル型M
OSトランジスターを抵抗体の長手方向と平行な他方の端部(側面)と対向するように配置し、相補型アナログスイッチS(2j+1)を構成するNチャネル型MOSトランジスターS(2j+1)(N)のソースと相補型アナログスイッチS(2j)を構成するNチャネル型MOSトランジスターS(2j)(N)のソースを共通化するのが好ましい。また、抵抗体に形成するコンタクト(各抵抗の端子の相当する)の長手方向のピッチを、Pチャネル型MOSトランジスターのソースコンタクトのピッチ、及び、Nチャネル型MOSトランジスターのドレインコンタクトのピッチの両方に合わせるのが好ましい。さらに、256個の抵抗RL0〜RL255と1段目の257個の相補型アナログスイッチとを接続する配線の効率化(配線領域の最小化)を考えると、抵抗体に形成されるコンタクトと、上記のソースコンタクトやドレインコンタクトを一直線上に配置するのが好ましい。
これらの条件を考慮したレイアウト設計を行った場合、抵抗RL253周辺のレイアウトは図3のようになる。図3では、抵抗RL254の両端のコンタクト間の距離(抵抗RL254の長さ)L254は、2つのPチャネル型MOSトランジスターS255(P),S254(P)のソースコンタクト間の距離及び2つのNチャネル型MOSトランジスターS255(N),S254(N)のドレインコンタクト間の距離に合わせられ、かつ、これらのコンタクトはすべて一直線上に配置されている。同様に、抵抗RL252の両端のコンタクト間の距離(抵抗RL252の長さ)は、2つのPチャネル型MOSトランジスターS253(P),S252(P)のソースコンタクト間の距離及び2つのNチャネル型MOSトランジスターS253(N),S252(N)のドレインコンタクト間の距離に合わせられ、かつ、これらのコンタクトはすべて一直線上に配置されている。そして、抵抗RL254の長さL254と抵抗RL252の長さL252は同じ値になっており、かつ、抵抗RL253の長さ(両端のコンタクト間の距離)L253もL252及びL254と同じ値になっている。
そして、図3に示すように、抵抗RL254や抵抗RL252を挟むように、Pチャネル型MOSトランジスターとNチャネル型MOSトランジスターが2つずつ配置されているのに対して、抵抗RL255、抵抗RL253、抵抗251の両側にはMOSトランジスターが配置されていない。一般化すると、抵抗RL(2j)(j=0〜127)を挟むように、2つのPチャネル型MOSトランジスターS(j+1)(P),S(j)(P)と2つのNチャネル型MOSトランジスターS(j+1)(N),S(j)(N)が配置されているのに対して、抵抗RL(2j+1)の両側にはMOSトランジスターが配置されていない。
ここで、下位DAC102のレイアウト面積をさらに縮小するために、ともに同じ層(例えばポリシリコン層)に形成される、抵抗体Rと各MOSトランジスターのゲート電極Gとの間隔Lgをデザインルールの最小値よりも小さくすることを試みると、製造されたD/A変換回路100では、図14(A)及び図14(B)で説明した理由により、半導体基板の平面視において、抵抗体Rの側面の、MOSトランジスターS255(P),S254(P),S253(P),S252(P),S255(N),S254(N),S253(N),S252(N)のゲート電極と対向する部分に、図3の破線で示すような凹みが形成される。この凹みにより、抵抗RL254,RL252が同じように細くなる。しかしながら、抵抗体Rの抵抗RL255,RL253,RL251に対応する部分の側面にはゲート電極が存在しないため、凹みが形成されない。一般化すると、抵抗RL(2j)(j=0〜127)の抵抗値は、抵抗RL(2j+1)の抵抗値よりも相対的に高くなる。
そうすると、抵抗RL(2j)の両端の電圧が抵抗RL(2j+1)の両端の電圧よりも大きくなるため、図4に示すように、デジタルコードの上位8ビットを固定して下位8ビットの値を偶数から1だけ増加させた時の出力電圧の増加分Voddが、奇数から1だ
け増加させた時の出力電圧の増加分Vevenよりも大きくなり、D/A変換回路100の微分非直線性誤差(DNL:Differential Non-Linearity)が劣化する。その結果、D/A変換回路100の出力精度が劣化することになる。
そこで、本実施形態では、図5に示すように、相補型アナログスイッチS0〜S255を構成する各Pチャネル型MOSトランジスターと各Nチャネル型MOSトランジスターを、図3のレイアウトに対して、抵抗体Rの長手方向に、例えば、抵抗体のコンタクト、Pチャネル型MOSトランジスターのドレインコンタクト及びNチャネル型MOSトランジスターのソースコンタクトが一直線上になるように移動させる。これにより、半導体基板の平面視において、抵抗体Rに設けられたコンタクトの各々を通り、抵抗体Rの長手方向と直交する仮想直線VLが、隣り合う2つのMOSトランジスターのゲート電極の間を通るように、各MOSトランジスターが配置されている。
このような配置により、半導体基板の平面視において、抵抗体Rの側面の、各MOSトランジスターのゲート電極と対向する部分、すなわち、各抵抗RL0〜RL255に対して同様に、各ゲート電極に沿うように同じ大きさの凹みが形成される。その結果、抵抗RL0〜RL255の抵抗値がすべてほぼ同じになるので、デジタルコードの値が0〜65535(=216−1)のすべての範囲でDNLがほぼ一定となり、D/A変換回路100の出力精度が劣化しない。
また、本実施形態では、相補型アナログスイッチS0〜S255を構成する各Pチャネル型MOSトランジスターと各Nチャネル型MOSトランジスターを、図3のレイアウトに対して、抵抗体Rの長手方向に移動させればよいので、レイアウト面積を増やす必要がない。また、抵抗RL0〜RL255とそれぞれ対向する位置に、同じ幅のゲート電極を同じ間隔(距離)で配置することにより、抵抗RL0〜RL255の抵抗値がすべてほぼ同じ値になるので、抵抗体Rと各ゲート電極との間隔(距離)Lgをデザインルールに違反する値にすることも可能であり、例えば、1μm以下にまで縮小することもできる。これにより、D/A変換回路100のレイアウト面積を縮小することができる。
以上に説明したように、第1実施形態のD/A変換回路100によれば、下位DAC102において、抵抗RL0〜RL255にゲート電極が対向して配置されているので、抵抗RL0〜RL255は同じように凹みが形成され、抵抗値の差が小さい。すなわち、第1実施形態のD/A変換回路100によれば、抵抗RL0〜RL255による分圧比が一定に近づくためDNLがほぼ一定に保たれ、出力電圧の精度を向上させることができる。
また、第1実施形態のD/A変換回路100によれば、抵抗体Rは、凹みを有するほどに、すなわちデザインルールに違反するほどに、各MOSトランジスターのゲート電極と近づけて配置されるので、小型化が可能である。
従って、第1実施形態によれば、高精度でありながら小型のD/A変換回路を実現することができる。
1−2.第2実施形態
図6は、第2実施形態のD/A変換回路の構成を示す図である。第2実施形態のD/A変換回路100は、256個の抵抗R0〜R255、170個のPチャネル型MOSトランジスターP86〜P255、170個のNチャネル型MOSトランジスターN0〜N169、スイッチ制御回路105及びオペアンプ106を含んで構成されている。第2実施形態のD/A変換回路100は、抵抗分圧型のD/A変換回路であり、入力された8ビットのデジタルコードの値に応じた256種類の電圧を出力する。
256個の抵抗R0〜R255(複数の抵抗の一例)は、グラウンドと基準電圧Vrefの供給線との間に直列に接続されている。
抵抗R127は、高電位側の端子がPチャネル型MOSトランジスターP128のソースと接続され、かつ、低電位側の端子がNチャネル型MOSトランジスターN127のドレインと接続されている。
抵抗R127よりも高電位側の各抵抗R(n)(n=128〜255)は、一端(低電位側の端子)が互いに異なる1段目のPチャネル型MOSトランジスターP(n)のソースと接続され、他端(高電位側の端子)が互いに異なる1段目のPチャネル型MOSトランジスターP(n+1)のソースと接続されている。
抵抗R127よりも低電位側の各抵抗R(n)(n=1〜126)は、一端(低電位側の端子)が互いに異なる1段目のNチャネル型MOSトランジスターN(n)のドレインと接続され、他端(高電位側の端子)が互いに異なる1段目のNチャネル型MOSトランジスターN(n+1)のドレインと接続されている。
1段目の128個のPチャネル型MOSトランジスターP128〜P255(複数のMOSトランジスターの一例)は、高電位側から4個毎にドレインが接続され、2段目の32個のPチャネル型MOSトランジスターP96(不図示)〜P127の各々のソースと接続される。例えば、1段目の4個のPチャネル型MOSトランジスターP255,P254,P253,P252のドレインは2段目のPチャネル型MOSトランジスターP127のソースと接続される。また、1段目の4個のPチャネル型MOSトランジスターP251,P250,P249,P248のドレインは2段目のPチャネル型MOSトランジスターP126のソースと接続される。
以降は同様に、2段目の32個のPチャネル型MOSトランジスターP96〜P127は、高電位側から4個毎にドレインが接続され、3段目の8個のPチャネル型MOSトランジスターP88〜P95(いずれも不図示)の各々のソースと接続される。また、3段目の8個のPチャネル型MOSトランジスターP88〜P95は、高電位側から4個毎にドレインが接続され、4段目の2個のPチャネル型MOSトランジスターP86,87の各々のソースと接続される。
1段目の128個のNチャネル型MOSトランジスターN0〜N127(複数のMOSトランジスターの一例)は、低電位側から4個毎にソースが接続され、2段目の32個のNチャネル型MOSトランジスターN128〜N159(不図示)の各々のドレインと接続される。例えば、1段目の4個のNチャネル型MOSトランジスターN0,N1,N2,N3のソースは2段目のNチャネル型MOSトランジスターN128のドレインと接続される。また、1段目の4個のNチャネル型MOSトランジスターN4,N5,N6,N7のソースは2段目のNチャネル型MOSトランジスターN129のドレインと接続される。
以降は同様に、2段目の32個のNチャネル型MOSトランジスターN128〜N159は、低電位側から4個毎にソースが接続され、3段目の8個のNチャネル型MOSトランジスターN160〜N167(いずれも不図示)の各々のドレインと接続される。また、3段目の8個のNチャネル型MOSトランジスターN160〜N167は、低電位側から4個毎にソースが接続され、4段目の2個のNチャネル型MOSトランジスターN168、N169の各々のドレインと接続される。
4段目の2個のPチャネル型MOSトランジスターP86,P87のドレインと4段目
の2個のNチャネル型MOSトランジスターN168,N169のソースが接続され、オペアンプ106の非反転入力端子(+端子)と接続される。
オペアンプ106は、その出力端子と反転入力端子(−端子)が接続されており、非反転入力端子(+端子)の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
スイッチ制御回路105は、8ビットのデジタルコードが入力され、当該8ビットのデジタルコード(ビット7〜0)の値に応じて、170個のPチャネル型MOSトランジスターP86〜P255及び170個のNチャネル型MOSトランジスターN0〜N169のオン/オフを制御する。
スイッチ制御回路105は、デジタルコードのビット7,6の2ビットの値に応じて、1段目の128個のPチャネル型MOSトランジスターP128〜P255及び128個のNチャネル型MOSトランジスターN0〜N127のオン/オフを制御する。
1段目の4個ずつのPチャネル型MOSトランジスターP(4m−1),P(4m−2),P(4m−3),P(4m−4)(m=33〜64)は、いずれか1つのみがオンする。スイッチ制御回路105は、ビット7,6の2ビットが“11”であればPチャネル型MOSトランジスターP(4m−1)をオンし、“10”であればPチャネル型MOSトランジスターP(4m−2)をオンし、“01”であればPチャネル型MOSトランジスターP(4m−3)をオンし、“00”であればPチャネル型MOSトランジスターP(4m−4)をオンする。
また、1段目の4個ずつのNチャネル型MOSトランジスターN(4m−1),N(4m−2),N(4m−3),N(4m−4)(m=1〜32)は、いずれか1つのみがオンする。スイッチ制御回路105は、ビット7,6の2ビットが“11”であればNチャネル型MOSトランジスターN(4m−1)をオンし、“10”であればNチャネル型MOSトランジスターN(4m−2)をオンし、“01”であればNチャネル型MOSトランジスターN(4m−3)をオンし、“00”であればNチャネル型MOSトランジスターN(4m−4)をオンする。
そして、32組の4個のPチャネル型MOSトランジスターP(4m−1),P(4m−2),P(4m−3),P(4m−4)(m=33〜64)と32組の4個のNチャネル型MOSトランジスターN(4m−1),N(4m−2),N(4m−3),N(4m−4)(m=1〜32)は、すべて同じ制御論理でオン/オフする。例えば、4つのPチャネル型MOSトランジスターP255,P251,P247,P243及び4つのNチャネル型MOSトランジスターN15,N11,N7,N3は同時にオン状態又はオフ状態になる。
そして、スイッチ制御回路105は、1段目のMOSトランジスターのオン/オフ制御と同様の論理で、デジタルコードのビット5,4の2ビットの値、ビット3,2の2ビットの値、ビット1,0の2ビットの値に応じて、それぞれ2段目、3段目、4段目のMOSトランジスターのオン/オフを制御する。
このように構成された第2実施形態のD/A変換回路100は、8ビットデジタルコードに応じて、基準電圧Vrefを抵抗R0〜R255で分圧した256種類の電圧のうちのいずれか1つの電圧を選択し、オペアンプ106を介して外部に出力する。
上記の通り、D/A変換回路100は、抵抗R127よりも高電位側の抵抗の一端と電
気的に接続される170個のスイッチがすべてPチャネル型MOSトランジスターで構成され、抵抗RM127よりも低電位側の抵抗の一端と電気的に接続される170個のスイッチがすべてNチャネル型MOSトランジスターで構成されている。従って、この340個のスイッチをすべて相補型アナログスイッチ(トランスファーゲート)で構成した場合と比較して、半導体基板上のスイッチの占有面積は1/2程度に縮小される。
また、D/A変換回路100の出力電圧の精度は、抵抗R0〜R255の各抵抗値そのものではなく抵抗値の差に依存するため、D/A変換回路100のレイアウト設計において、抵抗R0〜R255を構成する一定幅の抵抗体の長さを1段目の256個のMOSトランジスターの配置領域の長手方向の幅に合わせることができる。つまり、D/A変換回路100のレイアウト面積をできるだけ小さくするためには、1段目の256個のMOSトランジスターをできるだけ小面積で効率よく配置することが重要である。
MOSトランジスターを効率よく配置するためには、例えば、抵抗体の長手方向の一方の側面側に、Pチャネル型MOSトランジスターを配置し、Pチャネル型MOSトランジスターP(2j+1)(j=64〜127)のドレインとPチャネル型MOSトランジスターP(2j)のドレインを共通化するのが好ましい。同様に、抵抗体の長手方向の同じ側面側に、Nチャネル型MOSトランジスターを配置し、Nチャネル型MOSトランジスターN(2j+1)(j=0〜63)のソースとNチャネル型MOSトランジスターN(2j)のソースを共通化するのが好ましい。また、抵抗体に形成するコンタクト(各抵抗の端子の相当する)の長手方向のピッチを、Pチャネル型MOSトランジスターのソースコンタクトのピッチ、及び、Nチャネル型MOSトランジスターのドレインコンタクトのピッチの両方に合わせるのが好ましい。さらに、256個の抵抗R0〜R255と1段目の256個のMOSトランジスターとを接続する配線の効率化(配線領域の最小化)を考えると、抵抗体に形成されるコンタクトと、上記のソースコンタクトやドレインコンタクトを一直線上に配置するのが好ましい。
これらの条件を考慮したレイアウト設計を行った場合、抵抗R253周辺及びR127のレイアウトは図7のようになる。図7では、抵抗R254の両端のコンタクト間の距離(抵抗R254の長さ)L254は、2つのPチャネル型MOSトランジスターP255,P254のソースコンタクト間の距離に合わせられ、かつ、これらのコンタクトはすべて一直線上に配置されている。同様に、抵抗R252の両端のコンタクト間の距離(抵抗R252の長さ)は、2つのPチャネル型MOSトランジスターP253,P252のソースコンタクト間の距離に合わせられ、かつ、これらのコンタクトはすべて一直線上に配置されている。また、抵抗R126の両端のコンタクト間の距離(抵抗R126の長さ)は、2つのNチャネル型MOSトランジスターP127,P126のドレインコンタクト間の距離に合わせられ、かつ、これらのコンタクトはすべて一直線上に配置されている。そして、抵抗R254の長さL254、抵抗R252の長さL252及び抵抗R126の長さL126はすべて同じ値になっており、かつ、抵抗R253、抵抗R127及び抵抗R125の長さ(両端のコンタクト間の距離)L253、L127及びL125もL254、L252及びL126と同じ値になっている。
そして、図7に示すように、抵抗R254や抵抗R252や抵抗R128に対向して2つのPチャネル型MOSトランジスターが配置され、抵抗R126と対向して2つのNチャネル型MOSトランジスターが配置されているのに対して、抵抗R255、抵抗R253、抵抗251、抵抗R127、抵抗R125に対向する位置にはMOSトランジスターが配置されていない。一般化すると、抵抗R(2j)(j=64〜127)に対向して2つのPチャネル型MOSトランジスターP(j+1),P(j)が配置され、抵抗R(2k)(k=0〜63)に対向して2つのNチャネル型MOSトランジスターN(k+1),N(k)が配置されているのに対して、抵抗R(2j+1)や抵抗R(2k+1)の両
側にはMOSトランジスターが配置されていない。
従って、D/A変換回路100のレイアウト面積をさらに縮小するために、ともに同じ層(例えばポリシリコン層)に形成される、抵抗体Rと各MOSトランジスターのゲート電極Gとの間隔Lgをデザインルールの最小値よりも小さくすることを試みると、製造されたD/A変換回路100では、図14(A)及び図14(B)で説明した理由により、半導体基板の平面視において、抵抗体Rの側面の、MOSトランジスターP255,P254,P253,P252,P129,P128,N127,N126のゲート電極と対向する部分に、図7の破線で示すような凹みが形成される。この凹みにより、抵抗R254,R252,R128,R126が同じように細くなる。しかしながら、抵抗体Rの抵抗R255,R253,R251,R127,R125に対応する部分の側面にはゲート電極が存在しないため、凹みが形成されない。一般化すると、抵抗R(2j)(j=0〜127)の抵抗値は、抵抗R(2j+1)の抵抗値よりも相対的に高くなる。
そうすると、抵抗R(2j)の両端の電圧が抵抗R(2j+1)の両端の電圧よりも大きくなるため、D/A変換回路100の微分非直線性誤差(DNL)が劣化する。その結果、D/A変換回路100の出力精度が劣化することになる。
そこで、本実施形態では、図8に示すように、Pチャネル型MOSトランジスターP128〜P255とNチャネル型MOSトランジスターN0〜N127を、図7のレイアウトに対して、抵抗体Rの長手方向に、例えば、抵抗体のコンタクトと、Pチャネル型MOSトランジスターのドレインコンタクトあるいはNチャネル型MOSトランジスターのソースコンタクトとが一直線上になるように移動させる。これにより、半導体基板の平面視において、抵抗体Rに設けられたコンタクトの各々を通り、抵抗体Rの長手方向と直交する仮想直線VLが、隣り合う2つのMOSトランジスターのゲート電極の間を通るように、各MOSトランジスターが配置されている。
このような配置により、半導体基板の平面視において、抵抗体Rの側面の、各MOSトランジスターのゲート電極と対向する部分、すなわち、各抵抗R0〜R255に対して同様に、各ゲート電極に沿うように同じ大きさの凹みが形成される。その結果、抵抗R0〜R255の抵抗値がすべてほぼ同じになるので、デジタルコードの値が0〜256(=28−1)のすべての範囲でDNLがほぼ一定となり、D/A変換回路100の出力精度が劣化しない。
また、本実施形態では、Pチャネル型MOSトランジスターP128〜P255とNチャネル型MOSトランジスターN0〜N127を、図7のレイアウトに対して、抵抗体Rの長手方向に移動させればよいので、レイアウト面積を増やす必要がない。また、抵抗R0〜R255とそれぞれ対向する位置に、同じ幅のゲート電極を同じ間隔(距離)で配置することにより、抵抗R0〜R255の抵抗値がすべてほぼ同じ値になるので、抵抗体Rと各ゲート電極との間隔(距離)Lgをデザインルールに違反する値にすることも可能であり、例えば、1μm以下にまで縮小することもできる。これにより、D/A変換回路100のレイアウト面積を縮小することができる。
以上に説明したように、第2実施形態のD/A変換回路100によれば、抵抗R0〜R255にゲート電極が対向して配置されているので、抵抗R0〜R255は同じように凹みが形成され、抵抗値の差が小さい。すなわち、第2実施形態のD/A変換回路100によれば、抵抗R0〜R255による分圧比が一定に近づくためDNLがほぼ一定に保たれ、出力電圧の精度を向上させることができる。
また、第2実施形態のD/A変換回路100によれば、抵抗体Rは、凹みを有するほど
に、すなわちデザインルールに違反するほどに、各MOSトランジスターのゲート電極と近づけて配置されるので、小型化が可能である。
従って、第2実施形態によれば、高精度でありながら小型のD/A変換回路を実現することができる。
2.発振器
図9は、本実施形態の発振器の斜視図である。また、図10は、本実施形態の発振器の構成を示す図である。本実施形態の発振器1は、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、図9及び図10に示すように、制御用集積回路(IC:Integrated Circuit)2、発振用集積回路(IC)3、水晶振動子4、並びに、制御用IC2、発振用IC3及び水晶振動子4が搭載されているパッケージ(容器)10を含んで構成されている。
制御用IC2は、その電源端子に発振器1の電源端子VDDから電源電圧VDDが供給され、そのグラウンド端子にグラウンド端子GNDから接地電位VSSが供給されて動作する。同様に、発振用IC3は、その電源端子に発振器1の電源端子VDDから電源電圧VDDが供給され、そのグラウンド端子にグラウンド端子GNDから接地電位VSSが供給されて動作する。
制御用IC2は、図10に示すように、レギュレーター回路21、レギュレーター回路22、シリアルインターフェース回路23、デジタル演算回路24及びD/A変換回路25を含んで構成されている。
レギュレーター回路21は、電源電圧VDDから一定の電圧を生成し、シリアルインターフェース回路23及びデジタル演算回路24に供給する電圧レギュレーターである。
レギュレーター回路22は、電源電圧VDDから一定の電圧を生成し、D/A変換回路25の電源ノードに供給する電圧レギュレーター、又は、電源電圧VDDから一定の電流を生成し、D/A変換回路25の電源ノードに供給する電流レギュレーターである。
シリアルインターフェース回路23は、発振器1の3つの外部端子CSX,SCK,DAINからそれぞれ入力されるチップセレクト信号、シリアルデータ信号及びクロック信号を制御用IC2の3つの端子を介して受け取り、チップセレクト信号がアクティブの時にクロック信号に同期してシリアルデータ信号を取得し、デジタル演算回路24に出力する。シリアルインターフェース回路23は、例えば、SPI(Serial Peripheral Interface)バス対応のインターフェース回路であってもよい。なお、本実施形態では、シリアルインターフェース回路23は、3線式のインターフェース回路であるが、これに限られず、例えば、I2C(Inter-Integrated Circuit)バス対応の2線式のインターフェース回路であってもよい。
デジタル演算回路24は、シリアルインターフェース回路23が出力するシリアルデータ信号をNビットのデータ信号に変換して出力する。
D/A変換回路25は、デジタル演算回路24が出力するNビットのデータ信号をアナログ信号に変換することにより、発振用IC3を制御するための制御信号を生成し、制御用IC2の端子から出力する。D/A変換回路25としては、例えば、抵抗分圧型のものを用いることができる。
発振用IC3は、水晶振動子4と接続されており、制御用IC2が出力する制御信号に
応じた周波数で水晶振動子4を共振させ、発振信号を出力する。この発振信号は、発振器1の2つの外部端子OUT,OUTXを介して差動の発振信号として発振器1の外部に出力される。また、発振用IC3は、制御用IC2による制御に基づき、水晶振動子4の共振周波数を制御する。
なお、水晶振動子4は、共振器の一例であり、水晶振動子4に代えて他の共振器を用いてもよい。共振器は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、SAW(Surface Acoustic Wave)共振子、MEMS(Micro Electro Mechanical Systems)振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、LC共振器等であってもよい。
図10に示すように、発振用IC3は、レギュレーター回路31、増幅回路32及び出力回路33を含んで構成されている。
レギュレーター回路31は、電源電圧VDDから一定の電流を生成し、増幅回路32の電源ノードに供給する電流レギュレーター、又は、電源電圧VDDから一定の電圧を生成し、増幅回路32の電源ノードに供給する電圧レギュレーターである。
増幅回路32は、例えば、レギュレーター回路31から供給される電流により動作するバイポーラ―トランジスターによって、水晶振動子4から出力される信号を増幅し、増幅した信号を水晶振動子4に帰還させることで水晶振動子4を共振させる。あるいは、増幅回路32は、レギュレーター回路31から供給される電圧により動作するCMOSインバーター素子によって水晶振動子4から出力される信号を増幅し、増幅した信号を水晶振動子4に帰還させることで水晶振動子4を共振させてもよい。
増幅回路32は、水晶振動子4の負荷容量として機能する不図示の可変容量素子を有しており、この可変容量素子には、発振用IC3の端子を介して、制御用IC2が出力する制御信号の電圧(制御電圧)が印加され、その容量値は制御電圧によって制御される。そして、水晶振動子4の発振周波数は、可変容量素子の容量値に応じて変化する。
なお、増幅回路32と水晶振動子4により、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。
出力回路33は、例えば、増幅回路32が増幅した信号(水晶振動子4の入力信号)をバッファリングあるいはレベルシフトして発振信号を生成し、出力する。出力回路33は、例えば、LVPECL(Low-Voltage Positive-referenced Emitter Coupled Logic)、LVDS(Low-Voltage Differential Signals)、HCSL(High-speed Current Steering Logic)等の規格のいずれかに対応した差動の発振信号を生成する。そして、出力回路33は、外部端子OEがH(ハイ)レベルの時は発振用IC3の2つの端子から発振信号を出力し、外部端子OEがL(ロー)レベルの時は発振信号の出力を停止する。発振用IC3から出力された差動の発振信号は、発振器1の2つの外部端子OUT,OUTXから外部に出力される。なお、出力回路33は、CMOSレベルの発振信号などのシングルエンドの発振信号を生成し、外部端子OUTから外部に出力してもよい。この場合、外
部端子OUTXは不要である。
増幅回路32、あるいは、増幅回路32と出力回路33は、水晶振動子4を共振させるための発振用回路として機能する。
発振用IC3と水晶振動子4によって構成される発振回路は、制御用IC2が出力する制御信号の電圧(制御電圧)に応じた周波数の発振信号を出力する電圧制御水晶発振回路として機能する。
また、本実施形態の発振器1は、図10の制御用IC2を図11の構成に置き換えた構成でもよい。図11の例では、制御用IC2は、レギュレーター回路21、レギュレーター回路22、シリアルインターフェース回路23、デジタル演算回路24、D/A変換回路25、温度センサー26及びA/D変換回路(ADC: Analog to Digital Converter)27を含んで構成されている。
温度センサー26は、その周辺の温度に応じた信号(例えば、温度に応じた電圧)を出力する感温素子であり、例えば、その出力とグランドとの間に、1又は複数のダイオードが順方向に直列に接続された構成などで実現される。
A/D変換回路27は、温度センサー26の出力信号をデジタル信号に変換して出力する。A/D変換回路27としては、よく知られている、並列比較型、逐次比較型、デルタ・シグマ型、二重積分型などの種々のタイプのものを用いることができる。
デジタル演算回路24は、A/D変換回路27の出力信号を用いて水晶振動子4の周波数温度特性を補正するための温度補償電圧のデジタル値を計算し、シリアルインターフェース回路23が出力するシリアルデータ信号をNビットのデジタル値に変換し、当該デジタル値を温度補償電圧のデジタル値と加算してNビットのデータ信号を生成し、出力する。
D/A変換回路25は、このNビットのデータ信号をアナログ信号に変換することにより、発振用IC3を制御するための制御信号を生成し、制御用IC2の端子から出力する。
この発振器1は、温度によらず発振周波数をほぼ一定に保持するとともに、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御温度補償型発振器である。
なお、本実施形態の発振器1は、制御用IC2と発振用IC3の2チップの構成としているが、これらを1チップのICとして構成してもよいし、3チップ以上のICで構成してもよい。
本実施形態の発振器1において、D/A変換回路25として上記の各実施形態のD/A変換回路100を適用することにより、高精度かつ小型の発振器を実現することができる。
3.電子機器
図12は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器300は、発振器310、CPU(Central Processing Unit)320、操作部330、ROM(Read Only Memory)340、RAM(Random Access Memory)350、通信部360、表示部370を含んで構成されている。なお、本実施形態の電子機器
は、図12の構成要素(各部)の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
発振器310は、共振器(不図示)と、共振器を共振させる発振用回路(不図示)と、発振用回路を制御するためのD/A変換回路312とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器310からCPU320に供給される。
CPU320は、ROM340等に記憶されているプログラムに従い、発振器310から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、CPU320は、操作部330からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部360を制御する処理、表示部370に各種の情報を表示させるための表示信号を送信する処理等を行う。
操作部330は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をCPU320に出力する。
ROM340は、CPU320が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
RAM350は、CPU320の作業領域として用いられ、ROM340から読み出されたプログラムやデータ、操作部330から入力されたデータ、CPU320が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部360は、CPU320と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部370は、LCD(Liquid Crystal Display)等により構成される表示装置であり、CPU320から入力される表示信号に基づいて各種の情報を表示する。表示部370には操作部330として機能するタッチパネルが設けられていてもよい。
D/A変換回路312として例えば上述した各実施形態のD/A変換回路100を適用することにより、信頼性の高い電子機器を実現することができる。
このような電子機器300としては種々の電子機器が考えられ、例えば、パーソナルコンピューター(例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター)、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置(例えば、インクジェットプリンター)、デジタルPLL(Phase Locked Loop)、通信ネットワーク機器(例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器)、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳(通信機能付も含む)、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、POS端末、医療機器(例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡)、魚群探知機、各種測定機器、計器類(例えば、車両、航空機、船舶の計器類)、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、PDR(歩行者位置方位計測)等が挙げられる。
本実施形態の電子機器300の一例として、上述した発振器310を基準信号源、ある
いは電圧可変型発振器(VCO)等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器300は、発振器310として、例えば上述した各実施形態のD/A変換回路100を含む上記実施形態の発振器1を適用することにより、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。
4.移動体
図13は、本実施形態の移動体の一例を示す図(上面図)である。図13に示す移動体400は、発振器410、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー420,430,440、バッテリー450、バックアップ用バッテリー460を含んで構成されている。なお、本実施形態の移動体は、図13の構成要素(各部)の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
発振器410は、共振器(不図示)と、共振器を共振させる発振用回路(不図示)と、発振用回路を制御するためのD/A変換回路とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器410からコントローラー420,430,440に供給され、例えばクロック信号として用いられる。
バッテリー450は、発振器410及びコントローラー420,430,440に電力を供給する。バックアップ用バッテリー460は、バッテリー450の出力電圧が閾値よりも低下した時、発振器410及びコントローラー420,430,440に電力を供給する。
発振器410が内蔵するD/A変換回路として例えば上述した各実施形態のD/A変換回路100を適用することにより、信頼性の高い移動体を実現することができる。
このような移動体400としては種々の移動体が考えられ、例えば、自動車(電気自動車も含む)、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態は一例であって、これらに限定されるわけではない。例えば、各実施形態を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。