JP2018125366A - 集積回路の設計方法、集積回路、発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】チップ面積の増加を低減させながら機能回路の動作によって生じる電源変動を低減させることが可能な集積回路の設計方法を提供すること。【解決手段】第１電源配線から供給される第１電源電圧と第２電源配線から供給される前記第１電源電圧よりも低い第２電源電圧とに基づいて動作する第１〜第ｎ（ｎは２以上の整数）の機能回路を含む集積回路の設計方法であって、前記第１〜第ｎの機能回路に対して前記第１電源配線と前記第２電源配線との間に電気的に接続される第１〜第ｎのコンデンサーのうちの、前記第ｉ（ｉは１以上且つｎ以下の整数のいずれか）の機能回路について機能を発揮する下限値以上の容量値を有する前記第ｉのコンデンサーと前記第ｉの機能回路とを含む前記第ｉの回路ブロックのレイアウト情報を生成する工程と、前記第１〜第ｎの回路ブロックの前記レイアウト情報を用いて前記集積回路のレイアウト情報を生成する工程と、を含む、集積回路の設計方法。【選択図】図６

Description

本発明は、集積回路の設計方法、集積回路、発振器、電子機器及び移動体に関する。

特許文献１には、回路ブロックの出力端子に接続する負荷容量と、立上がり及び立下がり時間とを参照して、回路ブロックで発生する電源ノイズを算出し電源ノイズ情報として出力し、電源ノイズ情報と、ノイズ・バイパス容量テーブルを参照して、所定の電源ノイズレベル以下にするためのバイパス容量をノイズ・バイパス容量テーブルから選択することにより、電源ノイズを効果的に減少すると共に、半導体チップ面積の増加を低減することが可能な集積回路のレイアウト設計方法が開示されている。

特開２００１−２９１７７５号公報

しかしながら、特許文献１に記載の集積回路のレイアウト設計方法では、それぞれの回路ブロックを自動配置した後、必要なバイパス容量を選択して配置するため、各回路ブロックの近くにバイパス容量を配置するのに十分な領域がない場合には、各回路ブロックから離れた位置にバイパス容量が配置され、電源ノイズを効果的に減少することが難しいという問題がある。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、チップ面積の増加を低減させながら機能回路の動作によって生じる電源変動を低減させることが可能な集積回路及びその設計方法を提供することができる。また、本発明のいくつかの態様によれば、当該集積回路を用いた発振器を提供することができる。また、本発明のいくつかの態様によれば、当該発振器を用いた電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る集積回路の設計方法は、第１電源配線から供給される第１電源電圧と第２電源配線から供給される前記第１電源電圧よりも低い第２電源電圧とに基づいて動作する第１〜第ｎ（ｎは２以上の整数）の機能回路を含む集積回路の設計方法であって、前記第１〜第ｎの機能回路に対して前記第１電源配線と前記第２電源配線との間に電気的に接続される第１〜第ｎのコンデンサーのうちの、前記第ｉ（ｉは１以上且つｎ以下の整数のいずれか）の機能回路について機能を発揮する下限値以上の容量値を有する前記第ｉのコンデンサーと前記第ｉの機能回路とを含む前記第ｉの回路ブロックのレイアウト情報を生成する工程と、前記第１〜第ｎの回路ブロックの前記レイアウト情報を用いて前記集積回路のレイアウト情報を生成する工程と、を含む。

本適用例に係る集積回路の設計方法によれば、第ｉの回路ブロックのレイアウト情報は、第ｉの機能回路のレイアウト情報と第ｉのコンデンサーのレイアウト情報を用いて生成
されるので、集積回路において、第ｉの機能回路と第ｉのコンデンサーとが近い領域に配置されることになる。そして、第ｉの機能回路は第１電源電圧と第２電源電圧とに基づいて動作するところ、第ｉのコンデンサーは、第１電源電圧が供給される第１電源配線と第２電源電圧が供給される第２電源配線との間に電気的に接続されるので、第ｉの機能回路の動作によって発生した電流を第１電源配線から第２電源配線まで流すバイパスコンデンサーとして機能する。さらに、集積回路のレイアウト情報は、第１〜第ｎの回路ブロックのレイアウト情報を用いて生成されるので、第１〜第ｎの機能回路が配置された後に少なくとも１つの第ｉのコンデンサーの配置面積が足りないという事態が生じえず、第ｉのコンデンサーの配置領域を確保するために集積回路のレイアウト面積を増加させる必要がない。従って、本適用例に係る集積回路の設計方法によれば、チップ面積の増加を低減させながら第１〜第ｎの機能回路の動作によって生じる電源変動を低減させることが可能な集積回路を実現することができる。

［適用例２］
上記適用例に係る集積回路の設計方法は、前記第ｉの機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩｉ、当該電流が流れる時間をＴｉ、当該電流による前記第１電源電圧の変動量をＶｉとしたとき、前記第ｉのコンデンサーの容量の前記下限値Ｃｉ＿ｍｉｎを、Ｃｉ＿ｍｉｎ＝（Ｉｉ×Ｔｉ）／Ｖｉとして計算する工程を含んでもよい。

本適用例に係る集積回路の設計方法によれば、第１〜第ｎのコンデンサーがそれぞれ第１〜第ｎの機能回路に対するバイパスコンデンサーとして機能を発揮するための容量値を有するので、第１〜第ｎの機能回路の動作によって生じる電源変動を効果的に低減させることが可能な集積回路を実現することができる。

［適用例３］
上記適用例に係る集積回路の設計方法は、前記第ｉの回路ブロックのレイアウト情報を生成する工程において、前記第ｉの回路ブロックが矩形状になるように、前記第ｉのコンデンサーを配置してもよい。

本適用例に係る集積回路の設計方法によれば、第１〜第ｎの回路ブロックが矩形状であるため、隣り合う回路ブロック間に生じる空き領域が小さく、チップ面積が低減された集積回路を実現することができる。

［適用例４］
上記適用例に係る集積回路の設計方法は、前記第ｉの回路ブロックのレイアウト情報を生成する工程において、前記第ｉの機能回路が有する機能素子の少なくとも一部と前記第ｉのコンデンサーの少なくとも一部とが重なるように、前記第ｉのコンデンサーを配置してもよい。

本適用例に係る集積回路の設計方法によれば、第１〜第ｎの回路ブロックの面積がより小さくなるため、チップ面積がより低減された集積回路を実現することができる。

［適用例５］
本適用例に係る集積回路は、第１電源配線から供給される第１電源電圧と第２電源配線から供給される前記第１電源電圧よりも低い第２電源電圧とに基づいて動作する第１〜第ｎ（ｎは２以上の整数）の機能回路と、前記第１〜第ｎの機能回路に対して前記第１電源配線と前記第２電源配線との間に電気的に接続される第１〜第ｎのコンデンサーと、を含み、平面視において、前記第ｉ（ｉは１以上且つｎ以下の整数のいずれか）の機能回路が有する機能素子の少なくとも一部と、前記第１〜第ｎのコンデンサーのうちの前記第ｉの
コンデンサーの少なくとも一部とが重なるように、前記第ｉのコンデンサーが配置されている。

本適用例に係る集積回路は、平面視において、第ｉの機能回路が有する機能素子の少なくとも一部と第ｉのコンデンサーの少なくとも一部が重なっているので、チップ面積が低減されている。そして、第ｉの機能回路は第１電源電圧と第２電源電圧とに基づいて動作するところ、第ｉのコンデンサーは、第１電源電圧が供給される第１電源配線と第２電源電圧が供給される第２電源配線との間に電気的に接続されるので、第ｉの機能回路の動作によって発生した電流を第１電源配線から第２電源配線まで流すバイパスコンデンサーとして機能する。従って、本適用例に係る集積回路によれば、チップ面積の増加を低減させながら第１〜第ｎの機能回路の動作によって生じる電源変動を低減させることができる。

［適用例６］
上記適用例に係る集積回路において、前記第ｉの機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩｉ、当該電流が流れる時間をＴｉ、当該電流による前記第１電源電圧の変動量をＶｉ、前記第ｉのコンデンサーの容量値をＣｉとしたとき、Ｃｉ≧（Ｉｉ×Ｔｉ）／Ｖｉであってもよい。

本適用例に係る集積回路によれば、第１〜第ｎのコンデンサーがそれぞれ第１〜第ｎの機能回路に対するバイパスコンデンサーとして機能を発揮するための容量値を有するので、第１〜第ｎの機能回路の動作によって生じる電源変動を効果的に低減させることができる。

［適用例７］
上記適用例に係る集積回路は、平面視において、前記第ｉの機能回路が配置されている領域と前記第ｉのコンデンサーが配置されている領域とからなる領域は矩形状であってもよい。

本適用例に係る集積回路によれば、第ｉの機能回路と第ｉのコンデンサーとの配置領域が矩形状であるため、隣り合う機能回路間に生じる空き領域が小さく、チップ面積を低減させることができる。

［適用例８］
上記適用例に係る集積回路において、前記第１の機能回路は、発振信号を出力する発振回路を含み、前記発振信号の周波数をｆ、前記第１の機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩ１、当該電流による前記第１電源電圧の変動量をＶ１、前記第１のコンデンサーの容量値をＣ１としたとき、Ｃ１≧Ｉ１／（Ｖ１×ｆ）であってもよい。

本適用例に係る集積回路によれば、発振回路の動作によって第１電源配線を電流が流れる時間は、発振回路が出力する発振信号の周期１／ｆよりも短いため、第１のコンデンサーはバイパスコンデンサーとして機能を発揮するための容量値を有するので、第１の機能回路に含まれる発振回路の動作によって生じる電源変動を効果的に低減させることができる。

［適用例９］
上記適用例に係る集積回路において、前記第２の機能回路は、前記発振信号を逓倍する逓倍回路を含み、前記逓倍回路の逓倍数をＮ、前記第２の機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩ２、当該電流による前記第１電源電圧の変動量をＶ２、前記第２のコンデンサーの容量値をＣ２としたとき、Ｃ２≧Ｉ２／（Ｖ２×Ｎ×ｆ
）であってもよい。

本適用例に係る集積回路によれば、逓倍回路の動作によって第１電源配線を電流が流れる時間は、逓倍回路の出力信号の周期１／（Ｎ×ｆ）よりも短いため、第２のコンデンサーはバイパスコンデンサーとして機能を発揮するための容量値を有するので、第２の機能回路に含まれる逓倍回路の動作によって生じる電源変動を効果的に低減させることができる。

［適用例１０］
本適用例に係る発振器は、上記のいずれかの集積回路を備えている。

本適用例によれば、チップ面積の増加を低減させながら各機能回路の動作によって生じる電源変動を低減させることが可能な集積回路を備えることにより、例えば、信頼性の高い発振器を低コストで実現することが可能である。

［適用例１１］
本適用例に係る電子機器は、上記の発振器を備えている。

本適用例によれば、例えば信頼性の高い電子機器を実現することが可能である。

［適用例１２］
本適用例に係る移動体は、上記の発振器を備えている。

本適用例によれば、例えば信頼性の高い移動体を実現することが可能である。

本実施形態の集積回路の構成例を示す図。 本実施形態の集積回路の平面図。 図２に示す集積回路の平面図の一部を拡大した平面図。 本実施形態の集積回路を図３に示すおけるＡ−Ａ’線で切断した断面図。 本実施形態の集積回路を実現するために利用可能な設計支援装置の機能ブロック図。 本実施形態の集積回路のレイアウト情報を生成する手順の一例を示すフローチャート図。 シミュレーション結果の波形図。 本実施形態の発振器の機能構成の一例を示すブロック図。 ＳＡＷフィルターの平面図。 差動増幅器の回路構成の一例を示す図。 ＳＡＷフィルターの入出力波形の一例を示す図。 差動増幅器の回路構成の一例を示す図。 逓倍回路の回路構成の一例を示す図。 ハイパスフィルターの回路構成の一例を示す図。 ハイパスフィルターの周波数特性の一例を示す図。 出力回路の回路構成の一例を示す図。 集積回路のレイアウト配置の一例を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説
明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．集積回路
図１は、本実施形態の集積回路の構成例を示す図である。図１に示すように、本実施形態の集積回路１は、ｎ（ｎは２以上の整数）個の機能回路２−１〜２−ｎ（「第１〜第ｎの機能回路」の一例）及びｎ個のコンデンサー３−１〜３−ｎ（「第１〜第ｎのコンデンサー」の一例）を含んで構成されている。機能回路２−１〜２−ｎのうちの機能回路２−ｉ（ｉは１以上且つｎ以下の整数のいずれか）（「第ｉの機能回路」の一例）と、コンデンサー３−１〜３−ｎのうちのコンデンサー３−ｉ（「第ｉのコンデンサー」の一例）とを含む回路ブロック１０−ｉ（「第ｉの回路ブロック」の一例）を想定し、集積回路１は、ｎ個の回路ブロック１０−１〜１０−ｎ（「第１〜第ｎの回路ブロック」の一例）を含んで構成されているということもできる。

機能回路２−１〜２−ｎは、任意の機能を有する回路であり、電源配線２０（「第１電源配線」の一例）から供給される電源電圧ＶＤＤ（「第１電源電圧」の一例）と電源配線３０（「第２電源配線」の一例）から供給される電源電圧ＶＤＤよりも低い電源電圧ＶＳＳ（「第２電源電圧」の一例）とに基づいて動作する。

本実施形態では、電源配線２０は集積回路１の電源端子Ｔ１を介して外部電源と接続されており、電源電圧ＶＤＤは当該外部電源が出力する電源電圧（例えば、３Ｖ）である。また、電源配線３０は、集積回路１の電源端子Ｔ２を介してグラウンドと接続（接地）されており、電源電圧ＶＳＳは０Ｖである。

コンデンサー３−１〜３−ｎは、機能回路２−１〜２−ｎに対して電源配線２０と電源配線３０との間に電気的に接続される。コンデンサー３−１〜３−ｎは、それぞれ、機能回路２−１〜２−ｎの動作により電源配線２０に瞬時的に流れる電流を電源配線３０へと導いて電源電圧ＶＤＤの変動を低減させる、いわゆるバイパスコンデンサーである。コンデンサー３−１〜３−ｎは、それぞれ、１つのコンデンサーであってもよいし、複数のコンデンサーが電気的に接続された構成であってもよい。また、コンデンサー３−１〜３−ｎは、それぞれ、配線間容量を利用したコンデンサーやＭＯＳ（Metal Oxide Semiconductor）トランジスターのゲート容量を利用したコンデンサー（ＭＯＳキャパシター）等を含んで構成されてもよい。

ここで、本実施形態では、機能回路２−ｉ（ｉは１以上且つｎ以下の整数のいずれか）の動作によって電源配線２０を流れる電流のピーク値をＩｉ、当該電流が流れる時間をＴｉ、当該電流による電源電圧ＶＤＤの変動量をＶｉ、コンデンサー３−ｉの容量値をＣｉとしたとき、Ｃｉ≧（Ｉｉ×Ｔｉ）／Ｖｉである。すなわち、コンデンサー３−１〜３−ｎは、それぞれ機能回路２−１〜２−ｎに対するバイパスコンデンサーとして機能を発揮するための容量値を有するので、機能回路２−１〜２−ｎの動作によって生じる電源変動を効果的に低減させることができる。

例えば、機能回路２−１（「第１の機能回路」の一例）は、発振信号を出力する発振回路を含み、当該発振回路が出力する発振信号の周波数をｆ、機能回路２−１の動作によって電源配線２０を流れる電流のピーク値をＩ１、当該電流による電源電圧ＶＤＤの変動量をＶ１、コンデンサー３−１（「第１のコンデンサー」の一例）の容量値をＣ１としたとき、Ｃ１≧Ｉ１／（Ｖ１×ｆ）であってもよい。これにより、発振回路の動作によって電源配線２０を電流が流れる時間は、発振回路が出力する発振信号の周期１／ｆよりも短いため、コンデンサー３−１はバイパスコンデンサーとして機能を発揮するための容量値を有するので、機能回路２−１に含まれる発振回路の動作によって生じる電源変動を効果的
に低減させることができる。

また、例えば、機能回路２−２（「第２の機能回路」の一例）は、機能回路２−１の発振回路が出力する発振信号（周波数ｆ）を逓倍する逓倍回路を含み、当該逓倍回路の逓倍数をＮ、機能回路２−２の動作によって電源配線２０を流れる電流のピーク値をＩ２、当該電流による電源電圧ＶＤＤの変動量をＶ２、コンデンサー３−２（「第２のコンデンサー」の一例）の容量値をＣ２としたとき、Ｃ２≧Ｉ２／（Ｖ２×Ｎ×ｆ）であってもよい。これにより、逓倍回路の動作によって電源配線２０を電流が流れる時間は、逓倍回路の出力信号の周期１／（Ｎ×ｆ）よりも短いため、コンデンサー３−２はバイパスコンデンサーとして機能を発揮するための容量値を有するので、機能回路２−２に含まれる逓倍回路の動作によって生じる電源変動を効果的に低減させることができる。

図２は、集積回路１の半導体基板５０に形成される電源端子Ｔ１，Ｔ２、機能回路２−１〜２−ｎ、コンデンサー３−１〜３−ｎの及び電源配線２０，３０の配置例を示す平面図である。なお、図２において、ｋ，ｍは１＜ｋ＜ｍ＜ｎを満たす整数である。また、図３は、図２に示す集積回路１の平面図の一部を拡大した平面図であり、機能回路２−１及びコンデンサー３−１の詳細な構成例が示されている。また、図４は、集積回路１を図３に示すおけるＡ−Ａ’線で切断した断面図である。

図２、図３及び図４において、コンデンサー３−ｉ（ｉは１以上且つｎ以下の整数のいずれか）は、配線間容量を利用したコンデンサー３ａ−ｉとＭＯＳキャパシターであるコンデンサー３ｂ−ｉとを含んで構成されている。

本実施形態では、集積回路１の平面視において、機能回路２−ｉが有する機能素子の少なくとも一部とコンデンサー３−ｉの少なくとも一部とが重なるように、コンデンサー３−ｉが配置されている。ここで、機能素子とは、機能回路２−ｉが所望の機能を有するために必要となるトランジスター、コンデンサー、抵抗等の素子であり、機能回路２−１の機能の実現とは無関係の素子（例えば、バイパスコンデンサー等）は除かれる。例えば、図３に示す例では、集積回路１の平面視において、機能回路２−１が有するＭＯＳトランジスター４ａ，４ｂ，４ｃとコンデンサー３−１の一部であるコンデンサー３ａ−１とが重なるように、コンデンサー３−１（３ａ−１，３ｂ−１）が配置されている。

図４に示すように、本実施形態では、半導体基板５０の上に順番に積層された４つの絶縁層５１，５２，５３，５４の表面（上面）に、それぞれ、第１配線層、第２配線層、第３配線層及び第４配線層が形成されており、電源配線２０及び電源配線３０は、ともに最上層である第４配線層に設けられている。そして、コンデンサー３ａ−ｉは、第３配線層に設けられ、ビア４１を介して電源配線２０と接続される配線３１と、第２配線層に設けられ、ビア４２、第３配線層に設けられた配線３３及びビア４３を介して電源配線３０と接続される配線３２との間の容量を利用したコンデンサーとして実現されている。一方、ＭＯＳトランジスター４ａのドレイン及びソースは、それぞれ、コンタクト４４ａ，４５ａを介して、第１配線層に設けられた配線３４ａ，３５ａと接続されている。同様に、ＭＯＳトランジスター４ｂのドレイン及びソースは、それぞれ、コンタクト４４ｂ，４５ｂを介して、第１配線層に設けられた配線３４ｂ，３５ｂと接続され、ＭＯＳトランジスター４ｃのドレイン及びソースは、それぞれ、コンタクト４４ｃ，４５ｃを介して、第１配線層に設けられた配線３４ｃ，３５ｃと接続されている。なお、ＭＯＳトランジスター４ａ，４ｂ，４ｃの各ゲートも、不図示のコンタクトを介して第１配線層に設けられた不図示の配線と接続されている。

このように、本実施形態では、集積回路１の平面視において、各回路ブロック１０−ｉに含まれる機能回路２−ｉの少なくとも一部とコンデンサー３−ｉの少なくとも一とが重
なっているため、各回路ブロック１０−ｉの面積が小さくなり、集積回路１のチップ面積が低減されている。

また、本実施形態では、集積回路１の平面視において、機能回路２−ｉが配置されている領域とコンデンサー３−ｉが配置されている領域とからなる領域（回路ブロック１０−ｉが配置される領域）は矩形状である。例えば、図２に示す例では、集積回路１の平面視において、機能回路２−ｉの配置領域は非矩形状であるが、コンデンサー３−ｉ（３ａ−ｉ，３ｂ−ｉ）の配置領域と合わせると矩形状になっている。このように、本実施形態では、集積回路１の平面視において、各回路ブロック１０−ｉの配置領域が矩形状であるため、隣接する回路ブロック間に生じる無駄な領域が低減され、集積回路１のチップ面積がさらに低減されている。

そして、コンデンサー３−１〜３−ｎは、それぞれ、機能回路２−１〜２−ｎに近い位置において、電源電圧ＶＤＤが供給される電源配線２０と電源電圧ＶＳＳが供給される電源配線３０との間に電気的に接続されるので、機能回路２−１〜２−ｎの各動作によって発生した電流を電源配線２０から電源配線３０まで流すバイパスコンデンサーとして十分に機能する。従って、本実施形態の集積回路１によれば、チップ面積の増加を低減させながら機能回路２−１〜２−ｎの動作によって生じる電源変動を低減させることができる。

２．集積回路の設計方法
図５は、上述したチップ面積が低減された集積回路１を実現するために利用可能な設計支援装置の機能ブロック図である。

図５に示す設計支援装置２００は、処理部２１０、操作部２２０、記憶部２３０、情報記憶媒体２４０、表示部２５０及び通信部２６０を含んで構成されている。設計支援装置２００は、例えば、パーソナルコンピューターであってもよい。

操作部２２０は、ユーザーの操作等をデータとして入力するためのものであり、その機能は、例えばキーボードやマウス等のハードウェアにより実現できる。

記憶部２３０は、処理部２１０や通信部２６０などのワーク領域となるもので、その機能はＲＡＭなどのハードウェアにより実現できる。また、記憶部２３０には、集積回路１の接続情報（ネットリスト）やレイアウト情報等が記憶される。

情報記憶媒体２４０（コンピューターにより読み取り可能な媒体）は、プログラムやデータなどを格納するものであり、その機能は、光ディスク（ＣＤ、ＤＶＤ等）、光磁気ディスク（ＭＯ）、磁気ディスク、ハードディスク、磁気テープ、或いはメモリー（ＲＯＭ）などのハードウェアにより実現できる。

表示部２５０は、処理部２１０が生成した各種の情報を画像として出力するものであり、その機能は、ＣＲＴディスプレイ、ＬＣＤ（液晶ディスプレイ）、ＯＥＬＤ（有機ＥＬディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）、タッチパネル型ディスプレイなどのハードウェアにより実現できる。

通信部２６０は、外部装置（例えば、サーバ装置や端末装置）との間で通信を行うための各種の制御を行うものである。

処理部２１０は、情報記憶媒体２４０に格納されるプログラム（設計支援プログラム）や情報記憶媒体２４０から読み出されたデータなどに基づいて、各種の処理を行う。本実施形態では、処理部２１０は、設計支援プログラムを実行することにより、バイパスコン
デンサー容量値計算部２１２、回路ブロックレイアウト情報生成部２１４及び集積回路レイアウト情報生成部２１６として機能する。

バイパスコンデンサー容量値計算部２１２は、コンデンサー３−１〜３−ｎの容量の下限値（コンデンサー３−１〜３−ｎがバイパスコンデンサーとして機能を発揮するために最低限必要な容量値）を計算する処理を行う。例えば、処理部２１０は、設計支援プログラムに含まれる回路シミュレーターを実行することにより、バイパスコンデンサー容量値計算部２１２として機能し、各機能回路２−ｉの接続情報（ネットリスト）、入力波形情報、想定される負荷容量値等の入力情報に基づく回路シミュレーションを行い、シミュレーション結果に基づいて各コンデンサー３−ｉの容量の下限値を計算してもよい。

回路ブロックレイアウト情報生成部２１４は、各機能回路２−ｉとバイパスコンデンサー容量値計算部２１２が計算した下限値以上の容量値を有するコンデンサー３−ｉとを含む回路ブロック１０−ｉのレイアウト情報を生成する処理を行う。例えば、処理部２１０は、設計支援プログラムに含まれるレイアウトＣＡＤツールを実行することにより、回路ブロックレイアウト情報生成部２１４として機能し、各機能回路２−ｉのレイアウト情報、下限値以上の容量値を有する各コンデンサー３−ｉのレイアウト情報、各回路ブロック１０−ｉにおいて機能回路２−ｉ及びコンデンサー３−ｉが配置される座標等の入力情報に基づいて、回路ブロック１０−ｉのレイアウト情報を生成してもよい。あるいは、処理部２１０（回路ブロックレイアウト情報生成部２１４）は、各コンデンサー３−ｉの容量の下限値の情報に基づいて、当該下限値以上の容量値を有する各コンデンサー３−ｉのレイアウト情報を自動生成してもよいし、機能回路２−ｉのレイアウト情報とコンデンサー３−ｉのレイアウト情報とを自動配置配線して各回路ブロック１０−ｉのレイアウト情報を生成してもよい。

例えば、回路ブロックレイアウト情報生成部２１４は、回路ブロック１０−ｉのレイアウト情報が矩形状になるように、コンデンサー３−ｉを配置してもよい。また、回路ブロックレイアウト情報生成部２１４は、機能回路２−ｉが有する機能素子の少なくとも一部とコンデンサー３−ｉの少なくとも一部とが重なるように、コンデンサー３−ｉを配置してもよい。

集積回路レイアウト情報生成部２１６は、回路ブロック１０−１〜１０−ｎのレイアウト情報を用いて集積回路１のレイアウト情報を生成する処理を行う。例えば、処理部２１０は、設計支援プログラムに含まれるレイアウトＣＡＤツールを実行することにより集積回路レイアウト情報生成部２１６として機能し、回路ブロック１０−１〜１０−ｎのレイアウト情報や集積回路１において回路ブロック１０−１〜１０−ｎが配置される座標等の入力情報に基づいて、集積回路１のレイアウト情報を生成してもよい。あるいは、処理部２１０（集積回路レイアウト情報生成部２１６）は、回路ブロック１０−１〜１０−ｎのレイアウト情報を自動配置配線して集積回路１のレイアウト情報を生成してもよい。

なお、設計支援プログラムは、サーバー装置等が有する情報記憶媒体からネットワーク及び通信部２６０を介して情報記憶媒体２４０（記憶部２３０）に配信されてもよい。

図６は、設計支援装置２００を用いて集積回路１のレイアウト情報を生成する手順（集積回路の設計方法）の一例を示すフローチャート図である。

図６に示すフローチャートでは、まず、設計支援装置２００（処理部２１０）は、変数ｉを１に初期化し（工程Ｓ１０）、コンデンサー３−ｉの容量の下限値Ｃｉ＿ｍｉｎ（機能回路２−ｉに対してコンデンサー３−ｉがバイパスコンデンサーとしての機能を発揮する容量値）を計算する（工程Ｓ２０）。例えば、設計支援装置２００（処理部２１０）は
、機能回路２−ｉに対する回路シミュレーションを行って図７に示すようなシミュレーション結果の波形情報が得られた場合、コンデンサー３−ｉの容量の下限値Ｃｉ＿ｍｉｎを、Ｃｉ＿ｍｉｎ＝（Ｉｉ×Ｔｉ）／Ｖｉとして計算してもよい。ここで、図７に示すように、Ｉｉは機能回路２−ｉの動作によって電源配線２０を流れる電流のピーク値であり、Ｔｉは当該電流が流れる時間であり、Ｖｉは当該電流による電源電圧ＶＤＤの変動量である。

次に、設計支援装置２００（処理部２１０）は、機能回路２−ｉと容量値Ｃｉ（≧Ｃｉ＿ｍｉｎ）を有するコンデンサー３−ｉとを含む回路ブロック１０−ｉのレイアウト情報を生成する（工程Ｓ３０）。例えば、工程Ｓ３０において、設計支援装置２００（処理部２１０）は、機能回路２−ｉが有する機能素子の少なくとも一部とコンデンサー３−ｉの少なくとも一部とが重なるように、かつ、回路ブロック１０−ｉのレイアウト情報が矩形状になるように、コンデンサー３−ｉを配置する。これにより、回路ブロック１０−ｉのレイアウト面積を低減させることができる。

次に、設計支援装置２００（処理部２１０）は、変数ｉがｎでなければ（工程Ｓ４０のＮ）、変数ｉを１だけ増やし（工程Ｓ５０）、工程Ｓ２０以降の処理を再び行う。

また、設計支援装置２００（処理部２１０）は、変数ｉがｎであれば（工程Ｓ４０のＹ）、回路ブロック１０−１〜１０−ｎのレイアウト情報を用いて集積回路１のレイアウト情報を生成する（工程Ｓ６０）。

本実施形態の集積回路の設計方法によれば、回路ブロック１０−ｉのレイアウト情報は、機能回路２−ｉのレイアウト情報とコンデンサー３−ｉのレイアウト情報を用いて生成されるので、集積回路１において、機能回路２−ｉとコンデンサー３−ｉとが近い領域に配置されることになる。そして、機能回路２−ｉは電源電圧ＶＤＤと電源電圧ＶＳＳとに基づいて動作するところ、容量値Ｃｉを有するコンデンサー３−ｉは、電源電圧ＶＤＤが供給される電源配線２０と電源電圧ＶＳＳが供給され電源配線３０との間に電気的に接続されるので、機能回路２−ｉの動作によって発生した電流を電源配線２０から電源配線３０まで流すバイパスコンデンサーとして十分に機能する。

さらに、集積回路１のレイアウト情報は、回路ブロック１０−１〜１０−ｎのレイアウト情報を用いて生成されるので、機能回路２−１〜２−ｎが配置された後に少なくとも１つのコンデンサー３−ｉの配置面積が足りないという事態が生じえず、コンデンサー３−ｉの配置領域を確保するために集積回路１のレイアウト面積を増加させる必要がない。従って、本実施形態の集積回路の設計方法によれば、チップ面積の増加を低減させながら機能回路２−１〜２−ｎの動作によって生じる電源変動を低減させることが可能な集積回路１を実現することができる。

３．発振器
図８は、本実施形態の発振器１００の機能構成の一例を示すブロック図である。図８に示すように、本実施形態の発振器１００は、集積回路１０１と、ＳＡＷ（Surface Acoustic Wave）フィルター１０２とを含む。

ＳＡＷフィルター１０２の出力ポートＯＰ１は、集積回路１０１の入力端子Ｔ７と接続されている。また、ＳＡＷフィルター１０２の出力ポートＯＰ２は、集積回路１０１の入力端子Ｔ８と接続されている。また、ＳＡＷフィルター１０２の入力ポートＩＰ１は、集積回路１０１の出力端子Ｔ３と接続されている。また、ＳＡＷフィルター１０２の入力ポートＩＰ２は、集積回路１０１の出力端子Ｔ４と接続されている。

集積回路１０１は、位相シフト回路１１０、差動増幅器１２０、コンデンサー１３２、コンデンサー１３４、差動増幅器１４０、コンデンサー１５２、コンデンサー１５４、逓倍回路１６０、ハイパスフィルター１７０（フィルター回路）、出力回路１８０を含んで構成されている。

集積回路１０１の電源端子Ｔ１には、発振器１００の外部端子を介して電源電圧ＶＤＤ（例えば、３Ｖ）が供給される。また、集積回路１０１の電源端子Ｔ２には、発振器１００の外部端子を介して電源電圧ＶＤＤよりも低い電源電圧ＶＳＳ（例えば、０Ｖ）が供給される。そして、差動増幅器１２０、差動増幅器１４０、逓倍回路１６０及び出力回路１８０は、電源電圧ＶＤＤと電源電圧ＶＳＳとに基づいて動作する。

位相シフト回路１１０及び差動増幅器１２０は、ＳＡＷフィルター１０２の出力ポートＯＰ１及び出力ポートＯＰ２から入力ポートＩＰ１及び入力ポートＩＰ２に至る帰還経路上に設けられている。

位相シフト回路１１０は、コイル１１１と、コイル１１２と、可変容量素子１１３とを有している。コイル１１１のインダクタンスとコイル１１２のインダクタンスは同じ（製造ばらつきによる差は許容される）あるいは同程度であってもよい。

コイル１１１の一端は、集積回路１０１の入力端子Ｔ７と接続され、コイル１１１の他端は、可変容量素子１１３の一端及び差動増幅器１２０の非反転入力端子と接続されている。また、コイル１１２の一端は、集積回路１０１の入力端子Ｔ８と接続され、コイル１１２の他端は、可変容量素子１１３の他端及び差動増幅器１２０の反転入力端子と接続されている。

可変容量素子１１３は、例えば、印加される電圧に応じて容量値が変化するバラクター（バリキャップ、あるいは可変容量ダイオードともいう）であってもよいし、複数のコンデンサーと、複数のコンデンサーの少なくとも一部を選択するための複数のスイッチとを含み、選択信号に応じて複数のスイッチが開閉することで選択されたコンデンサーに応じて容量値が切り替わる回路であってもよい。

差動増幅器１２０は、非反転入力端子と反転入力端子とに入力される１対の信号を、その電位差を増幅して非反転出力端子と反転出力端子とから出力する。差動増幅器１２０の非反転出力端子は、集積回路１０１の出力端子Ｔ３及びコンデンサー１３２の一端と接続されている。また、差動増幅器１２０の反転出力端子は、集積回路１０１の出力端子Ｔ４及びコンデンサー１３４の一端と接続されている。

図９は、ＳＡＷフィルター１０２の平面図である。図９に示すように、ＳＡＷフィルター１０２は、圧電基板１９０の表面に設けられた、ＩＤＴ（Interdigital Transducer）１９１と、ＩＤＴ１９２と、反射器１９３と、反射器１９４とを有している。

圧電基板１９０は、例えば、水晶、ニオブ酸リチウム（LiNbO₃）、タンタル酸リチウム（LiTaO₃）、四ほう酸リチウム（Li₂B₄O₇, LBO）等の単結晶材料や、酸化亜鉛（ZnO）、窒化アルミニウム（AlN）等の圧電性薄膜、圧電性セラミックス材料などを用いて製造することができる。

ＩＤＴ１９１とＩＤＴ１９２は、反射器１９３と反射器１９４との間にあり、それぞれ、一定間隔で設けられた複数の電極指を有する櫛状の２つの電極が、互いに間挿し合うように対向して配置されている。そして、図９に示すように、ＩＤＴ１９１の電極指ピッチ及びＩＤＴ１９２の電極指ピッチはともに一定値ｄ_１になっている。

また、ＳＡＷフィルター１０２は、圧電基板１９０の表面に設けられた、ＩＤＴ１９１と接続されている入力ポートＩＰ１と、ＩＤＴ１９１と接続されている入力ポートＩＰ２と、ＩＤＴ１９２と接続されている出力ポートＯＰ１と、ＩＤＴ１９２と接続されている出力ポートＯＰ２とを有している。

具体的には、圧電基板１９０の表面には、配線１９５と配線１９６とが設けられており、入力ポートＩＰ１は、配線１９５によってＩＤＴ１９１の一方の電極（図９では上側の電極）と接続され、入力ポートＩＰ２は、配線１９６によってＩＤＴ１９１の他方の電極（図９では下側の電極）と接続されている。また、圧電基板１９０の表面には、配線１９７と配線１９８とが設けられており、出力ポートＯＰ１は、配線１９７によってＩＤＴ１９２の一方の電極（図９では上側の電極）と接続され、出力ポートＯＰ２は、配線１９８によってＩＤＴ１９２の他方の電極（図９では下側の電極）と接続されている。

このように構成されたＳＡＷフィルター１０２において、入力ポートＩＰ１及び入力ポートＩＰ２からｆ＝ｖ／（２ｄ_１）（ｖは表面弾性波が圧電基板１９０の表面を伝搬する速度）付近の周波数を有する電気信号が入力されると、ＩＤＴ１９１により１波長が２ｄ_１に等しい表面弾性波が励起される。そして、ＩＤＴ１９１により励起された表面弾性波は、反射器１９３と反射器１９４の間で反射されて定在波となる。この定在波は、ＩＤＴ１９２において電気信号に変換され、出力ポートＯＰ１及び出力ポートＯＰ２から出力される。すなわち、ＳＡＷフィルター１０２は、中心周波数をｆ＝ｖ／（２ｄ_１）とする狭帯域のバンドパスフィルターとして機能する。

なお、ＳＡＷフィルター１０２は、図９の構成に限らず、例えば、反射器を有さず、入力用のＩＤＴと出力用のＩＤＴの間を表面弾性波が伝搬するトランスバーサル型ＳＡＷフィルターであってもよい。

図１０は、差動増幅器１２０の回路構成の一例を示す図である。図１０の例では、差動増幅器１２０は、抵抗１２１、抵抗１２２、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスター１２３、ＮＭＯＳトランジスター１２４、定電流源１２５、ＮＭＯＳトランジスター１２６、ＮＭＯＳトランジスター１２７、抵抗１２８及び抵抗１２９を含んで構成されている。図１０では、例えば、入力端子ＩＰ２０が非反転入力端子であり、入力端子ＩＮ２０が反転入力端子である。また、出力端子ＯＰ２０が非反転出力端子であり、出力端子ＯＮ２０が反転出力端子である。

ＮＭＯＳトランジスター１２３は、ゲート端子が入力端子ＩＰ２０と接続され、ソース端子が定電流源１２５の一端と接続され、ドレイン端子が抵抗１２１を介して電源端子Ｔ１（図８参照）と接続されている。

ＮＭＯＳトランジスター１２４は、ゲート端子が入力端子ＩＮ２０と接続され、ソース端子が定電流源１２５の一端と接続され、ドレイン端子が抵抗１２２を介して電源端子Ｔ１（図８参照）と接続されている。

定電流源１２５の他端は、電源端子Ｔ２（図８参照）と接続されている。

ＮＭＯＳトランジスター１２６は、ゲート端子がＮＭＯＳトランジスター１２３のドレイン端子と接続され、ソース端子が抵抗１２８を介して電源端子Ｔ２（図８参照）と接続され、ドレイン端子が電源端子Ｔ１（図８参照）と接続されている。

ＮＭＯＳトランジスター１２７は、ゲート端子がＮＭＯＳトランジスター１２４のドレ
イン端子と接続され、ソース端子が抵抗１２９を介して電源端子Ｔ２（図８参照）と接続され、ドレイン端子が電源端子Ｔ１（図８参照）と接続されている。

また、ＮＭＯＳトランジスター１２６のソース端子は出力端子ＯＰ２０と接続され、ＮＭＯＳトランジスター１２７のソース端子は出力端子ＯＮ２０と接続されている。

このように構成されている差動増幅器１２０は、入力端子ＩＰ２０と入力端子ＩＮ２０とに入力される１対の信号を非反転増幅して出力端子ＯＰ２０と出力端子ＯＮ２０とから出力する。

図８に戻り、本実施形態では、位相シフト回路１１０及び差動増幅器１２０により、ＳＡＷフィルター１０２の出力ポートＯＰ１及び出力ポートＯＰ２から入力ポートＩＰ１及び入力ポートＩＰ２に至る信号経路上を１対の信号が伝搬して正帰還の閉ループが構成され、当該１対の信号が発振信号となる。すなわち、位相シフト回路１１０及び差動増幅器１２０により、発振回路１０３が構成される。なお、発振回路１０３は、適宜、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

図１１の上段に、ＳＡＷフィルター１０２の出力ポートＯＰ１から出力される信号（周波数ｆ_０）の波形を実線で示し、ＳＡＷフィルター１０２の出力ポートＯＰ２から出力される信号（周波数ｆ_０）の波形を破線で示す。また、図１１の下段に、ＳＡＷフィルター１０２の入力ポートＩＰ１に入力される信号（周波数ｆ_０）の波形を実線で示し、ＳＡＷフィルター１０２の入力ポートＩＰ２に入力される信号（周波数ｆ_０）の波形を破線で示す。

図１１に示すように、ＳＡＷフィルター１０２の出力ポートＯＰ１から入力ポートＩＰ１に伝搬する信号（実線）と、ＳＡＷフィルター１０２の出力ポートＯＰ２から入力ポートＩＰ２に伝搬する信号（破線）とは互いに逆相である。ここで、「互いに逆相」とは、位相差が正確に１８０°の場合だけでなく、例えば、ＳＡＷフィルター１０２の出力ポートＯＰ１から入力ポートＩＰ１に至る帰還経路の配線と、ＳＡＷフィルター１０２の出力ポートＯＰ２から入力ポートＩＰ２に至る帰還経路の配線との、長さ、抵抗及び容量の差や製造誤差に起因して生じる差動増幅器１２０が有する素子の特性の差等の分だけ、位相差が１８０°と異なる場合も含む概念である。

このように、本実施形態の発振回路１０３は、ＳＡＷフィルター１０２の出力ポートＯＰ１及び出力ポートＯＰ２から出力される差動信号（互いに逆相の１対の信号）を差動増幅器１２０で増幅してＳＡＷフィルター１０２の入力ポートＩＰ１及び入力ポートＩＰ２に帰還させることで閉ループの帰還経路を構成して発振する。すなわち、発振回路１０３は、差動で動作し、ＩＤＴ１９１及びＩＤＴ１９２の電極指ピッチの値ｄ_１に応じた周波数ｆ_０で発振する。

本実施形態の発振回路１０３は、位相シフト回路１１０の可変容量素子１１３の容量値を変化させることで、ＳＡＷフィルター１０２の通過帯域内において、コイル１１１のインダクタンス及びコイル１１２のインダクタンスに応じた可変幅で発振信号の周波数ｆ_０を変化させることができる。コイル１１１のインダクタンス及びコイル１１２のインダクタンスが大きいほど周波数ｆ_０の可変幅が大きい。

図８に戻り、発振器１００は、発振回路１０３よりも後段に、コンデンサー１３２、コンデンサー１３４、差動増幅器１４０、コンデンサー１５２、コンデンサー１５４、逓倍回路１６０、ハイパスフィルター１７０及び出力回路１８０が設けられている。

コンデンサー１３２は、一端が差動増幅器１２０の非反転出力端子（図１０の出力端子ＯＰ２０）と接続され、他端が差動増幅器１４０の非反転入力端子と接続されている。また、コンデンサー１３４は、一端が差動増幅器１２０の反転出力端子（図１０の出力端子ＯＮ２０）と接続され、他端が差動増幅器１４０の反転入力端子と接続されている。このコンデンサー１３２及びコンデンサー１３４は、ＤＣカット用のコンデンサーとして機能し、差動増幅器１２０の非反転出力端子（図１０の出力端子ＯＰ２０）及び反転出力端子（図１０の出力端子ＯＮ２０）から出力される各信号のＤＣ成分を除去する。

差動増幅器１４０は、発振回路１０３から逓倍回路１６０に至る信号経路上に設けられている。差動増幅器１４０は、非反転入力端子と反転入力端子とに入力される差動信号を増幅した差動信号を非反転出力端子と反転出力端子とから出力する。

図１２は、差動増幅器１４０の回路構成の一例を示す図である。図１２の例では、差動増幅器１４０は、抵抗１４１、抵抗１４２、ＮＭＯＳトランジスター１４３、ＮＭＯＳトランジスター１４４及び定電流源１４５を含んで構成されている。図１２では、例えば、入力端子ＩＰ４０が非反転入力端子であり、入力端子ＩＮ４０が反転入力端子である。また、出力端子ＯＰ４０が非反転出力端子であり、出力端子ＯＮ４０が反転出力端子である。

ＮＭＯＳトランジスター１４３は、ゲート端子が入力端子ＩＰ４０と接続され、ソース端子が定電流源１４５の一端と接続され、ドレイン端子が抵抗１４１を介して電源端子Ｔ１（図８参照）と接続されている。

ＮＭＯＳトランジスター１４４は、ゲート端子が入力端子ＩＮ４０と接続され、ソース端子が定電流源１４５の一端と接続され、ドレイン端子が抵抗１４２を介して電源端子Ｔ１（図８参照）と接続されている。

定電流源１４５の他端は、電源端子Ｔ２（図８参照）と接続されている。

また、ＮＭＯＳトランジスター１４３のドレイン端子は出力端子ＯＰ４０と接続され、ＮＭＯＳトランジスター１４４のドレイン端子は出力端子ＯＮ４０と接続されている。

このように構成されている差動増幅器１４０は、入力端子ＩＰ４０と入力端子ＩＮ４０とに入力される差動信号を反転増幅し、増幅した差動信号を出力端子ＯＰ４０と出力端子ＯＮ４０とから出力する。

図８に戻り、コンデンサー１５２は、一端が差動増幅器１４０の非反転出力端子（図１２の出力端子ＯＰ４０）と接続され、他端が逓倍回路１６０の非反転入力端子と接続されている。また、コンデンサー１５４は、一端が差動増幅器１４０の反転出力端子（図１２の出力端子ＯＮ４０）と接続され、他端が逓倍回路１６０の反転入力端子と接続されている。このコンデンサー１５２及びコンデンサー１５４は、ＤＣカット用のコンデンサーとして機能し、差動増幅器１４０の非反転出力端子（図１２の出力端子ＯＰ４０）及び反転出力端子（図１２の出力端子ＯＮ４０）から出力される各信号のＤＣ成分を除去する。

逓倍回路１６０は、差動で動作し、非反転入力端子と反転入力端子とに入力される差動信号の周波数ｆ_０を逓倍した差動信号を非反転出力端子と反転出力端子とから出力する。

図１３は、逓倍回路１６０の回路構成の一例を示す図である。図１３の例では、逓倍回路１６０は、抵抗１６１、抵抗１６２、ＮＭＯＳトランジスター１６３、ＮＭＯＳトランジスター１６４、ＮＭＯＳトランジスター１６５、ＮＭＯＳトランジスター１６６、ＮＭ
ＯＳトランジスター１６７、ＮＭＯＳトランジスター１６８及び定電流源１６９を含んで構成されている。図１３では、例えば、入力端子ＩＰ６０が非反転入力端子であり、入力端子ＩＮ６０が反転入力端子である。また、出力端子ＯＰ６０が非反転出力端子であり、出力端子ＯＮ６０が反転出力端子である。

ＮＭＯＳトランジスター１６３は、ゲート端子が入力端子ＩＰ６０と接続され、ソース端子がＮＭＯＳトランジスター１６５のドレイン端子と接続され、ドレイン端子が抵抗１６１を介して電源端子Ｔ１（図８参照）と接続されている。

ＮＭＯＳトランジスター１６４は、ゲート端子が入力端子ＩＮ６０と接続され、ソース端子がＮＭＯＳトランジスター１６５のドレイン端子と接続され、ドレイン端子が抵抗１６２を介して電源端子Ｔ１（図８参照）と接続されている。

ＮＭＯＳトランジスター１６５は、ゲート端子が入力端子ＩＰ６０と接続され、ソース端子が定電流源１６９の一端と接続され、ドレイン端子がＮＭＯＳトランジスター１６３のソース端子及びＮＭＯＳトランジスター１６４のソース端子と接続されている。

ＮＭＯＳトランジスター１６６は、ゲート端子が入力端子ＩＮ６０と接続され、ソース端子がＮＭＯＳトランジスター１６８のドレイン端子と接続され、ドレイン端子が抵抗１６１を介して電源端子Ｔ１（図８参照）と接続されている。

ＮＭＯＳトランジスター１６７は、ゲート端子が入力端子ＩＰ６０と接続され、ソース端子がＮＭＯＳトランジスター１６８のドレイン端子と接続され、ドレイン端子が抵抗１６２を介して電源端子Ｔ１（図８参照）と接続されている。

ＮＭＯＳトランジスター１６８は、ゲート端子が入力端子ＩＮ６０と接続され、ソース端子が定電流源１６９の一端と接続され、ドレイン端子がＮＭＯＳトランジスター１６６のソース端子及びＮＭＯＳトランジスター１６７のソース端子と接続されている。

定電流源１６９の他端は、電源端子Ｔ２（図８参照）と接続されている。

また、ＮＭＯＳトランジスター１６３のドレイン端子及びＮＭＯＳトランジスター１６６のドレイン端子は出力端子ＯＰ６０と接続され、ＮＭＯＳトランジスター１６４のドレイン端子及びＮＭＯＳトランジスター１６７のドレイン端子は出力端子ＯＮ６０と接続されている。

このように構成されている逓倍回路１６０は、入力端子ＩＰ６０と入力端子ＩＮ６０とに入力される差動信号の周波数ｆ_０の２倍の周波数２ｆ_０の差動信号を生成し、出力端子ＯＰ６０と出力端子ＯＮ６０とから出力する。特に、逓倍回路１６０は、平衡変調回路であり、原理的には、入力端子ＩＰ６０と入力端子ＩＮ６０とに入力される差動信号（ｆ_０の信号）が出力端子ＯＰ６０と出力端子ＯＮ６０とから出力されない構成である。この逓倍回路１６０によれば、各ＮＭＯＳトランジスターや各抵抗の製造ばらつきを考慮しても、出力端子ＯＰ６０と出力端子ＯＮ６０とから出力されるｆ_０の信号成分を小さくすることができ、純度の高い（周波数精度の高い）２ｆ_０の差動信号が得られ、かつ、回路面積も比較的小さい。

図８に戻り、逓倍回路１６０の非反転出力端子（図１３の出力端子ＯＰ６０）はハイパスフィルター１７０の非反転入力端子と接続されている。また、逓倍回路１６０の反転出力端子（図１３の出力端子ＯＮ６０）はハイパスフィルター１７０の反転入力端子と接続されている。

ハイパスフィルター１７０は、逓倍回路１６０から出力回路１８０に至る信号経路上に設けられている。ハイパスフィルター１７０は、差動で動作し、非反転入力端子と反転入力端子とに入力される差動信号から低周波成分が減衰された差動信号を非反転出力端子と反転出力端子とから出力する。

図１４は、ハイパスフィルター１７０の回路構成の一例を示す図である。図１４の例では、ハイパスフィルター１７０は、抵抗１７１、コンデンサー１７２、コンデンサー１７３、コイル１７４、コンデンサー１７５、コンデンサー１７６及び抵抗１７７を含んで構成されている。図１４では、例えば、入力端子ＩＰ７０が非反転入力端子であり、入力端子ＩＮ７０が反転入力端子である。また、出力端子ＯＰ７０が非反転出力端子であり、出力端子ＯＮ７０が反転出力端子である。

抵抗１７１は、一端が入力端子ＩＰ７０及びコンデンサー１７２の一端と接続され、他端が入力端子ＩＮ７０及びコンデンサー１７３の一端と接続されている。

コンデンサー１７２は、一端が入力端子ＩＰ７０及び抵抗１７１の一端と接続され、他端がコイル１７４の一端及びコンデンサー１７５の一端と接続されている。

コンデンサー１７３は、一端が入力端子ＩＮ７０及び抵抗１７１の他端と接続され、他端がコイル１７４の他端及びコンデンサー１７６の一端と接続されている。

コイル１７４は、一端がコンデンサー１７２の他端及びコンデンサー１７５の一端と接続され、他端がコンデンサー１７３の他端及びコンデンサー１７６の一端と接続されている。

コンデンサー１７５は、一端がコンデンサー１７２の他端及びコイル１７４の一端と接続され、他端が抵抗１７７の一端と接続されている。

コンデンサー１７６は、一端がコンデンサー１７３の他端及びコイル１７４の他端と接続され、他端が抵抗１７７の他端と接続されている。

抵抗１７７は、一端がコンデンサー１７５の他端と接続され、他端がコンデンサー１７６の他端と接続されている。

また、コンデンサー１７５の他端及び抵抗１７７の一端は出力端子ＯＰ７０と接続され、コンデンサー１７６の他端及び抵抗１７７の他端は出力端子ＯＮ７０と接続されている。

このように構成されているハイパスフィルター１７０は、入力端子ＩＰ７０と入力端子ＩＮ７０とに入力される差動信号から低周波成分を減衰させた差動信号を生成し、出力端子ＯＰ７０と出力端子ＯＮ７０とから出力する。

図１５は、ハイパスフィルター１７０の周波数特性の一例を示す図である。図１５には、ハイパスフィルター１７０の入力信号である逓倍回路１６０の出力信号の周波数スペクトルも破線で図示されている。図１５において、横軸は周波数であり、縦軸はゲイン（ハイパスフィルター１７０の周波数特性の場合）又はパワー（逓倍回路１６０の出力信号の周波数スペクトルの場合）である。図１５に示すように、ハイパスフィルター１７０のカットオフ周波数ｆ_ｃはｆ_０と２ｆ_０の間になるように、各抵抗の抵抗値、各コンデンサーの容量値及びコイル１７４のインダクタンス値が設定されている。前述したように、逓倍
回路１６０は、ｆ_０の信号成分が小さく純度の高い（周波数精度の高い）２ｆ_０の差動信号を出力するが、図１５に示すように、ハイパスフィルター１７０により、そのカットオフ周波数ｆ_ｃよりも低いｆ_０の信号成分は減衰するため、さらに純度の高い（周波数精度の高い）２ｆ_０の差動信号が得られる。

図８に戻り、ハイパスフィルター１７０の非反転出力端子（図１４の出力端子ＯＰ７０）は出力回路１８０の非反転入力端子と接続されている。また、ハイパスフィルター１７０の反転出力端子（図１４の出力端子ＯＮ７０）は出力回路１８０の反転入力端子と接続されている。

出力回路１８０は、逓倍回路１６０及びハイパスフィルター１７０の後段に設けられている。出力回路１８０は、差動で動作し、非反転入力端子と反転入力端子とに入力される差動信号を所望の電圧レベル（あるいは電流レベル）の信号に変換した差動信号を生成し、非反転出力端子と反転出力端子とから出力する。出力回路１８０の非反転出力端子は集積回路１０１の出力端子Ｔ５と接続され、出力回路１８０の反転出力端子は集積回路１０１の出力端子Ｔ６と接続されている。集積回路１０１の出力端子Ｔ５，Ｔ６は、発振器１００の外部端子と接続されている。そして、出力回路１８０が変換した差動信号（発振信号）は、集積回路１０１の出力端子Ｔ５及び出力端子Ｔ６を経由して、発振器１００の２つの外部端子から外部に出力される。

図１６は、出力回路１８０の回路構成の一例を示す図である。図１６の例では、出力回路１８０は、差動増幅器１８１、ＮＰＮトランジスター１８２及びＮＰＮトランジスター１８３を含んで構成されている。図１６では、例えば、入力端子ＩＰ８０が非反転入力端子であり、入力端子ＩＮ８０が反転入力端子である。また、出力端子ＯＰ８０が非反転出力端子であり、出力端子ＯＮ８０が反転出力端子である。

差動増幅器１８１は、非反転入力端子が入力端子ＩＰ８０と接続され、反転入力端子が入力端子ＩＮ８０と接続され、非反転出力端子がＮＰＮトランジスター１８２のベース端子と接続され、反転出力端子がＮＰＮトランジスター１８３のベース端子と接続され、電源端子Ｔ１（図８参照）から供給される電源電圧ＶＤＤと電源端子Ｔ２とから供給される電源電圧ＶＳＳに基づいて動作する。

ＮＰＮトランジスター１８２は、ベース端子が差動増幅器１８１の非反転出力端子と接続され、コレクター端子が電源端子Ｔ１（図８参照）と接続され、エミッター端子が出力端子ＯＰ８０と接続されている。

ＮＰＮトランジスター１８３は、ベース端子が差動増幅器１８１の反転出力端子と接続され、コレクター端子が電源端子Ｔ１（図８参照）と接続され、エミッター端子が出力端子ＯＮ８０と接続されている。

このように構成されている出力回路１８０は、ＰＥＣＬ（Positive Emitter Coupled Logic）回路あるいはＬＶ−ＰＥＣＬ（Low-Voltage Positive Emitter Coupled Logic）回路であり、出力端子ＯＰ８０及び出力端子ＯＮ８０を所定の電位Ｖ１にプルダウンすることで、入力端子ＩＰ８０と入力端子ＩＮ８０とから入力される差動信号を、ハイレベルをＶＤＤ−Ｖ_ＣＥ、ローレベルをＶ１とする差動信号に変換して、出力端子ＯＰ８０と出力端子ＯＮ８０とから出力する。なお、Ｖ_ＣＥは、ＮＰＮトランジスター１８２あるいはＮＰＮトランジスター１８３のコレクター−エミッター間電圧である。

さらに、図８に示すように、本実施形態の発振器１００は、集積回路１０１において、発振回路１０３に対するバイパスコンデンサー１０４、差動増幅器１４０に対するバイパ
スコンデンサー１０５、逓倍回路１６０に対するバイパスコンデンサー１０６及び出力回路１８０に対するバイパスコンデンサー１０７を備えている。そして、発振回路１０３とバイパスコンデンサー１０４とにより発振回路ブロック５０１が構成され、差動増幅器１４０とバイパスコンデンサー１０５とにより差動増幅回路ブロック５０２が構成され、逓倍回路１６０とバイパスコンデンサー１０６とにより逓倍回路ブロック５０３が構成され、出力回路１８０とバイパスコンデンサー１０７とにより出力回路ブロック５０４が構成されている。

図１７は、集積回路１０１の半導体基板に形成される電源端子Ｔ１，Ｔ２、発振回路ブロック５０１、差動増幅回路ブロック５０２、逓倍回路ブロック５０３及び出力回路ブロック５０４の配置例を示す平面図である。

図１７に示すように、本実施形態の発振器１００では、集積回路１０１において、発振回路ブロック５０１、差動増幅回路ブロック５０２、逓倍回路ブロック５０３及び出力回路ブロック５０４がそれぞれ矩形状に形成されている。これにより、発振回路ブロック５０１、差動増幅回路ブロック５０２、逓倍回路ブロック５０３及び出力回路ブロック５０４が効率良く配置され、集積回路１０１のチップ面積が低減されている。

また、図示を省略するが、集積回路１０１の平面視において、発振回路１０３の少なくとも一部とバイパスコンデンサー１０４の少なくとも一部が重なっている。また、差動増幅器１４０の少なくとも一部とバイパスコンデンサー１０５の少なくとも一部が重なっている。また、逓倍回路１６０の少なくとも一部とバイパスコンデンサー１０６の少なくとも一部が重なっている。また、出力回路１８０の少なくとも一部とバイパスコンデンサー１０７の少なくとも一部が重なっている。これにより、発振回路ブロック５０１、差動増幅回路ブロック５０２、逓倍回路ブロック５０３及び出力回路ブロック５０４の面積が低減され、集積回路１のチップ面積がさらに低減されるとともに、バイパスコンデンサー１０４〜１０７が十分に機能するため、発振回路１０３、差動増幅器１４０、逓倍回路１６０及び出力回路１８０の各動作によって生じる電源電圧ＶＤＤの変動を低減させることができる。

例えば、発振回路１０３が出力する発振信号の周波数をｆ_０、発振回路１０３の動作によって電源配線を流れる電流のピーク値をＩ１、当該電流による電源電圧ＶＤＤの変動量をＶ１、バイパスコンデンサー１０４の容量値をＣ１としたとき、Ｃ１≧Ｉ１／（Ｖ１×ｆ_０）であってもよい。このようにすれば、発振回路１０３の動作によって電源配線を電流が流れる時間は、発振回路１０３が出力する発振信号の周期１／ｆよりも短いため、バイパスコンデンサー１０４は十分な容量値を有することになり、発振回路１０３の動作によって生じる電源電圧ＶＤＤの変動を効果的に低減させることができる。

また、例えば、逓倍回路１６０の逓倍数をＮ（＝２）、逓倍回路１６０の動作によって電源配線を流れる電流のピーク値をＩ２、当該電流による電源電圧ＶＤＤの変動量をＶ２、バイパスコンデンサー１０６の容量値をＣ２としたとき、Ｃ２≧Ｉ２／（Ｖ２×Ｎ×ｆ）であってもよい。このようにすれば、逓倍回路１６０の動作によって電源配線を電流が流れる時間は、逓倍回路１６０の出力信号の周期１／（Ｎ×ｆ_０）よりも短いため、バイパスコンデンサー１０６は十分な容量値を有することになり、逓倍回路１６０の動作によって生じる電源電圧ＶＤＤの変動を効果的に低減させることができる。

この集積回路１０１としては、上述した集積回路１あるいは上述した設計方法を用いて製造された集積回路が適用可能である。例えば、集積回路１０１に含まれる発振回路ブロック５０１、発振回路１０３及びバイパスコンデンサー１０４は、それぞれ、集積回路１に含まれる回路ブロック１０−１、機能回路２−１及びコンデンサー３−１に相当する。
また、例えば、集積回路１０１に含まれる逓倍回路ブロック５０３、逓倍回路１６０及びバイパスコンデンサー１０６は、それぞれ、集積回路１に含まれる回路ブロック１０−２、機能回路２−２及びコンデンサー３−２に相当する。また、例えば、集積回路１０１に含まれる差動増幅回路ブロック５０２、差動増幅器１４０及びバイパスコンデンサー１０５は、それぞれ、集積回路１に含まれる回路ブロック１０−３、機能回路２−３及びコンデンサー３−３に相当する。また、例えば、集積回路１０１に含まれる出力回路ブロック５０４、出力回路１８０及びバイパスコンデンサー１０７は、それぞれ、集積回路１に含まれる回路ブロック１０−４、機能回路２−４及びコンデンサー３−４に相当する。

本実施形態によれば、チップ面積の増加を低減させながら各機能回路の動作によって生じる電源電圧ＶＤＤの変動を低減させることが可能な集積回路１０１を備えることにより、例えば、信頼性の高い発振器１００を低コストで実現することが可能である。

４．電子機器
図１８は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１８の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器３１０は、発振信号を発生させ、ＣＰＵ３２０に出力する。ＣＰＵ３２０（処理部）は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。

発振器３１０として例えば上述した実施形態の発振器１００を適用することにより、信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、光ファイバー等を用いた光伝送装置等のネットワーク機器、放送機器、人工衛星や基地局で利用される
通信機器、ＧＰＳ（Global Positioning System）モジュール、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ（Point Of Sale）端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器３１０として、例えば、上記の実施形態の発振器１００を適用することにより、例えば通信基地局などに利用可能な、従来よりも周波数精度の高い、高性能、高信頼性を所望される電子機器３００を実現することも可能である。

また、本実施形態の電子機器３００の他の一例として、通信部３６０が外部クロック信号を受信し、ＣＰＵ３２０（処理部）が、当該外部クロック信号と発振器３１０の出力信号とに基づいて、発振器３１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。

５．移動体
図１９は、本実施形態の移動体の一例を示す図（上面図）である。図１９に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１９の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器４１０は、発振信号を出力する。発振器４１０が出力する発振信号は、コントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。

バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。

発振器４１０として例えば上述した各実施形態の発振器１００を適用することにより、信頼性の高い移動体を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能であ
る。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１…集積回路、２−１〜２−ｎ…機能回路、３−１〜３−ｎ…コンデンサー、３ａ−１〜３ａ−ｎ…コンデンサー、３ｂ−１〜３ｂ−ｎ…コンデンサー、４ａ…ＭＯＳトランジスター、４ｂ…ＭＯＳトランジスター、４ｃ…ＭＯＳトランジスター、１０−１〜１０−ｎ…回路ブロック、２０…電源配線、３０…電源配線、３１…配線、３２…配線、３３…配線、３４ａ…配線、３４ｂ…配線、３４ｃ…配線、３５ａ…配線、３５ｂ…配線、３５ｃ…配線、４１…ビア、４２…ビア、４３…ビア、４４ａ…コンタクト、４４ｂ…コンタクト、４４ｃ…コンタクト、４５ａ…コンタクト、４５ｂ…コンタクト、４５ｃ…コンタクト、５０…半導体基板、５１…絶縁層、５２…絶縁層、５３…絶縁層、５４…絶縁層、１００…発振器、１０１…集積回路、１０２…ＳＡＷフィルター、１１０…位相シフト回路、１１１…コイル、１１２…コイル、１１３…可変容量素子、１２０…差動増幅器、１２１…抵抗、１２２…抵抗、１２３…ＮＭＯＳトランジスター、１２４…ＮＭＯＳトランジスター、１２５…定電流源、１２６…ＮＭＯＳトランジスター、１２７…ＮＭＯＳトランジスター、１２８…抵抗、１２９…抵抗、１３２…コンデンサー、１３４…コンデンサー、１４０…差動増幅器、１４１…抵抗、１４２…抵抗、１４３…ＮＭＯＳトランジスター、１４４…ＮＭＯＳトランジスター、１４５…定電流源、１５２…コンデンサー、１５４…コンデンサー、１６０…逓倍回路、１６１…抵抗、１６２…抵抗、１６３…ＮＭＯＳトランジスター、１６４…ＮＭＯＳトランジスター、１６５…ＮＭＯＳトランジスター、１６６…ＮＭＯＳトランジスター、１６７…ＮＭＯＳトランジスター、１６８…ＮＭＯＳトランジスター、１６９…定電流源、１７０…ハイパスフィルター、１７１…抵抗、１７２…コンデンサー、１７３…コンデンサー、１７４…コイル、１７５…コンデンサー、１７６…コンデンサー、１７７…抵抗、１８０…出力回路、１８１…差動増幅器、１８２…ＮＰＮトランジスター、１８３…ＮＰＮトランジスター、１０３…発振回路、１９０…圧電基板、１９１…ＩＤＴ、１９２…ＩＤＴ、１９３…反射器、１９４…反射器、１９５…配線、１９６…配線、１９７…配線、１９８…配線、２１０…処理部、２１２…バイパスコンデンサー容量値計算部、２１４…回路ブロックレイアウト情報生成部、２１６…集積回路レイアウト情報生成部、２２０…操作部、２３０…記憶部、２４０…情報記憶媒体、２５０…表示部、２６０…通信部、３００…電子機器、３１０…発振器、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…発振器、４２０…コントローラー、４３０…コントローラー、４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー、ＩＰ１…入力ポート、ＩＰ２…入力ポート、ＯＰ１…出力ポート、ＯＰ２…出力ポート、ＩＰ２０…入力端子、ＩＰ４０…入力端子、ＩＰ６０…入力端子、ＩＰ７０…入力端子、ＩＰ８０…入力端子、ＩＮ２０…入力端子、ＩＮ４０…入力端子、ＩＮ６０…入力端子、ＩＮ７０…入力端子、ＩＮ８０…入力端子、ＯＰ２０…出力端子、ＯＰ４０…出力端子、ＯＰ６０…出力端子、ＯＰ７０…出力端子、ＯＰ８０…出力端子、ＯＮ２０…出力端子、ＯＮ４０…出力端子、ＯＮ６０…出力端子、ＯＮ７０…出力端子、ＯＮ８０…出力端子、Ｔ１…電源端子、Ｔ２…電源端子、Ｔ３…出力端子、Ｔ４…出力端子、Ｔ５…出力端子、Ｔ
６…出力端子、Ｔ７…入力端子、Ｔ８…入力端子

Claims (12)

1. 第１電源配線から供給される第１電源電圧と第２電源配線から供給される前記第１電源電圧よりも低い第２電源電圧とに基づいて動作する第１〜第ｎ（ｎは２以上の整数）の機能回路を含む集積回路の設計方法であって、
   前記第１〜第ｎの機能回路に対して前記第１電源配線と前記第２電源配線との間に電気的に接続される第１〜第ｎのコンデンサーのうちの、前記第ｉ（ｉは１以上且つｎ以下の整数のいずれか）の機能回路について機能を発揮する下限値以上の容量値を有する前記第ｉのコンデンサーと前記第ｉの機能回路とを含む前記第ｉの回路ブロックのレイアウト情報を生成する工程と、
   前記第１〜第ｎの回路ブロックの前記レイアウト情報を用いて前記集積回路のレイアウト情報を生成する工程と、を含む、集積回路の設計方法。
2. 前記第ｉの機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩｉ、当該電流が流れる時間をＴｉ、当該電流による前記第１電源電圧の変動量をＶｉとしたとき、前記第ｉのコンデンサーの容量の前記下限値Ｃｉ＿ｍｉｎを、Ｃｉ＿ｍｉｎ＝（Ｉｉ×Ｔｉ）／Ｖｉとして計算する工程を含む、請求項１に記載の集積回路の設計方法。
3. 前記第ｉの回路ブロックのレイアウト情報を生成する工程において、
   前記第ｉの回路ブロックが矩形状になるように、前記第ｉのコンデンサーを配置する、請求項１又は２に記載の集積回路の設計方法。
4. 前記第ｉの回路ブロックのレイアウト情報を生成する工程において、
   前記第ｉの機能回路が有する機能素子の少なくとも一部と前記第ｉのコンデンサーの少なくとも一部とが重なるように、前記第ｉのコンデンサーを配置する、請求項１乃至３のいずれか１項に記載の集積回路の設計方法。
5. 第１電源配線から供給される第１電源電圧と第２電源配線から供給される前記第１電源電圧よりも低い第２電源電圧とに基づいて動作する第１〜第ｎ（ｎは２以上の整数）の機能回路と、
   前記第１〜第ｎの機能回路に対して前記第１電源配線と前記第２電源配線との間に電気的に接続される第１〜第ｎのコンデンサーと、を含み、
   平面視において、前記第ｉ（ｉは１以上且つｎ以下の整数のいずれか）の機能回路が有する機能素子の少なくとも一部と、前記第１〜第ｎのコンデンサーのうちの前記第ｉのコンデンサーの少なくとも一部とが重なるように、前記第ｉのコンデンサーが配置されている、集積回路。
6. 前記第ｉの機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩｉ、当該電流が流れる時間をＴｉ、当該電流による前記第１電源電圧の変動量をＶｉ、前記第ｉのコンデンサーの容量値をＣｉとしたとき、Ｃｉ≧（Ｉｉ×Ｔｉ）／Ｖｉである、請求項５に記載の集積回路。
7. 平面視において、前記第ｉの機能回路が配置されている領域と前記第ｉのコンデンサーが配置されている領域とからなる領域は矩形状である、請求項５又は６に記載の集積回路。
8. 前記第１の機能回路は、発振信号を出力する発振回路を含み、
   前記発振信号の周波数をｆ、前記第１の機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩ１、当該電流による前記第１電源電圧の変動量をＶ１、前記第１のコンデンサーの容量値をＣ１としたとき、Ｃ１≧Ｉ１／（Ｖ１×ｆ）である、請求項５
   乃至７のいずれか１項に記載の集積回路。
9. 前記第２の機能回路は、前記発振信号を逓倍する逓倍回路を含み、
   前記逓倍回路の逓倍数をＮ、前記第２の機能回路の動作によって前記第１電源配線を流れる電流のピーク値をＩ２、当該電流による前記第１電源電圧の変動量をＶ２、前記第２のコンデンサーの容量値をＣ２としたとき、Ｃ２≧Ｉ２／（Ｖ２×Ｎ×ｆ）である、請求項８に記載の集積回路。
10. 請求項５乃至９のいずれか一項に記載の集積回路を備えている、発振器。
11. 請求項１０に記載の発振器を備えている、電子機器。
12. 請求項１０に記載の発振器を備えている、移動体。

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