JP2018125366A - 集積回路の設計方法、集積回路、発振器、電子機器及び移動体 - Google Patents

集積回路の設計方法、集積回路、発振器、電子機器及び移動体 Download PDF

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Masao Nomura
昌生 野村
茂季 笹山
Shigeki Sasayama
茂季 笹山
中田 章
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Abstract

【課題】チップ面積の増加を低減させながら機能回路の動作によって生じる電源変動を低減させることが可能な集積回路の設計方法を提供すること。【解決手段】第1電源配線から供給される第1電源電圧と第2電源配線から供給される前記第1電源電圧よりも低い第2電源電圧とに基づいて動作する第1〜第n(nは2以上の整数)の機能回路を含む集積回路の設計方法であって、前記第1〜第nの機能回路に対して前記第1電源配線と前記第2電源配線との間に電気的に接続される第1〜第nのコンデンサーのうちの、前記第i(iは1以上且つn以下の整数のいずれか)の機能回路について機能を発揮する下限値以上の容量値を有する前記第iのコンデンサーと前記第iの機能回路とを含む前記第iの回路ブロックのレイアウト情報を生成する工程と、前記第1〜第nの回路ブロックの前記レイアウト情報を用いて前記集積回路のレイアウト情報を生成する工程と、を含む、集積回路の設計方法。【選択図】図6

Description

本発明は、集積回路の設計方法、集積回路、発振器、電子機器及び移動体に関する。
特許文献1には、回路ブロックの出力端子に接続する負荷容量と、立上がり及び立下がり時間とを参照して、回路ブロックで発生する電源ノイズを算出し電源ノイズ情報として出力し、電源ノイズ情報と、ノイズ・バイパス容量テーブルを参照して、所定の電源ノイズレベル以下にするためのバイパス容量をノイズ・バイパス容量テーブルから選択することにより、電源ノイズを効果的に減少すると共に、半導体チップ面積の増加を低減することが可能な集積回路のレイアウト設計方法が開示されている。
特開2001−291775号公報
しかしながら、特許文献1に記載の集積回路のレイアウト設計方法では、それぞれの回路ブロックを自動配置した後、必要なバイパス容量を選択して配置するため、各回路ブロックの近くにバイパス容量を配置するのに十分な領域がない場合には、各回路ブロックから離れた位置にバイパス容量が配置され、電源ノイズを効果的に減少することが難しいという問題がある。
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、チップ面積の増加を低減させながら機能回路の動作によって生じる電源変動を低減させることが可能な集積回路及びその設計方法を提供することができる。また、本発明のいくつかの態様によれば、当該集積回路を用いた発振器を提供することができる。また、本発明のいくつかの態様によれば、当該発振器を用いた電子機器及び移動体を提供することができる。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
[適用例1]
本適用例に係る集積回路の設計方法は、第1電源配線から供給される第1電源電圧と第2電源配線から供給される前記第1電源電圧よりも低い第2電源電圧とに基づいて動作する第1〜第n(nは2以上の整数)の機能回路を含む集積回路の設計方法であって、前記第1〜第nの機能回路に対して前記第1電源配線と前記第2電源配線との間に電気的に接続される第1〜第nのコンデンサーのうちの、前記第i(iは1以上且つn以下の整数のいずれか)の機能回路について機能を発揮する下限値以上の容量値を有する前記第iのコンデンサーと前記第iの機能回路とを含む前記第iの回路ブロックのレイアウト情報を生成する工程と、前記第1〜第nの回路ブロックの前記レイアウト情報を用いて前記集積回路のレイアウト情報を生成する工程と、を含む。
本適用例に係る集積回路の設計方法によれば、第iの回路ブロックのレイアウト情報は、第iの機能回路のレイアウト情報と第iのコンデンサーのレイアウト情報を用いて生成
されるので、集積回路において、第iの機能回路と第iのコンデンサーとが近い領域に配置されることになる。そして、第iの機能回路は第1電源電圧と第2電源電圧とに基づいて動作するところ、第iのコンデンサーは、第1電源電圧が供給される第1電源配線と第2電源電圧が供給される第2電源配線との間に電気的に接続されるので、第iの機能回路の動作によって発生した電流を第1電源配線から第2電源配線まで流すバイパスコンデンサーとして機能する。さらに、集積回路のレイアウト情報は、第1〜第nの回路ブロックのレイアウト情報を用いて生成されるので、第1〜第nの機能回路が配置された後に少なくとも1つの第iのコンデンサーの配置面積が足りないという事態が生じえず、第iのコンデンサーの配置領域を確保するために集積回路のレイアウト面積を増加させる必要がない。従って、本適用例に係る集積回路の設計方法によれば、チップ面積の増加を低減させながら第1〜第nの機能回路の動作によって生じる電源変動を低減させることが可能な集積回路を実現することができる。
[適用例2]
上記適用例に係る集積回路の設計方法は、前記第iの機能回路の動作によって前記第1電源配線を流れる電流のピーク値をIi、当該電流が流れる時間をTi、当該電流による前記第1電源電圧の変動量をViとしたとき、前記第iのコンデンサーの容量の前記下限値Ci_minを、Ci_min=(Ii×Ti)/Viとして計算する工程を含んでもよい。
本適用例に係る集積回路の設計方法によれば、第1〜第nのコンデンサーがそれぞれ第1〜第nの機能回路に対するバイパスコンデンサーとして機能を発揮するための容量値を有するので、第1〜第nの機能回路の動作によって生じる電源変動を効果的に低減させることが可能な集積回路を実現することができる。
[適用例3]
上記適用例に係る集積回路の設計方法は、前記第iの回路ブロックのレイアウト情報を生成する工程において、前記第iの回路ブロックが矩形状になるように、前記第iのコンデンサーを配置してもよい。
本適用例に係る集積回路の設計方法によれば、第1〜第nの回路ブロックが矩形状であるため、隣り合う回路ブロック間に生じる空き領域が小さく、チップ面積が低減された集積回路を実現することができる。
[適用例4]
上記適用例に係る集積回路の設計方法は、前記第iの回路ブロックのレイアウト情報を生成する工程において、前記第iの機能回路が有する機能素子の少なくとも一部と前記第iのコンデンサーの少なくとも一部とが重なるように、前記第iのコンデンサーを配置してもよい。
本適用例に係る集積回路の設計方法によれば、第1〜第nの回路ブロックの面積がより小さくなるため、チップ面積がより低減された集積回路を実現することができる。
[適用例5]
本適用例に係る集積回路は、第1電源配線から供給される第1電源電圧と第2電源配線から供給される前記第1電源電圧よりも低い第2電源電圧とに基づいて動作する第1〜第n(nは2以上の整数)の機能回路と、前記第1〜第nの機能回路に対して前記第1電源配線と前記第2電源配線との間に電気的に接続される第1〜第nのコンデンサーと、を含み、平面視において、前記第i(iは1以上且つn以下の整数のいずれか)の機能回路が有する機能素子の少なくとも一部と、前記第1〜第nのコンデンサーのうちの前記第iの
コンデンサーの少なくとも一部とが重なるように、前記第iのコンデンサーが配置されている。
本適用例に係る集積回路は、平面視において、第iの機能回路が有する機能素子の少なくとも一部と第iのコンデンサーの少なくとも一部が重なっているので、チップ面積が低減されている。そして、第iの機能回路は第1電源電圧と第2電源電圧とに基づいて動作するところ、第iのコンデンサーは、第1電源電圧が供給される第1電源配線と第2電源電圧が供給される第2電源配線との間に電気的に接続されるので、第iの機能回路の動作によって発生した電流を第1電源配線から第2電源配線まで流すバイパスコンデンサーとして機能する。従って、本適用例に係る集積回路によれば、チップ面積の増加を低減させながら第1〜第nの機能回路の動作によって生じる電源変動を低減させることができる。
[適用例6]
上記適用例に係る集積回路において、前記第iの機能回路の動作によって前記第1電源配線を流れる電流のピーク値をIi、当該電流が流れる時間をTi、当該電流による前記第1電源電圧の変動量をVi、前記第iのコンデンサーの容量値をCiとしたとき、Ci≧(Ii×Ti)/Viであってもよい。
本適用例に係る集積回路によれば、第1〜第nのコンデンサーがそれぞれ第1〜第nの機能回路に対するバイパスコンデンサーとして機能を発揮するための容量値を有するので、第1〜第nの機能回路の動作によって生じる電源変動を効果的に低減させることができる。
[適用例7]
上記適用例に係る集積回路は、平面視において、前記第iの機能回路が配置されている領域と前記第iのコンデンサーが配置されている領域とからなる領域は矩形状であってもよい。
本適用例に係る集積回路によれば、第iの機能回路と第iのコンデンサーとの配置領域が矩形状であるため、隣り合う機能回路間に生じる空き領域が小さく、チップ面積を低減させることができる。
[適用例8]
上記適用例に係る集積回路において、前記第1の機能回路は、発振信号を出力する発振回路を含み、前記発振信号の周波数をf、前記第1の機能回路の動作によって前記第1電源配線を流れる電流のピーク値をI1、当該電流による前記第1電源電圧の変動量をV1、前記第1のコンデンサーの容量値をC1としたとき、C1≧I1/(V1×f)であってもよい。
本適用例に係る集積回路によれば、発振回路の動作によって第1電源配線を電流が流れる時間は、発振回路が出力する発振信号の周期1/fよりも短いため、第1のコンデンサーはバイパスコンデンサーとして機能を発揮するための容量値を有するので、第1の機能回路に含まれる発振回路の動作によって生じる電源変動を効果的に低減させることができる。
[適用例9]
上記適用例に係る集積回路において、前記第2の機能回路は、前記発振信号を逓倍する逓倍回路を含み、前記逓倍回路の逓倍数をN、前記第2の機能回路の動作によって前記第1電源配線を流れる電流のピーク値をI2、当該電流による前記第1電源電圧の変動量をV2、前記第2のコンデンサーの容量値をC2としたとき、C2≧I2/(V2×N×f
)であってもよい。
本適用例に係る集積回路によれば、逓倍回路の動作によって第1電源配線を電流が流れる時間は、逓倍回路の出力信号の周期1/(N×f)よりも短いため、第2のコンデンサーはバイパスコンデンサーとして機能を発揮するための容量値を有するので、第2の機能回路に含まれる逓倍回路の動作によって生じる電源変動を効果的に低減させることができる。
[適用例10]
本適用例に係る発振器は、上記のいずれかの集積回路を備えている。
本適用例によれば、チップ面積の増加を低減させながら各機能回路の動作によって生じる電源変動を低減させることが可能な集積回路を備えることにより、例えば、信頼性の高い発振器を低コストで実現することが可能である。
[適用例11]
本適用例に係る電子機器は、上記の発振器を備えている。
本適用例によれば、例えば信頼性の高い電子機器を実現することが可能である。
[適用例12]
本適用例に係る移動体は、上記の発振器を備えている。
本適用例によれば、例えば信頼性の高い移動体を実現することが可能である。
本実施形態の集積回路の構成例を示す図。 本実施形態の集積回路の平面図。 図2に示す集積回路の平面図の一部を拡大した平面図。 本実施形態の集積回路を図3に示すおけるA−A’線で切断した断面図。 本実施形態の集積回路を実現するために利用可能な設計支援装置の機能ブロック図。 本実施形態の集積回路のレイアウト情報を生成する手順の一例を示すフローチャート図。 シミュレーション結果の波形図。 本実施形態の発振器の機能構成の一例を示すブロック図。 SAWフィルターの平面図。 差動増幅器の回路構成の一例を示す図。 SAWフィルターの入出力波形の一例を示す図。 差動増幅器の回路構成の一例を示す図。 逓倍回路の回路構成の一例を示す図。 ハイパスフィルターの回路構成の一例を示す図。 ハイパスフィルターの周波数特性の一例を示す図。 出力回路の回路構成の一例を示す図。 集積回路のレイアウト配置の一例を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の移動体の一例を示す図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説
明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
1.集積回路
図1は、本実施形態の集積回路の構成例を示す図である。図1に示すように、本実施形態の集積回路1は、n(nは2以上の整数)個の機能回路2−1〜2−n(「第1〜第nの機能回路」の一例)及びn個のコンデンサー3−1〜3−n(「第1〜第nのコンデンサー」の一例)を含んで構成されている。機能回路2−1〜2−nのうちの機能回路2−i(iは1以上且つn以下の整数のいずれか)(「第iの機能回路」の一例)と、コンデンサー3−1〜3−nのうちのコンデンサー3−i(「第iのコンデンサー」の一例)とを含む回路ブロック10−i(「第iの回路ブロック」の一例)を想定し、集積回路1は、n個の回路ブロック10−1〜10−n(「第1〜第nの回路ブロック」の一例)を含んで構成されているということもできる。
機能回路2−1〜2−nは、任意の機能を有する回路であり、電源配線20(「第1電源配線」の一例)から供給される電源電圧VDD(「第1電源電圧」の一例)と電源配線30(「第2電源配線」の一例)から供給される電源電圧VDDよりも低い電源電圧VSS(「第2電源電圧」の一例)とに基づいて動作する。
本実施形態では、電源配線20は集積回路1の電源端子T1を介して外部電源と接続されており、電源電圧VDDは当該外部電源が出力する電源電圧(例えば、3V)である。また、電源配線30は、集積回路1の電源端子T2を介してグラウンドと接続(接地)されており、電源電圧VSSは0Vである。
コンデンサー3−1〜3−nは、機能回路2−1〜2−nに対して電源配線20と電源配線30との間に電気的に接続される。コンデンサー3−1〜3−nは、それぞれ、機能回路2−1〜2−nの動作により電源配線20に瞬時的に流れる電流を電源配線30へと導いて電源電圧VDDの変動を低減させる、いわゆるバイパスコンデンサーである。コンデンサー3−1〜3−nは、それぞれ、1つのコンデンサーであってもよいし、複数のコンデンサーが電気的に接続された構成であってもよい。また、コンデンサー3−1〜3−nは、それぞれ、配線間容量を利用したコンデンサーやMOS(Metal Oxide Semiconductor)トランジスターのゲート容量を利用したコンデンサー(MOSキャパシター)等を含んで構成されてもよい。
ここで、本実施形態では、機能回路2−i(iは1以上且つn以下の整数のいずれか)の動作によって電源配線20を流れる電流のピーク値をIi、当該電流が流れる時間をTi、当該電流による電源電圧VDDの変動量をVi、コンデンサー3−iの容量値をCiとしたとき、Ci≧(Ii×Ti)/Viである。すなわち、コンデンサー3−1〜3−nは、それぞれ機能回路2−1〜2−nに対するバイパスコンデンサーとして機能を発揮するための容量値を有するので、機能回路2−1〜2−nの動作によって生じる電源変動を効果的に低減させることができる。
例えば、機能回路2−1(「第1の機能回路」の一例)は、発振信号を出力する発振回路を含み、当該発振回路が出力する発振信号の周波数をf、機能回路2−1の動作によって電源配線20を流れる電流のピーク値をI1、当該電流による電源電圧VDDの変動量をV1、コンデンサー3−1(「第1のコンデンサー」の一例)の容量値をC1としたとき、C1≧I1/(V1×f)であってもよい。これにより、発振回路の動作によって電源配線20を電流が流れる時間は、発振回路が出力する発振信号の周期1/fよりも短いため、コンデンサー3−1はバイパスコンデンサーとして機能を発揮するための容量値を有するので、機能回路2−1に含まれる発振回路の動作によって生じる電源変動を効果的
に低減させることができる。
また、例えば、機能回路2−2(「第2の機能回路」の一例)は、機能回路2−1の発振回路が出力する発振信号(周波数f)を逓倍する逓倍回路を含み、当該逓倍回路の逓倍数をN、機能回路2−2の動作によって電源配線20を流れる電流のピーク値をI2、当該電流による電源電圧VDDの変動量をV2、コンデンサー3−2(「第2のコンデンサー」の一例)の容量値をC2としたとき、C2≧I2/(V2×N×f)であってもよい。これにより、逓倍回路の動作によって電源配線20を電流が流れる時間は、逓倍回路の出力信号の周期1/(N×f)よりも短いため、コンデンサー3−2はバイパスコンデンサーとして機能を発揮するための容量値を有するので、機能回路2−2に含まれる逓倍回路の動作によって生じる電源変動を効果的に低減させることができる。
図2は、集積回路1の半導体基板50に形成される電源端子T1,T2、機能回路2−1〜2−n、コンデンサー3−1〜3−nの及び電源配線20,30の配置例を示す平面図である。なお、図2において、k,mは1<k<m<nを満たす整数である。また、図3は、図2に示す集積回路1の平面図の一部を拡大した平面図であり、機能回路2−1及びコンデンサー3−1の詳細な構成例が示されている。また、図4は、集積回路1を図3に示すおけるA−A’線で切断した断面図である。
図2、図3及び図4において、コンデンサー3−i(iは1以上且つn以下の整数のいずれか)は、配線間容量を利用したコンデンサー3a−iとMOSキャパシターであるコンデンサー3b−iとを含んで構成されている。
本実施形態では、集積回路1の平面視において、機能回路2−iが有する機能素子の少なくとも一部とコンデンサー3−iの少なくとも一部とが重なるように、コンデンサー3−iが配置されている。ここで、機能素子とは、機能回路2−iが所望の機能を有するために必要となるトランジスター、コンデンサー、抵抗等の素子であり、機能回路2−1の機能の実現とは無関係の素子(例えば、バイパスコンデンサー等)は除かれる。例えば、図3に示す例では、集積回路1の平面視において、機能回路2−1が有するMOSトランジスター4a,4b,4cとコンデンサー3−1の一部であるコンデンサー3a−1とが重なるように、コンデンサー3−1(3a−1,3b−1)が配置されている。
図4に示すように、本実施形態では、半導体基板50の上に順番に積層された4つの絶縁層51,52,53,54の表面(上面)に、それぞれ、第1配線層、第2配線層、第3配線層及び第4配線層が形成されており、電源配線20及び電源配線30は、ともに最上層である第4配線層に設けられている。そして、コンデンサー3a−iは、第3配線層に設けられ、ビア41を介して電源配線20と接続される配線31と、第2配線層に設けられ、ビア42、第3配線層に設けられた配線33及びビア43を介して電源配線30と接続される配線32との間の容量を利用したコンデンサーとして実現されている。一方、MOSトランジスター4aのドレイン及びソースは、それぞれ、コンタクト44a,45aを介して、第1配線層に設けられた配線34a,35aと接続されている。同様に、MOSトランジスター4bのドレイン及びソースは、それぞれ、コンタクト44b,45bを介して、第1配線層に設けられた配線34b,35bと接続され、MOSトランジスター4cのドレイン及びソースは、それぞれ、コンタクト44c,45cを介して、第1配線層に設けられた配線34c,35cと接続されている。なお、MOSトランジスター4a,4b,4cの各ゲートも、不図示のコンタクトを介して第1配線層に設けられた不図示の配線と接続されている。
このように、本実施形態では、集積回路1の平面視において、各回路ブロック10−iに含まれる機能回路2−iの少なくとも一部とコンデンサー3−iの少なくとも一とが重
なっているため、各回路ブロック10−iの面積が小さくなり、集積回路1のチップ面積が低減されている。
また、本実施形態では、集積回路1の平面視において、機能回路2−iが配置されている領域とコンデンサー3−iが配置されている領域とからなる領域(回路ブロック10−iが配置される領域)は矩形状である。例えば、図2に示す例では、集積回路1の平面視において、機能回路2−iの配置領域は非矩形状であるが、コンデンサー3−i(3a−i,3b−i)の配置領域と合わせると矩形状になっている。このように、本実施形態では、集積回路1の平面視において、各回路ブロック10−iの配置領域が矩形状であるため、隣接する回路ブロック間に生じる無駄な領域が低減され、集積回路1のチップ面積がさらに低減されている。
そして、コンデンサー3−1〜3−nは、それぞれ、機能回路2−1〜2−nに近い位置において、電源電圧VDDが供給される電源配線20と電源電圧VSSが供給される電源配線30との間に電気的に接続されるので、機能回路2−1〜2−nの各動作によって発生した電流を電源配線20から電源配線30まで流すバイパスコンデンサーとして十分に機能する。従って、本実施形態の集積回路1によれば、チップ面積の増加を低減させながら機能回路2−1〜2−nの動作によって生じる電源変動を低減させることができる。
2.集積回路の設計方法
図5は、上述したチップ面積が低減された集積回路1を実現するために利用可能な設計支援装置の機能ブロック図である。
図5に示す設計支援装置200は、処理部210、操作部220、記憶部230、情報記憶媒体240、表示部250及び通信部260を含んで構成されている。設計支援装置200は、例えば、パーソナルコンピューターであってもよい。
操作部220は、ユーザーの操作等をデータとして入力するためのものであり、その機能は、例えばキーボードやマウス等のハードウェアにより実現できる。
記憶部230は、処理部210や通信部260などのワーク領域となるもので、その機能はRAMなどのハードウェアにより実現できる。また、記憶部230には、集積回路1の接続情報(ネットリスト)やレイアウト情報等が記憶される。
情報記憶媒体240(コンピューターにより読み取り可能な媒体)は、プログラムやデータなどを格納するものであり、その機能は、光ディスク(CD、DVD等)、光磁気ディスク(MO)、磁気ディスク、ハードディスク、磁気テープ、或いはメモリー(ROM)などのハードウェアにより実現できる。
表示部250は、処理部210が生成した各種の情報を画像として出力するものであり、その機能は、CRTディスプレイ、LCD(液晶ディスプレイ)、OELD(有機ELディスプレイ)、PDP(プラズマディスプレイパネル)、タッチパネル型ディスプレイなどのハードウェアにより実現できる。
通信部260は、外部装置(例えば、サーバ装置や端末装置)との間で通信を行うための各種の制御を行うものである。
処理部210は、情報記憶媒体240に格納されるプログラム(設計支援プログラム)や情報記憶媒体240から読み出されたデータなどに基づいて、各種の処理を行う。本実施形態では、処理部210は、設計支援プログラムを実行することにより、バイパスコン
デンサー容量値計算部212、回路ブロックレイアウト情報生成部214及び集積回路レイアウト情報生成部216として機能する。
バイパスコンデンサー容量値計算部212は、コンデンサー3−1〜3−nの容量の下限値(コンデンサー3−1〜3−nがバイパスコンデンサーとして機能を発揮するために最低限必要な容量値)を計算する処理を行う。例えば、処理部210は、設計支援プログラムに含まれる回路シミュレーターを実行することにより、バイパスコンデンサー容量値計算部212として機能し、各機能回路2−iの接続情報(ネットリスト)、入力波形情報、想定される負荷容量値等の入力情報に基づく回路シミュレーションを行い、シミュレーション結果に基づいて各コンデンサー3−iの容量の下限値を計算してもよい。
回路ブロックレイアウト情報生成部214は、各機能回路2−iとバイパスコンデンサー容量値計算部212が計算した下限値以上の容量値を有するコンデンサー3−iとを含む回路ブロック10−iのレイアウト情報を生成する処理を行う。例えば、処理部210は、設計支援プログラムに含まれるレイアウトCADツールを実行することにより、回路ブロックレイアウト情報生成部214として機能し、各機能回路2−iのレイアウト情報、下限値以上の容量値を有する各コンデンサー3−iのレイアウト情報、各回路ブロック10−iにおいて機能回路2−i及びコンデンサー3−iが配置される座標等の入力情報に基づいて、回路ブロック10−iのレイアウト情報を生成してもよい。あるいは、処理部210(回路ブロックレイアウト情報生成部214)は、各コンデンサー3−iの容量の下限値の情報に基づいて、当該下限値以上の容量値を有する各コンデンサー3−iのレイアウト情報を自動生成してもよいし、機能回路2−iのレイアウト情報とコンデンサー3−iのレイアウト情報とを自動配置配線して各回路ブロック10−iのレイアウト情報を生成してもよい。
例えば、回路ブロックレイアウト情報生成部214は、回路ブロック10−iのレイアウト情報が矩形状になるように、コンデンサー3−iを配置してもよい。また、回路ブロックレイアウト情報生成部214は、機能回路2−iが有する機能素子の少なくとも一部とコンデンサー3−iの少なくとも一部とが重なるように、コンデンサー3−iを配置してもよい。
集積回路レイアウト情報生成部216は、回路ブロック10−1〜10−nのレイアウト情報を用いて集積回路1のレイアウト情報を生成する処理を行う。例えば、処理部210は、設計支援プログラムに含まれるレイアウトCADツールを実行することにより集積回路レイアウト情報生成部216として機能し、回路ブロック10−1〜10−nのレイアウト情報や集積回路1において回路ブロック10−1〜10−nが配置される座標等の入力情報に基づいて、集積回路1のレイアウト情報を生成してもよい。あるいは、処理部210(集積回路レイアウト情報生成部216)は、回路ブロック10−1〜10−nのレイアウト情報を自動配置配線して集積回路1のレイアウト情報を生成してもよい。
なお、設計支援プログラムは、サーバー装置等が有する情報記憶媒体からネットワーク及び通信部260を介して情報記憶媒体240(記憶部230)に配信されてもよい。
図6は、設計支援装置200を用いて集積回路1のレイアウト情報を生成する手順(集積回路の設計方法)の一例を示すフローチャート図である。
図6に示すフローチャートでは、まず、設計支援装置200(処理部210)は、変数iを1に初期化し(工程S10)、コンデンサー3−iの容量の下限値Ci_min(機能回路2−iに対してコンデンサー3−iがバイパスコンデンサーとしての機能を発揮する容量値)を計算する(工程S20)。例えば、設計支援装置200(処理部210)は
、機能回路2−iに対する回路シミュレーションを行って図7に示すようなシミュレーション結果の波形情報が得られた場合、コンデンサー3−iの容量の下限値Ci_minを、Ci_min=(Ii×Ti)/Viとして計算してもよい。ここで、図7に示すように、Iiは機能回路2−iの動作によって電源配線20を流れる電流のピーク値であり、Tiは当該電流が流れる時間であり、Viは当該電流による電源電圧VDDの変動量である。
次に、設計支援装置200(処理部210)は、機能回路2−iと容量値Ci(≧Ci_min)を有するコンデンサー3−iとを含む回路ブロック10−iのレイアウト情報を生成する(工程S30)。例えば、工程S30において、設計支援装置200(処理部210)は、機能回路2−iが有する機能素子の少なくとも一部とコンデンサー3−iの少なくとも一部とが重なるように、かつ、回路ブロック10−iのレイアウト情報が矩形状になるように、コンデンサー3−iを配置する。これにより、回路ブロック10−iのレイアウト面積を低減させることができる。
次に、設計支援装置200(処理部210)は、変数iがnでなければ(工程S40のN)、変数iを1だけ増やし(工程S50)、工程S20以降の処理を再び行う。
また、設計支援装置200(処理部210)は、変数iがnであれば(工程S40のY)、回路ブロック10−1〜10−nのレイアウト情報を用いて集積回路1のレイアウト情報を生成する(工程S60)。
本実施形態の集積回路の設計方法によれば、回路ブロック10−iのレイアウト情報は、機能回路2−iのレイアウト情報とコンデンサー3−iのレイアウト情報を用いて生成されるので、集積回路1において、機能回路2−iとコンデンサー3−iとが近い領域に配置されることになる。そして、機能回路2−iは電源電圧VDDと電源電圧VSSとに基づいて動作するところ、容量値Ciを有するコンデンサー3−iは、電源電圧VDDが供給される電源配線20と電源電圧VSSが供給され電源配線30との間に電気的に接続されるので、機能回路2−iの動作によって発生した電流を電源配線20から電源配線30まで流すバイパスコンデンサーとして十分に機能する。
さらに、集積回路1のレイアウト情報は、回路ブロック10−1〜10−nのレイアウト情報を用いて生成されるので、機能回路2−1〜2−nが配置された後に少なくとも1つのコンデンサー3−iの配置面積が足りないという事態が生じえず、コンデンサー3−iの配置領域を確保するために集積回路1のレイアウト面積を増加させる必要がない。従って、本実施形態の集積回路の設計方法によれば、チップ面積の増加を低減させながら機能回路2−1〜2−nの動作によって生じる電源変動を低減させることが可能な集積回路1を実現することができる。
3.発振器
図8は、本実施形態の発振器100の機能構成の一例を示すブロック図である。図8に示すように、本実施形態の発振器100は、集積回路101と、SAW(Surface Acoustic Wave)フィルター102とを含む。
SAWフィルター102の出力ポートOP1は、集積回路101の入力端子T7と接続されている。また、SAWフィルター102の出力ポートOP2は、集積回路101の入力端子T8と接続されている。また、SAWフィルター102の入力ポートIP1は、集積回路101の出力端子T3と接続されている。また、SAWフィルター102の入力ポートIP2は、集積回路101の出力端子T4と接続されている。
集積回路101は、位相シフト回路110、差動増幅器120、コンデンサー132、コンデンサー134、差動増幅器140、コンデンサー152、コンデンサー154、逓倍回路160、ハイパスフィルター170(フィルター回路)、出力回路180を含んで構成されている。
集積回路101の電源端子T1には、発振器100の外部端子を介して電源電圧VDD(例えば、3V)が供給される。また、集積回路101の電源端子T2には、発振器100の外部端子を介して電源電圧VDDよりも低い電源電圧VSS(例えば、0V)が供給される。そして、差動増幅器120、差動増幅器140、逓倍回路160及び出力回路180は、電源電圧VDDと電源電圧VSSとに基づいて動作する。
位相シフト回路110及び差動増幅器120は、SAWフィルター102の出力ポートOP1及び出力ポートOP2から入力ポートIP1及び入力ポートIP2に至る帰還経路上に設けられている。
位相シフト回路110は、コイル111と、コイル112と、可変容量素子113とを有している。コイル111のインダクタンスとコイル112のインダクタンスは同じ(製造ばらつきによる差は許容される)あるいは同程度であってもよい。
コイル111の一端は、集積回路101の入力端子T7と接続され、コイル111の他端は、可変容量素子113の一端及び差動増幅器120の非反転入力端子と接続されている。また、コイル112の一端は、集積回路101の入力端子T8と接続され、コイル112の他端は、可変容量素子113の他端及び差動増幅器120の反転入力端子と接続されている。
可変容量素子113は、例えば、印加される電圧に応じて容量値が変化するバラクター(バリキャップ、あるいは可変容量ダイオードともいう)であってもよいし、複数のコンデンサーと、複数のコンデンサーの少なくとも一部を選択するための複数のスイッチとを含み、選択信号に応じて複数のスイッチが開閉することで選択されたコンデンサーに応じて容量値が切り替わる回路であってもよい。
差動増幅器120は、非反転入力端子と反転入力端子とに入力される1対の信号を、その電位差を増幅して非反転出力端子と反転出力端子とから出力する。差動増幅器120の非反転出力端子は、集積回路101の出力端子T3及びコンデンサー132の一端と接続されている。また、差動増幅器120の反転出力端子は、集積回路101の出力端子T4及びコンデンサー134の一端と接続されている。
図9は、SAWフィルター102の平面図である。図9に示すように、SAWフィルター102は、圧電基板190の表面に設けられた、IDT(Interdigital Transducer)191と、IDT192と、反射器193と、反射器194とを有している。
圧電基板190は、例えば、水晶、ニオブ酸リチウム(LiNbO3)、タンタル酸リチウム(LiTaO3)、四ほう酸リチウム(Li2B4O7, LBO)等の単結晶材料や、酸化亜鉛(ZnO)、窒化アルミニウム(AlN)等の圧電性薄膜、圧電性セラミックス材料などを用いて製造することができる。
IDT191とIDT192は、反射器193と反射器194との間にあり、それぞれ、一定間隔で設けられた複数の電極指を有する櫛状の2つの電極が、互いに間挿し合うように対向して配置されている。そして、図9に示すように、IDT191の電極指ピッチ及びIDT192の電極指ピッチはともに一定値dになっている。
また、SAWフィルター102は、圧電基板190の表面に設けられた、IDT191と接続されている入力ポートIP1と、IDT191と接続されている入力ポートIP2と、IDT192と接続されている出力ポートOP1と、IDT192と接続されている出力ポートOP2とを有している。
具体的には、圧電基板190の表面には、配線195と配線196とが設けられており、入力ポートIP1は、配線195によってIDT191の一方の電極(図9では上側の電極)と接続され、入力ポートIP2は、配線196によってIDT191の他方の電極(図9では下側の電極)と接続されている。また、圧電基板190の表面には、配線197と配線198とが設けられており、出力ポートOP1は、配線197によってIDT192の一方の電極(図9では上側の電極)と接続され、出力ポートOP2は、配線198によってIDT192の他方の電極(図9では下側の電極)と接続されている。
このように構成されたSAWフィルター102において、入力ポートIP1及び入力ポートIP2からf=v/(2d)(vは表面弾性波が圧電基板190の表面を伝搬する速度)付近の周波数を有する電気信号が入力されると、IDT191により1波長が2dに等しい表面弾性波が励起される。そして、IDT191により励起された表面弾性波は、反射器193と反射器194の間で反射されて定在波となる。この定在波は、IDT192において電気信号に変換され、出力ポートOP1及び出力ポートOP2から出力される。すなわち、SAWフィルター102は、中心周波数をf=v/(2d)とする狭帯域のバンドパスフィルターとして機能する。
なお、SAWフィルター102は、図9の構成に限らず、例えば、反射器を有さず、入力用のIDTと出力用のIDTの間を表面弾性波が伝搬するトランスバーサル型SAWフィルターであってもよい。
図10は、差動増幅器120の回路構成の一例を示す図である。図10の例では、差動増幅器120は、抵抗121、抵抗122、NMOS(Negative-channel Metal Oxide Semiconductor)トランジスター123、NMOSトランジスター124、定電流源125、NMOSトランジスター126、NMOSトランジスター127、抵抗128及び抵抗129を含んで構成されている。図10では、例えば、入力端子IP20が非反転入力端子であり、入力端子IN20が反転入力端子である。また、出力端子OP20が非反転出力端子であり、出力端子ON20が反転出力端子である。
NMOSトランジスター123は、ゲート端子が入力端子IP20と接続され、ソース端子が定電流源125の一端と接続され、ドレイン端子が抵抗121を介して電源端子T1(図8参照)と接続されている。
NMOSトランジスター124は、ゲート端子が入力端子IN20と接続され、ソース端子が定電流源125の一端と接続され、ドレイン端子が抵抗122を介して電源端子T1(図8参照)と接続されている。
定電流源125の他端は、電源端子T2(図8参照)と接続されている。
NMOSトランジスター126は、ゲート端子がNMOSトランジスター123のドレイン端子と接続され、ソース端子が抵抗128を介して電源端子T2(図8参照)と接続され、ドレイン端子が電源端子T1(図8参照)と接続されている。
NMOSトランジスター127は、ゲート端子がNMOSトランジスター124のドレ
イン端子と接続され、ソース端子が抵抗129を介して電源端子T2(図8参照)と接続され、ドレイン端子が電源端子T1(図8参照)と接続されている。
また、NMOSトランジスター126のソース端子は出力端子OP20と接続され、NMOSトランジスター127のソース端子は出力端子ON20と接続されている。
このように構成されている差動増幅器120は、入力端子IP20と入力端子IN20とに入力される1対の信号を非反転増幅して出力端子OP20と出力端子ON20とから出力する。
図8に戻り、本実施形態では、位相シフト回路110及び差動増幅器120により、SAWフィルター102の出力ポートOP1及び出力ポートOP2から入力ポートIP1及び入力ポートIP2に至る信号経路上を1対の信号が伝搬して正帰還の閉ループが構成され、当該1対の信号が発振信号となる。すなわち、位相シフト回路110及び差動増幅器120により、発振回路103が構成される。なお、発振回路103は、適宜、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
図11の上段に、SAWフィルター102の出力ポートOP1から出力される信号(周波数f)の波形を実線で示し、SAWフィルター102の出力ポートOP2から出力される信号(周波数f)の波形を破線で示す。また、図11の下段に、SAWフィルター102の入力ポートIP1に入力される信号(周波数f)の波形を実線で示し、SAWフィルター102の入力ポートIP2に入力される信号(周波数f)の波形を破線で示す。
図11に示すように、SAWフィルター102の出力ポートOP1から入力ポートIP1に伝搬する信号(実線)と、SAWフィルター102の出力ポートOP2から入力ポートIP2に伝搬する信号(破線)とは互いに逆相である。ここで、「互いに逆相」とは、位相差が正確に180°の場合だけでなく、例えば、SAWフィルター102の出力ポートOP1から入力ポートIP1に至る帰還経路の配線と、SAWフィルター102の出力ポートOP2から入力ポートIP2に至る帰還経路の配線との、長さ、抵抗及び容量の差や製造誤差に起因して生じる差動増幅器120が有する素子の特性の差等の分だけ、位相差が180°と異なる場合も含む概念である。
このように、本実施形態の発振回路103は、SAWフィルター102の出力ポートOP1及び出力ポートOP2から出力される差動信号(互いに逆相の1対の信号)を差動増幅器120で増幅してSAWフィルター102の入力ポートIP1及び入力ポートIP2に帰還させることで閉ループの帰還経路を構成して発振する。すなわち、発振回路103は、差動で動作し、IDT191及びIDT192の電極指ピッチの値dに応じた周波数fで発振する。
本実施形態の発振回路103は、位相シフト回路110の可変容量素子113の容量値を変化させることで、SAWフィルター102の通過帯域内において、コイル111のインダクタンス及びコイル112のインダクタンスに応じた可変幅で発振信号の周波数fを変化させることができる。コイル111のインダクタンス及びコイル112のインダクタンスが大きいほど周波数fの可変幅が大きい。
図8に戻り、発振器100は、発振回路103よりも後段に、コンデンサー132、コンデンサー134、差動増幅器140、コンデンサー152、コンデンサー154、逓倍回路160、ハイパスフィルター170及び出力回路180が設けられている。
コンデンサー132は、一端が差動増幅器120の非反転出力端子(図10の出力端子OP20)と接続され、他端が差動増幅器140の非反転入力端子と接続されている。また、コンデンサー134は、一端が差動増幅器120の反転出力端子(図10の出力端子ON20)と接続され、他端が差動増幅器140の反転入力端子と接続されている。このコンデンサー132及びコンデンサー134は、DCカット用のコンデンサーとして機能し、差動増幅器120の非反転出力端子(図10の出力端子OP20)及び反転出力端子(図10の出力端子ON20)から出力される各信号のDC成分を除去する。
差動増幅器140は、発振回路103から逓倍回路160に至る信号経路上に設けられている。差動増幅器140は、非反転入力端子と反転入力端子とに入力される差動信号を増幅した差動信号を非反転出力端子と反転出力端子とから出力する。
図12は、差動増幅器140の回路構成の一例を示す図である。図12の例では、差動増幅器140は、抵抗141、抵抗142、NMOSトランジスター143、NMOSトランジスター144及び定電流源145を含んで構成されている。図12では、例えば、入力端子IP40が非反転入力端子であり、入力端子IN40が反転入力端子である。また、出力端子OP40が非反転出力端子であり、出力端子ON40が反転出力端子である。
NMOSトランジスター143は、ゲート端子が入力端子IP40と接続され、ソース端子が定電流源145の一端と接続され、ドレイン端子が抵抗141を介して電源端子T1(図8参照)と接続されている。
NMOSトランジスター144は、ゲート端子が入力端子IN40と接続され、ソース端子が定電流源145の一端と接続され、ドレイン端子が抵抗142を介して電源端子T1(図8参照)と接続されている。
定電流源145の他端は、電源端子T2(図8参照)と接続されている。
また、NMOSトランジスター143のドレイン端子は出力端子OP40と接続され、NMOSトランジスター144のドレイン端子は出力端子ON40と接続されている。
このように構成されている差動増幅器140は、入力端子IP40と入力端子IN40とに入力される差動信号を反転増幅し、増幅した差動信号を出力端子OP40と出力端子ON40とから出力する。
図8に戻り、コンデンサー152は、一端が差動増幅器140の非反転出力端子(図12の出力端子OP40)と接続され、他端が逓倍回路160の非反転入力端子と接続されている。また、コンデンサー154は、一端が差動増幅器140の反転出力端子(図12の出力端子ON40)と接続され、他端が逓倍回路160の反転入力端子と接続されている。このコンデンサー152及びコンデンサー154は、DCカット用のコンデンサーとして機能し、差動増幅器140の非反転出力端子(図12の出力端子OP40)及び反転出力端子(図12の出力端子ON40)から出力される各信号のDC成分を除去する。
逓倍回路160は、差動で動作し、非反転入力端子と反転入力端子とに入力される差動信号の周波数fを逓倍した差動信号を非反転出力端子と反転出力端子とから出力する。
図13は、逓倍回路160の回路構成の一例を示す図である。図13の例では、逓倍回路160は、抵抗161、抵抗162、NMOSトランジスター163、NMOSトランジスター164、NMOSトランジスター165、NMOSトランジスター166、NM
OSトランジスター167、NMOSトランジスター168及び定電流源169を含んで構成されている。図13では、例えば、入力端子IP60が非反転入力端子であり、入力端子IN60が反転入力端子である。また、出力端子OP60が非反転出力端子であり、出力端子ON60が反転出力端子である。
NMOSトランジスター163は、ゲート端子が入力端子IP60と接続され、ソース端子がNMOSトランジスター165のドレイン端子と接続され、ドレイン端子が抵抗161を介して電源端子T1(図8参照)と接続されている。
NMOSトランジスター164は、ゲート端子が入力端子IN60と接続され、ソース端子がNMOSトランジスター165のドレイン端子と接続され、ドレイン端子が抵抗162を介して電源端子T1(図8参照)と接続されている。
NMOSトランジスター165は、ゲート端子が入力端子IP60と接続され、ソース端子が定電流源169の一端と接続され、ドレイン端子がNMOSトランジスター163のソース端子及びNMOSトランジスター164のソース端子と接続されている。
NMOSトランジスター166は、ゲート端子が入力端子IN60と接続され、ソース端子がNMOSトランジスター168のドレイン端子と接続され、ドレイン端子が抵抗161を介して電源端子T1(図8参照)と接続されている。
NMOSトランジスター167は、ゲート端子が入力端子IP60と接続され、ソース端子がNMOSトランジスター168のドレイン端子と接続され、ドレイン端子が抵抗162を介して電源端子T1(図8参照)と接続されている。
NMOSトランジスター168は、ゲート端子が入力端子IN60と接続され、ソース端子が定電流源169の一端と接続され、ドレイン端子がNMOSトランジスター166のソース端子及びNMOSトランジスター167のソース端子と接続されている。
定電流源169の他端は、電源端子T2(図8参照)と接続されている。
また、NMOSトランジスター163のドレイン端子及びNMOSトランジスター166のドレイン端子は出力端子OP60と接続され、NMOSトランジスター164のドレイン端子及びNMOSトランジスター167のドレイン端子は出力端子ON60と接続されている。
このように構成されている逓倍回路160は、入力端子IP60と入力端子IN60とに入力される差動信号の周波数fの2倍の周波数2fの差動信号を生成し、出力端子OP60と出力端子ON60とから出力する。特に、逓倍回路160は、平衡変調回路であり、原理的には、入力端子IP60と入力端子IN60とに入力される差動信号(fの信号)が出力端子OP60と出力端子ON60とから出力されない構成である。この逓倍回路160によれば、各NMOSトランジスターや各抵抗の製造ばらつきを考慮しても、出力端子OP60と出力端子ON60とから出力されるfの信号成分を小さくすることができ、純度の高い(周波数精度の高い)2fの差動信号が得られ、かつ、回路面積も比較的小さい。
図8に戻り、逓倍回路160の非反転出力端子(図13の出力端子OP60)はハイパスフィルター170の非反転入力端子と接続されている。また、逓倍回路160の反転出力端子(図13の出力端子ON60)はハイパスフィルター170の反転入力端子と接続されている。
ハイパスフィルター170は、逓倍回路160から出力回路180に至る信号経路上に設けられている。ハイパスフィルター170は、差動で動作し、非反転入力端子と反転入力端子とに入力される差動信号から低周波成分が減衰された差動信号を非反転出力端子と反転出力端子とから出力する。
図14は、ハイパスフィルター170の回路構成の一例を示す図である。図14の例では、ハイパスフィルター170は、抵抗171、コンデンサー172、コンデンサー173、コイル174、コンデンサー175、コンデンサー176及び抵抗177を含んで構成されている。図14では、例えば、入力端子IP70が非反転入力端子であり、入力端子IN70が反転入力端子である。また、出力端子OP70が非反転出力端子であり、出力端子ON70が反転出力端子である。
抵抗171は、一端が入力端子IP70及びコンデンサー172の一端と接続され、他端が入力端子IN70及びコンデンサー173の一端と接続されている。
コンデンサー172は、一端が入力端子IP70及び抵抗171の一端と接続され、他端がコイル174の一端及びコンデンサー175の一端と接続されている。
コンデンサー173は、一端が入力端子IN70及び抵抗171の他端と接続され、他端がコイル174の他端及びコンデンサー176の一端と接続されている。
コイル174は、一端がコンデンサー172の他端及びコンデンサー175の一端と接続され、他端がコンデンサー173の他端及びコンデンサー176の一端と接続されている。
コンデンサー175は、一端がコンデンサー172の他端及びコイル174の一端と接続され、他端が抵抗177の一端と接続されている。
コンデンサー176は、一端がコンデンサー173の他端及びコイル174の他端と接続され、他端が抵抗177の他端と接続されている。
抵抗177は、一端がコンデンサー175の他端と接続され、他端がコンデンサー176の他端と接続されている。
また、コンデンサー175の他端及び抵抗177の一端は出力端子OP70と接続され、コンデンサー176の他端及び抵抗177の他端は出力端子ON70と接続されている。
このように構成されているハイパスフィルター170は、入力端子IP70と入力端子IN70とに入力される差動信号から低周波成分を減衰させた差動信号を生成し、出力端子OP70と出力端子ON70とから出力する。
図15は、ハイパスフィルター170の周波数特性の一例を示す図である。図15には、ハイパスフィルター170の入力信号である逓倍回路160の出力信号の周波数スペクトルも破線で図示されている。図15において、横軸は周波数であり、縦軸はゲイン(ハイパスフィルター170の周波数特性の場合)又はパワー(逓倍回路160の出力信号の周波数スペクトルの場合)である。図15に示すように、ハイパスフィルター170のカットオフ周波数fはfと2fの間になるように、各抵抗の抵抗値、各コンデンサーの容量値及びコイル174のインダクタンス値が設定されている。前述したように、逓倍
回路160は、fの信号成分が小さく純度の高い(周波数精度の高い)2fの差動信号を出力するが、図15に示すように、ハイパスフィルター170により、そのカットオフ周波数fよりも低いfの信号成分は減衰するため、さらに純度の高い(周波数精度の高い)2fの差動信号が得られる。
図8に戻り、ハイパスフィルター170の非反転出力端子(図14の出力端子OP70)は出力回路180の非反転入力端子と接続されている。また、ハイパスフィルター170の反転出力端子(図14の出力端子ON70)は出力回路180の反転入力端子と接続されている。
出力回路180は、逓倍回路160及びハイパスフィルター170の後段に設けられている。出力回路180は、差動で動作し、非反転入力端子と反転入力端子とに入力される差動信号を所望の電圧レベル(あるいは電流レベル)の信号に変換した差動信号を生成し、非反転出力端子と反転出力端子とから出力する。出力回路180の非反転出力端子は集積回路101の出力端子T5と接続され、出力回路180の反転出力端子は集積回路101の出力端子T6と接続されている。集積回路101の出力端子T5,T6は、発振器100の外部端子と接続されている。そして、出力回路180が変換した差動信号(発振信号)は、集積回路101の出力端子T5及び出力端子T6を経由して、発振器100の2つの外部端子から外部に出力される。
図16は、出力回路180の回路構成の一例を示す図である。図16の例では、出力回路180は、差動増幅器181、NPNトランジスター182及びNPNトランジスター183を含んで構成されている。図16では、例えば、入力端子IP80が非反転入力端子であり、入力端子IN80が反転入力端子である。また、出力端子OP80が非反転出力端子であり、出力端子ON80が反転出力端子である。
差動増幅器181は、非反転入力端子が入力端子IP80と接続され、反転入力端子が入力端子IN80と接続され、非反転出力端子がNPNトランジスター182のベース端子と接続され、反転出力端子がNPNトランジスター183のベース端子と接続され、電源端子T1(図8参照)から供給される電源電圧VDDと電源端子T2とから供給される電源電圧VSSに基づいて動作する。
NPNトランジスター182は、ベース端子が差動増幅器181の非反転出力端子と接続され、コレクター端子が電源端子T1(図8参照)と接続され、エミッター端子が出力端子OP80と接続されている。
NPNトランジスター183は、ベース端子が差動増幅器181の反転出力端子と接続され、コレクター端子が電源端子T1(図8参照)と接続され、エミッター端子が出力端子ON80と接続されている。
このように構成されている出力回路180は、PECL(Positive Emitter Coupled Logic)回路あるいはLV−PECL(Low-Voltage Positive Emitter Coupled Logic)回路であり、出力端子OP80及び出力端子ON80を所定の電位V1にプルダウンすることで、入力端子IP80と入力端子IN80とから入力される差動信号を、ハイレベルをVDD−VCE、ローレベルをV1とする差動信号に変換して、出力端子OP80と出力端子ON80とから出力する。なお、VCEは、NPNトランジスター182あるいはNPNトランジスター183のコレクター−エミッター間電圧である。
さらに、図8に示すように、本実施形態の発振器100は、集積回路101において、発振回路103に対するバイパスコンデンサー104、差動増幅器140に対するバイパ
スコンデンサー105、逓倍回路160に対するバイパスコンデンサー106及び出力回路180に対するバイパスコンデンサー107を備えている。そして、発振回路103とバイパスコンデンサー104とにより発振回路ブロック501が構成され、差動増幅器140とバイパスコンデンサー105とにより差動増幅回路ブロック502が構成され、逓倍回路160とバイパスコンデンサー106とにより逓倍回路ブロック503が構成され、出力回路180とバイパスコンデンサー107とにより出力回路ブロック504が構成されている。
図17は、集積回路101の半導体基板に形成される電源端子T1,T2、発振回路ブロック501、差動増幅回路ブロック502、逓倍回路ブロック503及び出力回路ブロック504の配置例を示す平面図である。
図17に示すように、本実施形態の発振器100では、集積回路101において、発振回路ブロック501、差動増幅回路ブロック502、逓倍回路ブロック503及び出力回路ブロック504がそれぞれ矩形状に形成されている。これにより、発振回路ブロック501、差動増幅回路ブロック502、逓倍回路ブロック503及び出力回路ブロック504が効率良く配置され、集積回路101のチップ面積が低減されている。
また、図示を省略するが、集積回路101の平面視において、発振回路103の少なくとも一部とバイパスコンデンサー104の少なくとも一部が重なっている。また、差動増幅器140の少なくとも一部とバイパスコンデンサー105の少なくとも一部が重なっている。また、逓倍回路160の少なくとも一部とバイパスコンデンサー106の少なくとも一部が重なっている。また、出力回路180の少なくとも一部とバイパスコンデンサー107の少なくとも一部が重なっている。これにより、発振回路ブロック501、差動増幅回路ブロック502、逓倍回路ブロック503及び出力回路ブロック504の面積が低減され、集積回路1のチップ面積がさらに低減されるとともに、バイパスコンデンサー104〜107が十分に機能するため、発振回路103、差動増幅器140、逓倍回路160及び出力回路180の各動作によって生じる電源電圧VDDの変動を低減させることができる。
例えば、発振回路103が出力する発振信号の周波数をf、発振回路103の動作によって電源配線を流れる電流のピーク値をI1、当該電流による電源電圧VDDの変動量をV1、バイパスコンデンサー104の容量値をC1としたとき、C1≧I1/(V1×f)であってもよい。このようにすれば、発振回路103の動作によって電源配線を電流が流れる時間は、発振回路103が出力する発振信号の周期1/fよりも短いため、バイパスコンデンサー104は十分な容量値を有することになり、発振回路103の動作によって生じる電源電圧VDDの変動を効果的に低減させることができる。
また、例えば、逓倍回路160の逓倍数をN(=2)、逓倍回路160の動作によって電源配線を流れる電流のピーク値をI2、当該電流による電源電圧VDDの変動量をV2、バイパスコンデンサー106の容量値をC2としたとき、C2≧I2/(V2×N×f)であってもよい。このようにすれば、逓倍回路160の動作によって電源配線を電流が流れる時間は、逓倍回路160の出力信号の周期1/(N×f)よりも短いため、バイパスコンデンサー106は十分な容量値を有することになり、逓倍回路160の動作によって生じる電源電圧VDDの変動を効果的に低減させることができる。
この集積回路101としては、上述した集積回路1あるいは上述した設計方法を用いて製造された集積回路が適用可能である。例えば、集積回路101に含まれる発振回路ブロック501、発振回路103及びバイパスコンデンサー104は、それぞれ、集積回路1に含まれる回路ブロック10−1、機能回路2−1及びコンデンサー3−1に相当する。
また、例えば、集積回路101に含まれる逓倍回路ブロック503、逓倍回路160及びバイパスコンデンサー106は、それぞれ、集積回路1に含まれる回路ブロック10−2、機能回路2−2及びコンデンサー3−2に相当する。また、例えば、集積回路101に含まれる差動増幅回路ブロック502、差動増幅器140及びバイパスコンデンサー105は、それぞれ、集積回路1に含まれる回路ブロック10−3、機能回路2−3及びコンデンサー3−3に相当する。また、例えば、集積回路101に含まれる出力回路ブロック504、出力回路180及びバイパスコンデンサー107は、それぞれ、集積回路1に含まれる回路ブロック10−4、機能回路2−4及びコンデンサー3−4に相当する。
本実施形態によれば、チップ面積の増加を低減させながら各機能回路の動作によって生じる電源電圧VDDの変動を低減させることが可能な集積回路101を備えることにより、例えば、信頼性の高い発振器100を低コストで実現することが可能である。
4.電子機器
図18は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器300は、発振器310、CPU(Central Processing Unit)320、操作部330、ROM(Read Only Memory)340、RAM(Random Access Memory)350、通信部360、表示部370を含んで構成されている。なお、本実施形態の電子機器は、図18の構成要素(各部)の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
発振器310は、発振信号を発生させ、CPU320に出力する。CPU320(処理部)は、ROM340等に記憶されているプログラムに従い、発振器310から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、CPU320は、操作部330からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部360を制御する処理、表示部370に各種の情報を表示させるための表示信号を送信する処理等を行う。
操作部330は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をCPU320に出力する。
ROM340は、CPU320が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
RAM350は、CPU320の作業領域として用いられ、ROM340から読み出されたプログラムやデータ、操作部330から入力されたデータ、CPU320が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部360は、CPU320と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部370は、LCD(Liquid Crystal Display)等により構成される表示装置であり、CPU320から入力される表示信号に基づいて各種の情報を表示する。表示部370には操作部330として機能するタッチパネルが設けられていてもよい。
発振器310として例えば上述した実施形態の発振器100を適用することにより、信頼性の高い電子機器を実現することができる。
このような電子機器300としては種々の電子機器が考えられ、例えば、光ファイバー等を用いた光伝送装置等のネットワーク機器、放送機器、人工衛星や基地局で利用される
通信機器、GPS(Global Positioning System)モジュール、パーソナルコンピューター(例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター)、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置(例えば、インクジェットプリンター)、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳(通信機能付も含む)、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、POS(Point Of Sale)端末、医療機器(例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡)、魚群探知機、各種測定機器、計器類(例えば、車両、航空機、船舶の計器類)、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、PDR(歩行者位置方位計測)等が挙げられる。
本実施形態の電子機器300の一例として、上述した発振器310を基準信号源として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器310として、例えば、上記の実施形態の発振器100を適用することにより、例えば通信基地局などに利用可能な、従来よりも周波数精度の高い、高性能、高信頼性を所望される電子機器300を実現することも可能である。
また、本実施形態の電子機器300の他の一例として、通信部360が外部クロック信号を受信し、CPU320(処理部)が、当該外部クロック信号と発振器310の出力信号とに基づいて、発振器310の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。
5.移動体
図19は、本実施形態の移動体の一例を示す図(上面図)である。図19に示す移動体400は、発振器410、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー420,430,440、バッテリー450、バックアップ用バッテリー460を含んで構成されている。なお、本実施形態の移動体は、図19の構成要素(各部)の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
発振器410は、発振信号を出力する。発振器410が出力する発振信号は、コントローラー420,430,440に供給され、例えばクロック信号として用いられる。
バッテリー450は、発振器410及びコントローラー420,430,440に電力を供給する。バックアップ用バッテリー460は、バッテリー450の出力電圧が閾値よりも低下した時、発振器410及びコントローラー420,430,440に電力を供給する。
発振器410として例えば上述した各実施形態の発振器100を適用することにより、信頼性の高い移動体を実現することができる。
このような移動体400としては種々の移動体が考えられ、例えば、自動車(電気自動車も含む)、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能であ
る。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
1…集積回路、2−1〜2−n…機能回路、3−1〜3−n…コンデンサー、3a−1〜3a−n…コンデンサー、3b−1〜3b−n…コンデンサー、4a…MOSトランジスター、4b…MOSトランジスター、4c…MOSトランジスター、10−1〜10−n…回路ブロック、20…電源配線、30…電源配線、31…配線、32…配線、33…配線、34a…配線、34b…配線、34c…配線、35a…配線、35b…配線、35c…配線、41…ビア、42…ビア、43…ビア、44a…コンタクト、44b…コンタクト、44c…コンタクト、45a…コンタクト、45b…コンタクト、45c…コンタクト、50…半導体基板、51…絶縁層、52…絶縁層、53…絶縁層、54…絶縁層、100…発振器、101…集積回路、102…SAWフィルター、110…位相シフト回路、111…コイル、112…コイル、113…可変容量素子、120…差動増幅器、121…抵抗、122…抵抗、123…NMOSトランジスター、124…NMOSトランジスター、125…定電流源、126…NMOSトランジスター、127…NMOSトランジスター、128…抵抗、129…抵抗、132…コンデンサー、134…コンデンサー、140…差動増幅器、141…抵抗、142…抵抗、143…NMOSトランジスター、144…NMOSトランジスター、145…定電流源、152…コンデンサー、154…コンデンサー、160…逓倍回路、161…抵抗、162…抵抗、163…NMOSトランジスター、164…NMOSトランジスター、165…NMOSトランジスター、166…NMOSトランジスター、167…NMOSトランジスター、168…NMOSトランジスター、169…定電流源、170…ハイパスフィルター、171…抵抗、172…コンデンサー、173…コンデンサー、174…コイル、175…コンデンサー、176…コンデンサー、177…抵抗、180…出力回路、181…差動増幅器、182…NPNトランジスター、183…NPNトランジスター、103…発振回路、190…圧電基板、191…IDT、192…IDT、193…反射器、194…反射器、195…配線、196…配線、197…配線、198…配線、210…処理部、212…バイパスコンデンサー容量値計算部、214…回路ブロックレイアウト情報生成部、216…集積回路レイアウト情報生成部、220…操作部、230…記憶部、240…情報記憶媒体、250…表示部、260…通信部、300…電子機器、310…発振器、320…CPU、330…操作部、340…ROM、350…RAM、360…通信部、370…表示部、400…移動体、410…発振器、420…コントローラー、430…コントローラー、440…コントローラー、450…バッテリー、460…バックアップ用バッテリー、IP1…入力ポート、IP2…入力ポート、OP1…出力ポート、OP2…出力ポート、IP20…入力端子、IP40…入力端子、IP60…入力端子、IP70…入力端子、IP80…入力端子、IN20…入力端子、IN40…入力端子、IN60…入力端子、IN70…入力端子、IN80…入力端子、OP20…出力端子、OP40…出力端子、OP60…出力端子、OP70…出力端子、OP80…出力端子、ON20…出力端子、ON40…出力端子、ON60…出力端子、ON70…出力端子、ON80…出力端子、T1…電源端子、T2…電源端子、T3…出力端子、T4…出力端子、T5…出力端子、T
6…出力端子、T7…入力端子、T8…入力端子

Claims (12)

  1. 第1電源配線から供給される第1電源電圧と第2電源配線から供給される前記第1電源電圧よりも低い第2電源電圧とに基づいて動作する第1〜第n(nは2以上の整数)の機能回路を含む集積回路の設計方法であって、
    前記第1〜第nの機能回路に対して前記第1電源配線と前記第2電源配線との間に電気的に接続される第1〜第nのコンデンサーのうちの、前記第i(iは1以上且つn以下の整数のいずれか)の機能回路について機能を発揮する下限値以上の容量値を有する前記第iのコンデンサーと前記第iの機能回路とを含む前記第iの回路ブロックのレイアウト情報を生成する工程と、
    前記第1〜第nの回路ブロックの前記レイアウト情報を用いて前記集積回路のレイアウト情報を生成する工程と、を含む、集積回路の設計方法。
  2. 前記第iの機能回路の動作によって前記第1電源配線を流れる電流のピーク値をIi、当該電流が流れる時間をTi、当該電流による前記第1電源電圧の変動量をViとしたとき、前記第iのコンデンサーの容量の前記下限値Ci_minを、Ci_min=(Ii×Ti)/Viとして計算する工程を含む、請求項1に記載の集積回路の設計方法。
  3. 前記第iの回路ブロックのレイアウト情報を生成する工程において、
    前記第iの回路ブロックが矩形状になるように、前記第iのコンデンサーを配置する、請求項1又は2に記載の集積回路の設計方法。
  4. 前記第iの回路ブロックのレイアウト情報を生成する工程において、
    前記第iの機能回路が有する機能素子の少なくとも一部と前記第iのコンデンサーの少なくとも一部とが重なるように、前記第iのコンデンサーを配置する、請求項1乃至3のいずれか1項に記載の集積回路の設計方法。
  5. 第1電源配線から供給される第1電源電圧と第2電源配線から供給される前記第1電源電圧よりも低い第2電源電圧とに基づいて動作する第1〜第n(nは2以上の整数)の機能回路と、
    前記第1〜第nの機能回路に対して前記第1電源配線と前記第2電源配線との間に電気的に接続される第1〜第nのコンデンサーと、を含み、
    平面視において、前記第i(iは1以上且つn以下の整数のいずれか)の機能回路が有する機能素子の少なくとも一部と、前記第1〜第nのコンデンサーのうちの前記第iのコンデンサーの少なくとも一部とが重なるように、前記第iのコンデンサーが配置されている、集積回路。
  6. 前記第iの機能回路の動作によって前記第1電源配線を流れる電流のピーク値をIi、当該電流が流れる時間をTi、当該電流による前記第1電源電圧の変動量をVi、前記第iのコンデンサーの容量値をCiとしたとき、Ci≧(Ii×Ti)/Viである、請求項5に記載の集積回路。
  7. 平面視において、前記第iの機能回路が配置されている領域と前記第iのコンデンサーが配置されている領域とからなる領域は矩形状である、請求項5又は6に記載の集積回路。
  8. 前記第1の機能回路は、発振信号を出力する発振回路を含み、
    前記発振信号の周波数をf、前記第1の機能回路の動作によって前記第1電源配線を流れる電流のピーク値をI1、当該電流による前記第1電源電圧の変動量をV1、前記第1のコンデンサーの容量値をC1としたとき、C1≧I1/(V1×f)である、請求項5
    乃至7のいずれか1項に記載の集積回路。
  9. 前記第2の機能回路は、前記発振信号を逓倍する逓倍回路を含み、
    前記逓倍回路の逓倍数をN、前記第2の機能回路の動作によって前記第1電源配線を流れる電流のピーク値をI2、当該電流による前記第1電源電圧の変動量をV2、前記第2のコンデンサーの容量値をC2としたとき、C2≧I2/(V2×N×f)である、請求項8に記載の集積回路。
  10. 請求項5乃至9のいずれか一項に記載の集積回路を備えている、発振器。
  11. 請求項10に記載の発振器を備えている、電子機器。
  12. 請求項10に記載の発振器を備えている、移動体。
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