JP2016134739A - Ｄ／ａ変換回路、発振器、電子機器及び移動体 - Google Patents

Ｄ／ａ変換回路、発振器、電子機器及び移動体 Download PDF

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Abstract

【課題】高精度でありながら小型化が可能なＤ／Ａ変換回路を提供すること。
【解決手段】Ｄ／Ａ変換回路１００は、半導体基板上に形成された、抵抗体Ｒと抵抗体Ｒに設けられた複数のコンタクトとを用いて構成され、直列に接続されている複数の抵抗ＲＭ０〜ＲＭ２５５と、当該複数のコンタクトの各々とそれぞれ接続される複数のＭＯＳトランジスターＮ０〜Ｎ１２７，Ｐ１２８〜Ｐ２５５と、半導体基板の平面視において、抵抗体Ｒを挟んで、複数のＭＯＳトランジスターの各々と反対側に配置された複数のダミー電極ＤＭ０〜ＤＭ２５５と、を含む。ダミー電極の各々は、抵抗体Ｒを挟んで反対側に配置されているＭＯＳトランジスターのゲート電極が第１電位のときは第２の電位となり、第２の電位のときは第１の電位となる。第１の電位と第２の電位のうち、一方は当該ＭＯＳトランジスターを導通させる電位であり、他方は導通させない電位である。
【選択図】図４

Description

本発明は、Ｄ／Ａ変換回路、発振器、電子機器及び移動体に関する。
Ｄ／Ａコンバーターの分解能を上げるために小型かつ高ビット化を進めると、分圧抵抗を構成する抵抗体の面積はほとんど変わらないものの、Ｐチャネル型ＭＯＳトランジスターとＮチャネル型ＭＯＳトランジスターで構成されるスイッチの数が増えるため、全体としての面積が大きく増加する。これに対して、中間電位より高電位側ではＰチャネル型ＭＯＳトランジスターをスイッチ（ＰＭＯＳスイッチ）として使用し、低電位側ではＮチャネル型ＭＯＳトランジスターをスイッチ（ＮＭＯＳスイッチ）として使用することにより、スイッチの占有面積を半減することができるため、Ｄ／Ａコンバーターの小型かつ高ビット化が可能になる。
この場合、ＰＭＯＳスイッチ群やＮＭＯＳスイッチ群においてオン状態に選択されるスイッチは少数であり、大半のスイッチはオフ状態（ＰＭＯＳスイッチのゲート電極が高電位、ＮＭＯＳスイッチのゲート電極が低電位）で稼働する。このとき、ＰＭＯＳスイッチ群では大半のゲート電極が高電位となるため、ＰＭＯＳスイッチに近い分圧抵抗の大半はその周囲が高電位になる。また、ＮＭＯＳスイッチ群では大半のゲート電極が低電位となるため、ＮＭＯＳスイッチに近い分圧抵抗の大半はその周囲が低電位になる。
本願発明者は、ポリシリコンで構成された抵抗の抵抗値とその上の配線層（ポリシリコン層に近い順にＡＬＡ，ＡＬＢ，ＡＬＣ，ＡＬＤ）に形成された配線の電位との関係について実験を行ったところ、図１３のような結果が得られた。図１３において、横軸は配線の電位であり、縦軸は抵抗の抵抗値である。図１３に示す実験結果より、抵抗の周囲の電位が高くなるほど抵抗値が増加し、この傾向は抵抗と配線との距離が短いほど顕著になることがわかった。
従って、Ｄ／Ａコンバーターにおいて、ＰＭＯＳスイッチに近い分圧抵抗の大半はその周囲が高電位になるため本来の抵抗値よりも高い抵抗値となり、ＮＭＯＳスイッチに近い分圧抵抗の大半は本来の抵抗値よりも低い抵抗値となると考えられる。そのため、Ｄ／Ａ変換の積分非直線性（ＩＮＬ：Integral Non-Linearity）が中心コードを境にＶ字型になってしまう。特に、小型かつ高ビット化のために、分圧抵抗を構成する抵抗体とＭＯＳスイッチをできるだけ近接させて配置すると、図１４に示すように、Ｄ／Ａ変換のＩＮＬがより顕著にＶ字型になることがわかった。なお、図１４において、横軸はＤ／Ａコンバーターに入力される１６ビットデジタルコードの値であり、縦軸は積分非直線性（ＩＮＬ）である。
このような電圧差に応じて抵抗値が変化する問題の解決策として、特許文献１では、両端をバイアスされた抵抗素子層の下部又は上部の少なくとも一方を覆う第１の導電層及び第２の導電層によって、抵抗素子層の周辺の半導体基板との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑えることができる抵抗素子が提案されている。
特開２０１２−１０９５３５号公報
しかしながら、特許文献１に記載の抵抗素子は第１の導電層や第２の導電層の分だけレイアウト面積が増加するため、小型かつ高ビットのＤ／Ａコンバーターに使用することはできない。また、特許文献１に記載の抵抗素子を実現するためには、第１の導電層や第２の導電層を形成する必要があるため、製造コストも増加し、場合によっては製造プロセスの開発が必要となる場合もあり、容易に適用することができない。
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、積分非直線性誤差を改善することが可能なＤ／Ａ変換回路を提供することができる。また、本発明のいくつかの態様によれば、当該Ｄ／Ａ変換回路を用いた発振器、電子機器及び移動体を提供することができる。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
［適用例１］
本適用例に係るＤ／Ａ変換回路は、半導体基板上に形成された、抵抗体と当該抵抗体に設けられた複数のコンタクトとを用いて構成され、直列に接続されている複数の抵抗と、前記複数のコンタクトの各々とそれぞれ接続される複数のＭＯＳトランジスターと、前記半導体基板の平面視において、前記抵抗体を挟んで、前記複数のＭＯＳトランジスターの各々と反対側に配置された、前記複数のＭＯＳトランジスターの電極とは異なる複数のダミー電極と、を含み、前記複数のダミー電極の各々は、前記抵抗体を挟んで反対側に配置されている前記ＭＯＳトランジスターのゲート電極が第１電位のときは第２の電位となり、当該ＭＯＳトランジスターのゲート電極が第２の電位のときは第１の電位となり、前記第１の電位と第２の電位のうち、一方は前記ＭＯＳトランジスターを導通させる電位であり、他方は前記ＭＯＳトランジスターを導通させない電位である。
本適用例に係るＤ／Ａ変換回路によれば、抵抗体を挟んで複数のＭＯＳトランジスターの各々と反対側に配置された複数のダミー電極の各々の電位と、当該複数のＭＯＳトランジスターの各々のゲート電極の電位とが互いに逆相（第１の電位と第２の電位）となるため、抵抗体に形成された複数の抵抗の各々にかかる電界を打ち消すように作用する。従って、本適用例に係るＤ／Ａ変換回路によれば、複数の抵抗による分圧に基づき生成される出力電圧の精度を向上させることができる。
また、本適用例に係るＤ／Ａ変換回路によれば、例えば、各抵抗と各ゲート電極や各ダミー電極との距離が一定に配置されていれば、この距離を短くしてもゲート電極の配置による各抵抗の抵抗値への影響の差が小さいため、小型化が可能である。
［適用例２］
上記適用例に係るＤ／Ａ変換回路は、前記複数のダミー電極の各々は、ポリシリコンで構成されていてもよい。
本適用例によれば、複数の抵抗がポリシリコンと同じ層に形成される場合において、各ＭＯＳトランジスターのゲート電極の電位による電界を効果的に打消すことができるので、高精度でありながら小型化が可能なＤ／Ａ変換回路を実現することができる。
［適用例３］
上記適用例に係るＤ／Ａ変換回路は前記抵抗体と、前記ＭＯＳトランジスターのゲート電極との距離が１μｍ以下であってもよい。
本適用例に係るＤ／Ａ変換回路によれば、抵抗体は、デザインルールに違反するほどに、ＭＯＳトランジスターと近づけて配置されるので、小型化が可能である。
［適用例４］
上記適用例に係るＤ／Ａ変換回路において、前記複数のダミー電極の各々の電位を制御する制御手段を含んでもよい。
［適用例５］
上記適用例に係るＤ／Ａ変換回路において、前記複数のＭＯＳトランジスターの各々は、Ｐチャネル型ＭＯＳトランジスター又はＮチャネル型ＭＯＳトランジスターであり、
前記複数の抵抗のうち、第１の抵抗は、高電位側の端子が前記Ｐチャネル型ＭＯＳトランジスターと接続され、かつ、低電位側の端子が前記Ｎチャネル型ＭＯＳトランジスターと接続されており、前記複数の抵抗のうち、前記第１の抵抗よりも高電位側の各抵抗は、一端が互いに異なる前記Ｐチャネル型ＭＯＳトランジスターと接続されており、前記複数の抵抗のうち、前記第１の抵抗よりも低電位側の各抵抗は、一端が互いに異なる前記Ｎチャネル型ＭＯＳトランジスターと接続されていてもよい。
本適用例に係るＤ／Ａ変換回路によれば、第１の抵抗よりも高電位側の抵抗に接続されるスイッチがＰチャネル型ＭＯＳトランジスターで構成され、第１の抵抗よりも低電位側の抵抗に接続されるスイッチがＮチャネル型ＭＯＳトランジスターで構成されるので、すべてのスイッチが相補型アナログスイッチ（トランスファーゲート）で構成される場合と比較して、スイッチのためのレイアウト面積を約半分にすることができる。従って、本適用例によれば、より小型のＤ／Ａ変換回路を実現することができる。
［適用例６］
上記適用例に係るＤ／Ａ変換回路において、前記第１の抵抗よりも高電位側の前記各抵抗は、低電位側の端子と接続されている前記Ｐチャネル型ＭＯＳトランジスターと対向しており、前記第１の抵抗よりも低電位側の前記各抵抗は、高電位側の端子と接続されている前記Ｎチャネル型ＭＯＳトランジスターと対向していてもよい。
本適用例に係るＤ／Ａ変換回路によれば、Ｐチャネル型ＭＯＳトランジスターが形成されるＮウェルと、Ｎチャネル型ＭＯＳトランジスターが形成されるＰウェルとのウェル境界が第１の抵抗の近傍となる。従って、Ｎウェル領域の幅とＰウェル領域の幅の和を抵抗体の長手方向の長さに合わせることが可能となり、Ｄ／Ａ変換回路のレイアウト面積を縮小することができる。
［適用例７］
本適用例に係る発振器は、上記のいずれかのＤ／Ａ変換回路を備えている。
本適用例に係る発振器によれば、高精度でありながら小型のＤ／Ａ変換回路を用いるので、発振周波数の精度が高い小型の発振器を実現することができる。
［適用例８］
本適用例に係る電子機器は、上記のいずれかのＤ／Ａ変換回路を備えている。
［適用例９］
本適用例に係る移動体は、上記のいずれかのＤ／Ａ変換回路を備えている。
これらの適用例によれば、高精度でありながら小型のＤ／Ａ変換回路を用いるので、例
えば、信頼性の高い電子機器及び移動体を実現することができる。
第１実施形態のＤ／Ａ変換回路の構成を示す図。 ＭＯＳトランジスターのオン／オフの制御論理を示す真理値表。 比較例のＤ／Ａ変換回路の一部のレイアウトを示す図。 第１実施形態のＤ／Ａ変換回路の一部のレイアウトを示す図。 第１実施形態のＤ／Ａ変換回路の積分非直線性（ＩＮＬ）の実測結果の一例を示す図。 第２実施形態のＤ／Ａ変換回路の構成を示す図。 第２実施形態のＤ／Ａ変換回路の一部のレイアウトを示す図。 本実施形態の発振器の斜視図。 本実施形態の発振器の構成を示す図。 本実施形態の発振器における制御用ＩＣの他の構成を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の移動体の一例を示す図。 ポリシリコンで構成された抵抗の抵抗値とその上の配線層に形成された配線の電位との関係についての実験結果を示す図。 Ｄ／Ａ変換の積分非直線性（ＩＮＬ）の劣化についての説明図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．Ｄ／Ａ変換回路
１−１．第１実施形態
図１は、第１実施形態のＤ／Ａ変換回路の構成を示す図である。第１実施形態のＤ／Ａ変換回路１００は、上位ＤＡＣ１０１、下位ＤＡＣ１０２、オペアンプ１０３Ｈ，１０３Ｌ，１０４及びスイッチ制御回路１０５を含んで構成されている。第１実施形態のＤ／Ａ変換回路１００は、抵抗分圧型（電圧分配型、抵抗ストリング型、あるいは電圧ポテンショメータ型とも呼ばれる）のＤ／Ａ変換回路であり、入力された１６ビットのデジタルコードの値に応じた６５５３６種類の電圧を出力する。
上位ＤＡＣ１０１は、半導体基板上に形成された、２５６個の抵抗ＲＭ０〜ＲＭ２５５、１９１個のＰチャネル型ＭＯＳトランジスターＰ６６〜Ｐ２５６及び１９０個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１８９を含んで構成されている。
２５６個の抵抗ＲＭ０〜ＲＭ２５５（複数の抵抗の一例）は、グラウンドと基準電圧Ｖｒｅｆの供給線との間に直列に接続されている。
抵抗ＲＭ１２７（第１の抵抗の一例）は、高電位側の端子がＰチャネル型ＭＯＳトランジスターＰ１２８のソースと接続され、かつ、低電位側の端子がＮチャネル型ＭＯＳトランジスターＮ１２７のドレインと接続されている。
抵抗ＲＭ１２７よりも高電位側の各抵抗ＲＭ（ｎ）（ｎ＝１２８〜２５５）は、一端（低電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ）のソースと接続され、他端（高電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ＋１）のソースと接続されている。
抵抗ＲＭ１２７よりも低電位側の各抵抗ＲＭ（ｎ）（ｎ＝１〜１２６）は、一端（低電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ）のドレインと接続され、他端（高電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）のドレインと接続されている。
１段目のＰチャネル型ＭＯＳトランジスターＰ２５６を除く１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５（複数のＭＯＳトランジスターの一例）は、高電位側から１個おきの４個毎にドレインが接続され、２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６（不図示）〜Ｐ１２７の各々のソースと接続される。例えば、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５３，Ｐ２５１，Ｐ２４９のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２７のソースと接続される。また、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５２，Ｐ２５０，Ｐ２４８のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２６のソースと接続される。また、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２４７，Ｐ２４５，Ｐ２４３，Ｐ２４１のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２５のソースと接続される。また、１段目の４個のＰチャネル型ＭＯＳトランジスターＰ２４６，Ｐ２４４，Ｐ２４２，Ｐ２４０のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２４のソースと接続される。
２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６〜Ｐ１２７は、高電位側から１個おきの２個毎にドレインが接続され、３段目の１６個のＰチャネル型ＭＯＳトランジスターＰ８０〜Ｐ９５（いずれも不図示）の各々のソースと接続される。例えば、２段目の２個のＰチャネル型ＭＯＳトランジスターＰ１２７，Ｐ１２５のドレインは３段目のＰチャネル型ＭＯＳトランジスターＰ９５（不図示）のソースと接続される。また、２段目の２個のＰチャネル型ＭＯＳトランジスターＰ１２６，Ｐ１２４のドレインは３段目のＰチャネル型ＭＯＳトランジスターＰ９４（不図示）のソースと接続される。
以降は同様に、３段目の１６個のＰチャネル型ＭＯＳトランジスターＰ８０〜Ｐ９５は、高電位側から１個おきの２個毎にドレインが接続され、４段目の８個のＰチャネル型ＭＯＳトランジスターＰ７２〜Ｐ７９（いずれも不図示）の各々のソースと接続される。また、４段目の８個のＰチャネル型ＭＯＳトランジスターＰ７２〜Ｐ７９は、高電位側から１個おきの２個毎にドレインが接続され、５段目の４個のＰチャネル型ＭＯＳトランジスターＰ６８〜Ｐ７１（いずれも不図示）の各々のソースと接続される。また、５段目の４個のＰチャネル型ＭＯＳトランジスターＰ６８〜Ｐ７１は、高電位側から１個おきの２個毎にドレインが接続され、６段目の２個のＰチャネル型ＭＯＳトランジスターＰ６６，Ｐ６７の各々のソースと接続される。
１段目の１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７（複数のＭＯＳトランジスターの一例）は、低電位側から１個おきの４個毎にソースが接続され、２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９（不図示）の各々のドレインと接続される。例えば、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ０，Ｎ２，Ｎ４，Ｎ６のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２８のドレインと接続される。また、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ１，Ｎ３，Ｎ５，Ｎ７のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２９のドレインと接続される。また、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ８，Ｎ１０，Ｎ１２，Ｎ１４のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１３０のドレインと接続される。また、１段目の４個のＮチャネル型ＭＯＳトランジスターＮ９，Ｎ１１，Ｎ１３，Ｎ１５のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１３１のドレインと接続される。
２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｐ１５９は、低電位側から１個おきの２個毎にソースが接続され、３段目の１６個のＮチャネル型ＭＯＳトランジスターＮ１６０〜Ｎ１７５（いずれも不図示）の各々のドレインと接続される。例えば、２段目の２個のＮチャネル型ＭＯＳトランジスターＮ１２８，Ｎ１３０のソースは３段目のＮチャネル型ＭＯＳトランジスターＮ１６０（不図示）のドレインと接続される。また、２段目の２個のＮチャネル型ＭＯＳトランジスターＮ１２９，Ｎ１３１のソースは３段目のＮチャネル型ＭＯＳトランジスターＮ１６１（不図示）のソースと接続される。
以降は同様に、３段目の１６個のＮチャネル型ＭＯＳトランジスターＮ１６０〜Ｎ１７５は、低電位側から１個おきの２個毎にソースが接続され、４段目の８個のＮチャネル型ＭＯＳトランジスターＮ１７６〜Ｎ１８３（いずれも不図示）の各々のドレインと接続される。また、４段目の８個のＮチャネル型ＭＯＳトランジスターＮ１７６〜Ｎ１８３は、低電位側から１個おきの２個毎にソースが接続され、５段目の４個のＮチャネル型ＭＯＳトランジスターＮ１８４〜Ｎ１８７（いずれも不図示）の各々のドレインと接続される。また、５段目の４個のＮチャネル型ＭＯＳトランジスターＮ１８４〜Ｎ１８７は、低電位側から１個おきの２個毎にソースが接続され、６段目の２個のＮチャネル型ＭＯＳトランジスターＮ１８８，Ｎ１８９の各々のドレインと接続される。
６段目のＰチャネル型ＭＯＳトランジスターＰ６７のドレインとＮチャネル型ＭＯＳトランジスターＮ１８９のソースが接続され、オペアンプ１０３Ｈの非反転入力端子（＋端子）と接続される。また、１段目のＰチャネル型ＭＯＳトランジスターＰ２５６のドレインと、６段目のＰチャネル型ＭＯＳトランジスターＰ６６のドレインと、Ｎチャネル型ＭＯＳトランジスターＮ１８８のソースが接続され、オペアンプ１０３Ｌの非反転入力端子（＋端子）と接続される。
オペアンプ１０３Ｈ，１０３Ｌは、ともに、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
スイッチ制御回路１０５は、１６ビットのデジタルコードが入力され、当該１６ビットのデジタルコード（ビット１５〜０）のうち上位８ビット（ビット１５〜８）の値に応じて、上位ＤＡＣ１０１に含まれる１９１個のＰチャネル型ＭＯＳトランジスターＰ６６〜Ｐ２５５及び１９０個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１８９のオン／オフを制御する。
１段目のＰチャネル型ＭＯＳトランジスターＰ２５６を除く４個ずつのＰチャネル型ＭＯＳトランジスターＰ（８ｍ−１），Ｐ（８ｍ−３），Ｐ（８ｍ−５），Ｐ（８ｍ−７）（ｍ＝１７〜３２）は、いずれか１つのみがオンする。例えば、４個のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５３，Ｐ２５１，Ｐ２４９は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＰチャネル型ＭＯＳトランジスターＰ２４７，Ｐ２４５，Ｐ２４２，Ｐ２４１は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。
同様に、１段目の４個ずつのＰチャネル型ＭＯＳトランジスターＰ（８ｍ−２），Ｐ（８ｍ−４），Ｐ（８ｍ−６），Ｐ（８ｍ−８）（ｍ＝１７〜３２）は、いずれか１つのみがオンする。例えば、４個のＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５２，Ｐ２５０，Ｐ２４８は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＰチャネル型ＭＯＳトランジスターＰ２４６，Ｐ２４４，Ｐ２４２，Ｐ２４０は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。
また、１段目の４個ずつのＮチャネル型ＭＯＳトランジスターＮ（８ｍ−１），Ｎ（８ｍ−３），Ｎ（８ｍ−５），Ｎ（８ｍ−７）（ｍ＝１〜１６）は、いずれか１つのみがオンする。例えば、４個のＮチャネル型ＭＯＳトランジスターＮ７，Ｎ５，Ｎ３，Ｎ１は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ１３，Ｎ１１，Ｎ９は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。
同様に、１段目の４個ずつのＮチャネル型ＭＯＳトランジスターＮ（８ｍ−２），Ｎ（８ｍ−４），Ｎ（８ｍ−６），Ｎ（８ｍ−８）（ｍ＝１〜１６）は、いずれか１つのみがオンする。例えば、４個のＮチャネル型ＭＯＳトランジスターＮ６，Ｎ４，Ｎ２，Ｎ０は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。また、４個のＮチャネル型ＭＯＳトランジスターＮ１４，Ｎ１２，Ｎ１０，Ｎ８は、いずれか１つのみがオン状態であり、他の３つはオフ状態である。
そして、１６組の４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−１），Ｐ（８ｍ−３），Ｐ（８ｍ−５），Ｐ（８ｍ−７）（ｍ＝１７〜３２）と１６組の４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−１），Ｎ（８ｍ−３），Ｎ（８ｍ−５），Ｎ（８ｍ−７）（ｍ＝１〜１６）は、すべて同じ制御論理でオン／オフする。例えば、２つのＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２４７及び２つのＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ７は同時にオン状態又はオフ状態になる。
同様に、１６組の４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−２），Ｐ（８ｍ−４），Ｐ（８ｍ−６），Ｐ（８ｍ−８）（ｍ＝１７〜３２）と１６組の４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−２），Ｎ（８ｍ−４），Ｎ（８ｍ−６），Ｎ（８ｍ−８）（ｍ＝１〜１６）は、すべて同じ制御論理でオン／オフする。例えば、２つのＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２４６及び２つのＮチャネル型ＭＯＳトランジスターＮ１４，Ｎ６は同時にオン状態又はオフ状態になる。
スイッチ制御回路１０５は、デジタルコードのビット１０〜８の３ビットの値に応じて、この１段目の１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５及び１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７のオン／オフの制御を行う。図２（Ａ）は、４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−１），Ｐ（８ｍ−３），Ｐ（８ｍ−５），Ｐ（８ｍ−７）（ｍ＝１７〜３２）又は４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−１），Ｎ（８ｍ−３），Ｎ（８ｍ−５），Ｎ（８ｍ−７）（ｍ＝１〜１６）のオン／オフの制御論理を示す真理値表である。また、図２（Ｂ）は、４個のＰチャネル型ＭＯＳトランジスターＰ（８ｍ−２），Ｐ（８ｍ−４），Ｐ（８ｍ−６），Ｐ（８ｍ−８）（ｍ＝１７〜３２）又は４個のＮチャネル型ＭＯＳトランジスターＮ（８ｍ−２），Ｎ（８ｍ−４），Ｎ（８ｍ−６），Ｎ（８ｍ−８）（ｍ＝１〜１６）のオン／オフの制御論理を示す真理値表である。図２（Ａ）及び図２（Ｂ）に示す制御論理によれば、隣り合う２つのＰチャネル型ＭＯＳトランジスターが同時にオン状態となり、隣り合う２つのＮチャネル型ＭＯＳトランジスターが同時にオン状態となる。例えば、デジタルコードのビット１０〜８が“１１１”の時は、隣り合う２つのＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５４が同時にオン状態となるとともに、隣り合う２つのＰチャネル型ＭＯＳトランジスターＰ２４７，Ｐ２４６も同時にオン状態となる。さらに、隣り合う２つのＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ１４も同時にオン状態となり、隣り合う２つのＮチャネル型ＭＯＳトランジスターＮ７，Ｎ６も同時にオン状態となる。
そして、オン状態となる、１６組の隣り合う２つのＰチャネル型ＭＯＳトランジスターを介して１２８個の抵抗ＲＭ１２８〜ＲＭ２５５のうちの８個おきに配置された２つずつの抵抗の低電位側の端子の電位が、２段目の３２個のＰチャネル型ＭＯＳトランジスター
Ｐ９６〜Ｐ１２７の各々に供給される。同様に、オン状態となる、１６組の隣り合う２つのＮチャネル型ＭＯＳトランジスターを介して１２８個の抵抗ＲＭ０〜ＲＭ１２７のうちの８個おきに配置された２つずつの抵抗の低電位側の端子の電位が、２段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９の各々に供給される。
スイッチ制御回路１０５は、デジタルコードのビット１１の１ビットの値に応じて、この２段目の３２個のＰチャネル型ＭＯＳトランジスターＰ９６〜Ｐ１２７及び３２個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１５９のオン／オフの制御を行う。具体的には、スイッチ制御回路１０５は、ビット１１が１であれば、１６組のドレインが接続された２つのＰチャネル型ＭＯＳトランジスター及び１６組のソースが接続された２つのＮチャネル型ＭＯＳトランジスターの各々に対して、高電位側のＭＯＳトランジスター（番号の大きい方）をオン状態にするとともに低電位側のＭＯＳトランジスター（番号の小さい方）をオフ状態にする。また、スイッチ制御回路１０５は、ビット１１が０であれば、１６組のドレインが接続された２つのＰチャネル型ＭＯＳトランジスター及び１６組のソースが接続された２つのＮチャネル型ＭＯＳトランジスターの各々に対して、高電位側のＭＯＳトランジスター（番号の大きい方）をオフ状態にするとともに低電位側のＭＯＳトランジスター（番号の小さい方）をオン状態にする。
そして、スイッチ制御回路１０５は、２段目のＭＯＳトランジスターのオン／オフ制御と同様の論理で、デジタルコードのビット１２，１３，１４の各１ビットの値に応じて、それぞれ３段目、４段目、５段目のＭＯＳトランジスターのオン／オフを制御する。
スイッチ制御回路１０５は、デジタルコードのビット１５〜８の８ビットがすべて１の時は、１段目のＰチャネル型ＭＯＳトランジスターＰ２５６をオン状態にするとともに、６段目のＰチャネル型ＭＯＳトランジスターＰ６６及びＮチャネル型ＭＯＳトランジスターＮ１８８をともにオフ状態にする。また、スイッチ制御回路１０５は、デジタルコードのビット１５〜８の８ビットの少なくとも１ビットが０の時は、Ｐチャネル型ＭＯＳトランジスターＰ２５６をオフ状態にし、かつ、デジタルコードのビット１５が１であれば、Ｐチャネル型ＭＯＳトランジスターＰ６６をオン状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８８をオフ状態にし、ビット１５が０であれば、Ｐチャネル型ＭＯＳトランジスターＰ６６をオフ状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８８をオン状態にする。
また、スイッチ制御回路１０５は、デジタルコードのビット１５が１であれば、６段目のＰチャネル型ＭＯＳトランジスターＰ６７をオン状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８９をオフ状態にし、ビット１５が０であれば、Ｐチャネル型ＭＯＳトランジスターＰ６７をオフ状態にするとともにＮチャネル型ＭＯＳトランジスターＮ１８９をオン状態にする。
このように構成された上位ＤＡＣ１０１は、デジタルコードの上位８ビット（ビット１５〜８）に応じて、基準電圧Ｖｒｅｆを抵抗ＲＭ０〜ＲＭ２５５で分圧した２５７種類の電圧のうちのいずれか２つの電圧（抵抗ＲＭ０〜ＲＭ２５５のうちのいずれか１つの抵抗の両端の電圧）を選択して出力し、２つのオペアンプ１０３Ｈ，１０３Ｌを介して下位ＤＡＣ１０２に２つの基準電圧として供給する。なお、デジタルコードのビット８が０の時は、オペアンプ１０３Ｈの出力電圧がオペアンプ１０３Ｌの出力電圧よりも高くなり、デジタルコードのビット８が１の時は、オペアンプ１０３Ｌの出力電圧がオペアンプ１０３Ｈの出力電圧よりも高くなる。
下位ＤＡＣ１０２は、２５６個の抵抗ＲＬ０〜ＲＬ２５５、及び、Ｐチャネル型ＭＯＳトランジスターとＮチャネル型ＭＯＳトランジスターで構成された３４１個の相補型アナ
ログスイッチ（トランスファーゲート）Ｓ０〜Ｓ３４０を含んで構成されている。
２５６個の抵抗ＲＬ０〜ＲＬ２５５は、オペアンプ１０３Ｌの出力端子とオペアンプ１０３Ｈの出力端子との間に直列に接続されている。
各抵抗ＲＬ（ｋ）（ｋ＝０〜２５５）は、一端（オペアンプ１０３Ｌ側の端子）が互いに異なる１段目の相補型アナログスイッチＳ（ｋ）の一端と接続され、他端（オペアンプ１０３Ｈ側の端子）が互いに異なる１段目の相補型アナログスイッチＳ（ｋ＋１）の一端と接続されている。
１段目の相補型アナログスイッチＳ２５６を除く２５６個の相補型アナログスイッチＳ０〜Ｓ２５５は、４個毎に他端が接続され、２段目の６４個の相補型アナログスイッチＳ２５７〜Ｓ３２０の各々の一端と接続される。例えば、１段目の４個の相補型アナログスイッチＳ２５５，Ｓ２５４，Ｓ２５３，Ｓ２５２の他端は２段目の相補型アナログスイッチＳ３２０の一端に接続されている。
２段目の６４個の相補型アナログスイッチＳ２５７〜Ｓ３２０は、４個毎に他端が接続され、３段目の１６個の相補型アナログスイッチＳ３２１〜Ｓ３３６（不図示）の各々の一端と接続される。例えば、２段目の４個の相補型アナログスイッチＳ３２０，Ｓ３１９，Ｓ３１８，Ｓ３１７の他端は３段目の相補型アナログスイッチＳ３３６（不図示）の一端に接続されている。
以降は同様に、３段目の１６個の相補型アナログスイッチＳ３２１〜Ｓ３３６は、４個毎に他端が接続され、４段目の４個の相補型アナログスイッチＳ３３７〜Ｓ３４０の各々の一端と接続される。また、１段目の相補型アナログスイッチＳ２５６の他端と、４段目の４個の相補型アナログスイッチＳ３３７〜Ｓ３４０の他端が接続され、オペアンプ１０４の非反転入力端子（＋端子）と接続される。
オペアンプ１０４は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
スイッチ制御回路１０５は、１６ビットのデジタルコード（ビット１５〜０）のうち下位９ビット（ビット８〜０）の値に応じて、下位ＤＡＣ１０２に含まれる３４１個の相補型アナログスイッチＳ０〜Ｓ３４０のオン／オフを制御する。具体的には、スイッチ制御回路１０５は、デジタルコードのビット８が０の時（オペアンプ１０３Ｈの出力電圧がオペアンプ１０３Ｌの出力電圧よりも高い時）は、デジタルコードのビット７〜０の８ビットがｋ（ｋ＝０〜２５５）であれば、抵抗ＲＬ（ｋ）の一端（オペアンプ１０３Ｌ側の端子）の電圧がオペアンプ１０４の非反転入力端子（＋端子）に伝搬するように、相補型アナログスイッチＳ０〜Ｓ３４０のオン／オフを制御する。また、スイッチ制御回路１０５は、デジタルコードのビット８が１の時（オペアンプ１０３Ｌの出力電圧がオペアンプ１０３Ｈの出力電圧よりも高い時）は、デジタルコードのビット７〜０の８ビットがｋ（ｋ＝０〜２５５）であれば、抵抗ＲＬ（２５５−ｋ）の他端（オペアンプ１０３Ｈ側の端子）の電圧がオペアンプ１０４の非反転入力端子（＋端子）に伝搬するように、相補型アナログスイッチＳ０〜Ｓ３４０のオン／オフを制御する。
このように構成された下位ＤＡＣ１０２は、デジタルコードの下位８ビット（ビット７〜０）に応じて、オペアンプ１０３Ｈの出力端子とオペアンプ１０３Ｌの出力端子との間の電圧を抵抗ＲＬ０〜ＲＬ２５５で分圧した２５６種類の電圧のうちのいずれか１つの電圧を選択し、オペアンプ１０４を介してＤ／Ａ変換回路１００の外部に出力する。
なお、前記の通り、デジタルコードのビット８の値に応じて、オペアンプ１０３Ｈの出力電圧がオペアンプ１０３Ｌの出力電圧よりも高い場合もあればその逆の場合もあるため、下位ＤＡＣ１０２では、Ｐチャネル型ＭＯＳトランジスターやＮチャネル型ＭＯＳトランジスター単体のスイッチではなく、相補型アナログスイッチが用いられている。
このように構成されたＤ／Ａ変換回路１００は、１６ビットのデジタルコードに応じて、基準電圧Ｖｒｅｆが２１６（＝６５５３６）種類に分圧された電圧のうちのいずれか１つの電圧を選択して出力する。
上記の通り、Ｄ／Ａ変換回路１００に含まれる上位ＤＡＣ１０１は、抵抗ＲＭ１２７よりも高電位側の抵抗の一端と電気的に接続される１９１個のスイッチがすべてＰチャネル型ＭＯＳトランジスターで構成され、抵抗ＲＭ１２７よりも低電位側の抵抗の一端と電気的に接続される１９０個のスイッチがすべてＮチャネル型ＭＯＳトランジスターで構成されている。従って、この３８１個のスイッチをすべて相補型アナログスイッチ（トランスファーゲート）で構成した場合と比較して、半導体基板上のスイッチの占有面積は１／２程度に縮小される。
また、上位ＤＡＣ１０１の出力電圧の精度は、抵抗ＲＭ０〜ＲＭ２５５の各抵抗値そのものではなく抵抗値の差に依存する。上位ＤＡＣ１０１のレイアウト設計において、抵抗ＲＭ０〜ＲＭ２５５は、抵抗体と当該抵抗体に設けられた複数のコンタクト（各抵抗の端子の相当する）とを用いて構成されるが、抵抗体の幅を一定にしてコンタクト間の距離を一定にすれば、抵抗ＲＬ０〜ＲＬ２５５の抵抗値をほぼ同じ（差がほぼ０）にすることができる。そのため、この抵抗体の長さは、１段目の２５７個のＭＯＳトランジスターの配置領域の長手方向の幅に合わせることができる。従って、上位ＤＡＣ１０１の出力精度を維持しながらそのレイアウト面積をできるだけ小さくするためには、１段目の２５７個のＭＯＳトランジスターをできるだけ小面積で効率よく配置することが重要である。
例えば、隣り合う２つのＰチャネル型ＭＯＳトランジスター同士の拡散領域（ソースとドレイン）の間隔や隣り合う２つのＮチャネル型ＭＯＳトランジスター同士の拡散領域（ソースとドレイン）の間隔をデザインルール上の最小値又はこれに近い値となるようにするのが効率的である。また、Ｐチャネル型ＭＯＳトランジスターとＮチャネル型ＭＯＳトランジスターは、それぞれＮウェルとＰウェルに形成されるため、抵抗ＲＭ１２７の両端に接続されるＰチャネル型ＭＯＳトランジスターＰ１２８とＮチャネル型ＭＯＳトランジスターＮ１２７との間にあるＮウェルの端とＰウェルの端との間隔は、デザインルール上の最小値又はこれに近い値となるようにするのが効率的である。さらに、２５６個の抵抗ＲＭ０〜ＲＭ２５５と１段目の２５７個のＭＯＳトランジスターとを接続する配線の効率化（配線領域の最小化）を考えると、抵抗体に形成される、各抵抗の端子としてのコンタクトと、各Ｐチャネル型ＭＯＳトランジスターのソースコンタクト又は各Ｎチャネル型ＭＯＳトランジスターのドレインコンタクトとを一直線上に配置するのが好ましい。
これらの条件を考慮したレイアウト設計を行った場合、抵抗ＲＭ２５３周辺及び抵抗ＲＭ１２６周辺のレイアウトは図３のようになる。図３では、隣り合う２つのＰチャネル型ＭＯＳトランジスターのソースとドレインとの間隔Ｌｐ（Ｐチャネル型ＭＯＳトランジスターＰ２５５のソースとＰチャネル型ＭＯＳトランジスターＰ２５４のドレインとの間隔など）や隣り合う２つのＮチャネル型ＭＯＳトランジスターのソースとドレインとの間隔Ｌｎ（Ｎチャネル型ＭＯＳトランジスターＮ１２７のソースとＮチャネル型ＭＯＳトランジスターＮ１２６のドレインとの間隔など）はデザインルール上の最小値又はこれに近い値になっている。また、Ｐチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５４等が形成されるＮウェルとＮチャネル型ＭＯＳトランジスターＮ１２７，Ｎ１２６等が形成される
Ｐウェルとの間隔Ｌｗもデザインルール上の最小値又はこれに近い値になっている。また、抵抗体Ｒ上に形成される抵抗ＲＭ２５４の長さ（コンタクト間の距離）Ｌ２５４、抵抗ＲＭ２５３の長さＬ２５３、抵抗ＲＭ２５２の長さＬ２５４、抵抗ＲＭ１２７の長さＬ１２７、抵抗ＲＭ１２６の長さＬ１２６、抵抗ＲＭ１２５の長さＬ１２５、抵抗ＲＭ１２４の長さＬ１２４はすべて同じ値になっている。
なお、抵抗ＲＭ（ｎ）（ｎ＝１２９〜２５１）とＰチャネル型ＭＯＳトランジスターＰ（ｎ）との位置関係も、抵抗ＲＭ２５５とＰチャネル型ＭＯＳトランジスターＰ２５５との位置関係と同じである。同様に、抵抗ＲＭ（ｎ）（ｎ＝０〜１２２）とＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）との位置関係も、抵抗ＲＭ１２６とＮチャネル型ＭＯＳトランジスターＮ１２７との位置関係と同じである。
ここで、例えば、デジタルコードのビット１０〜８が“１１１”の時は、図２（Ａ）及び図２（Ｂ）の真理値表に従い、Ｐチャネル型ＭＯＳトランジスターＰ２５５，Ｐ１２８及びＮチャネル型ＭＯＳトランジスターＮ１２７はオン状態となり、Ｐチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５３，Ｐ２５２及びＮチャネル型ＭＯＳトランジスターＮ１２６，Ｎ１２５，Ｎ１２４はオフ状態となる。すなわち、Ｐチャネル型ＭＯＳトランジスターＰ２５５，Ｐ１２８は、ゲート電極がＬレベル（第１の電位の一例）となってソースとドレインの間が導通し、Ｐチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５３，Ｐ２５２は、ゲート電極がＨレベル（第２の電位の一例）となってソースとドレインの間が導通しない。また、Ｎチャネル型ＭＯＳトランジスターＮ１２７は、ゲート電極がＨレベルとなってドレインとソースの間が導通し、Ｎチャネル型ＭＯＳトランジスターＮ１２６，Ｎ１２５，Ｎ１２４は、ゲート電極がＬレベルとなってドレインとソースの間が導通しない。図４では、Ｈレベルとなるゲート電極に＋の記号を付し、Ｌレベルとなるゲート電極に−の記号を付して、デジタルコードのビット１０〜８が“１１１”の時の状態を示している。
この時、図４に示されるように、抵抗ＲＭ２５５，ＲＭ１２８，ＲＭ１２５，ＲＭ１２４，ＲＭ１２３は、それぞれ対向して配置されているゲート電極の電位がＬレベルであるのに対して、抵抗ＲＭ２５４，ＲＭ２５３，ＲＭ２５２，ＲＭ１２６は、それぞれ対向して配置されているゲート電極の電位がＨレベルである。そうすると、図１３に示した実験結果によれば、デジタルコードのビット１０〜８が“１１１”の時は、電界の影響を受けて、抵抗ＲＭ２５４，ＲＭ２５３，ＲＭ２５２，ＲＭ１２６の抵抗値は、抵抗ＲＭ２５５，ＲＭ１２８，ＲＭ１２５，ＲＭ１２４，ＲＭ１２３の抵抗値よりも高くなると考えられる。デジタルコードのビット１０〜８の値に応じて、各ゲート電極の電位が変わるが、いずれのコード値に対しても、全体の１／４のＰチャネル型ＭＯＳトランジスターのゲート電極がＬレベルであるのに対して、３／４のＰチャネル型ＭＯＳトランジスターのゲート電極がＨレベルである。同様に、いずれのコード値に対しても、全体の１／４のＮチャネル型ＭＯＳトランジスターのゲート電極がＨレベルであるのに対して、３／４のＮチャネル型ＭＯＳトランジスターのゲート電極がＬレベルである。そうすると、図１４に示されるように、上位ＤＡＣ１０１の積分非直線性（ＩＮＬ）がＶ字型になってしまう。その結果、Ｄ／Ａ変換回路１００の出力精度が劣化することになる。
そこで、本実施形態では、図４に示すように、半導体基板の平面視において、抵抗体Ｒを挟んで、Ｐチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５の各々と反対側に、Ｐチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５の電極とは異なるダミー電極ＤＭ１２８〜ＤＭ２５５がそれぞれ配置される。同様に、半導体基板の平面視において、抵抗体Ｒを挟んで、Ｎチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７の各々と反対側に、Ｎチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７の電極とは異なるダミー電極ＤＭ０〜ＤＭ１２７がそれぞれ配置される。このダミー電極ＤＭ０〜ＤＭ２５５は、半導体基板の平面
視において、抵抗体Ｒを挟んで反対側にある各ゲート電極と対向する位置に、各ダミー電極と抵抗体Ｒとの間隔が各ゲート電極と抵抗体Ｒとの間隔と等しくなるように配置されるのが好ましい。また、ダミー電極ＤＭ０〜ＤＭ２５５は、ゲート電極と同じ層（例えばポリシリコン層）に形成されるのが好ましい。
そして、スイッチ制御回路１０５（制御手段の一例）は、ダミー電極ＤＭ０〜ＤＭ２５５の各々が、抵抗体Ｒを挟んで反対側に配置されているＭＯＳトランジスターのゲート電極がＬレベルのときはＨレベルとなり、当該ＭＯＳトランジスターのゲート電極がＨレベルのときはＬレベルとなるように、すなわち、抵抗体Ｒを挟んで対向するダミー電極とゲート電極に互いに逆相の電位を与えるように制御する。ここで、４個のダミー電極ＤＭ（４ｍ−１），ＤＭ（４ｍ−２），ＤＭ（４ｍ−３），ＤＭ（４ｍ−４）（ｍ＝３３〜６４）の電位は、４個のＮチャネル型ＭＯＳトランジスターＮ（４ｍ−１２９），Ｎ（４ｍ−１３０），Ｎ（４ｍ−１３１），Ｎ（４ｍ−１３２）のゲート電極の電位と常に同じである。また、４個のダミー電極ＤＭ（４ｍ−１），ＤＭ（４ｍ−２），ＤＭ（４ｍ−３），ＤＭ（４ｍ−４）（ｍ＝１〜３２）の電位は、４個のＰチャネル型ＭＯＳトランジスターＰ（４ｍ＋１２７），Ｐ（４ｍ＋１２６），Ｐ（４ｍ＋１２５），Ｐ（４ｍ＋１２４）のゲート電極の電位と常に同じである。従って、ダミー電極ＤＭ０〜ＤＭ２５５の電位の制御信号は、Ｐチャネル型ＭＯＳトランジスターのオン／オフの制御信号やＮチャネル型ＭＯＳトランジスターのオン／オフの制御信号と兼用することができる。
このように、抵抗体Ｒを挟んで各ＭＯＳトランジスターのゲート電極と対向する位置にダミー電極が配置され、かつ、抵抗体Ｒを挟んで対向するダミー電極とゲート電極とが互いに逆相の電位となることにより、各抵抗にかかる電界を打ち消し合うことになり、電界の差に起因する抵抗ＲＭ０〜ＲＭ２５５の抵抗値の偏差を小さくすることができる。従って、上位ＤＡＣ１０１の積分非直線性（ＩＮＬ）が改善し、Ｄ／Ａ変換回路１００の出力精度の劣化が低減される。
また、ダミー電極ＤＭ０〜ＤＭ２５５は、各ＭＯＳトランジスターのゲート電極よりも短くてよいので、ダミー電極ＤＭ０〜ＤＭ２５５をできるだけ短くすることで、ダミー電極ＤＭ０〜ＤＭ２５５の配置のためのレイアウト面積の増加を抑えることができる。また、ダミー電極ＤＭ０〜ＤＭ２５５を、各ダミー電極と抵抗体Ｒとの間隔が対向するゲート電極と抵抗体Ｒとの間隔と等しくなるように配置すれば、抵抗体Ｒと各ゲート電極やダミー電極との間隔（距離）Ｌｇをデザインルールに違反する値にしても各抵抗にかかる電界を打ち消し合うことが可能であり、例えば、１μｍ以下にまで縮小することもできる。これにより、Ｄ／Ａ変換回路１００のレイアウト面積を縮小することができる。
図５に、抵抗体Ｒと各ゲート電極やダミー電極ＤＭ０〜ＤＭ２５５との間隔を１μｍ程度にしてレイアウトした場合のＤ／Ａ変換回路１００の積分非直線性（ＩＮＬ）についての実測結果の一例を示す。図５において、横軸は１６ビットデジタルコードの値であり、縦軸は積分非直線性（ＩＮＬ）である。図５に示すように、積分非直線性（ＩＮＬ）は、中心コード（３２７６８）を境とするＶ字型とはなっておらず、改善されている。
以上に説明したように、第１実施形態のＤ／Ａ変換回路１００によれば、上位ＤＡＣ１０１において、抵抗体Ｒを挟んで対向するダミー電極とゲート電極とが互いに逆相の電位となることにより、各抵抗にかかる電界を打ち消し合うので、抵抗ＲＭ０〜ＲＭ２５５の抵抗値の偏差を小さくすることができる。従って、第１実施形態のＤ／Ａ変換回路１００によれば、上位ＤＡＣ１０１の積分非直線性（ＩＮＬ）が改善し、出力電圧の精度を向上させることができる。
また、第１実施形態のＤ／Ａ変換回路１００によれば、抵抗体Ｒを、デザインルールに
違反するほどに、各ＭＯＳトランジスターのゲート電極や各ダミー電極と近づけて配置させることもできるので、小型化が可能である。
従って、第１実施形態によれば、高精度でありながら小型のＤ／Ａ変換回路を実現することができる。
１−２．第２実施形態
図６は、第２実施形態のＤ／Ａ変換回路の構成を示す図である。第２実施形態のＤ／Ａ変換回路１００は、２５６個の抵抗Ｒ０〜Ｒ２５５、２５５個のＰチャネル型ＭＯＳトランジスターＰ１〜Ｐ２５５、２５５個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ２５４、スイッチ制御回路１０５及びオペアンプ１０６を含んで構成されている。第２実施形態のＤ／Ａ変換回路１００は、抵抗分圧型のＤ／Ａ変換回路であり、入力された８ビットのデジタルコードの値に応じた２５６種類の電圧を出力する。
２５６個の抵抗Ｒ０〜Ｒ２５５（複数の抵抗の一例）は、グラウンドと基準電圧Ｖｒｅｆの供給線との間に直列に接続されている。
抵抗Ｒ１２７は、高電位側の端子がＰチャネル型ＭＯＳトランジスターＰ１２８のソースと接続され、かつ、低電位側の端子がＮチャネル型ＭＯＳトランジスターＮ１２７のドレインと接続されている。
抵抗Ｒ１２７よりも高電位側の各抵抗Ｒ（ｎ）（ｎ＝１２８〜２５５）は、一端（低電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ）のソースと接続され、他端（高電位側の端子）が互いに異なる１段目のＰチャネル型ＭＯＳトランジスターＰ（ｎ＋１）のソースと接続されている。
抵抗Ｒ１２７よりも低電位側の各抵抗Ｒ（ｎ）（ｎ＝１〜１２６）は、一端（低電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ）のドレインと接続され、他端（高電位側の端子）が互いに異なる１段目のＮチャネル型ＭＯＳトランジスターＮ（ｎ＋１）のドレインと接続されている。
１段目の１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５（複数のＭＯＳトランジスターの一例）は、高電位側から２個毎にドレインが接続され、２段目の６４個のＰチャネル型ＭＯＳトランジスターＰ６４〜Ｐ１２７の各々のソースと接続される。例えば、１段目の２個のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５４のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２７のソースと接続される。また、１段目の２個のＰチャネル型ＭＯＳトランジスターＰ２５３，Ｐ２５２のドレインは２段目のＰチャネル型ＭＯＳトランジスターＰ１２６のソースと接続される。
以降は同様に、２段目の６４個のＰチャネル型ＭＯＳトランジスターＰ６４〜Ｐ１２７は、高電位側から２個毎にドレインが接続され、３段目の３２個のＰチャネル型ＭＯＳトランジスターＰ３２〜Ｐ６３（いずれも不図示）の各々のソースと接続される。また、３段目の３２個のＰチャネル型ＭＯＳトランジスターＰ３２〜Ｐ６３は、高電位側から２個毎にドレインが接続され、４段目の１６個のＰチャネル型ＭＯＳトランジスターＰ１６〜Ｐ３１（いずれも不図示）の各々のソースと接続される。また、４段目の１６個のＰチャネル型ＭＯＳトランジスターＰ１６〜Ｐ３１は、高電位側から２個毎にドレインが接続され、５段目の８個のＰチャネル型ＭＯＳトランジスターＰ８〜Ｐ１５（いずれも不図示）の各々のソースと接続される。また、５段目の８個のＰチャネル型ＭＯＳトランジスターＰ８〜Ｐ１５は、高電位側から２個毎にドレインが接続され、６段目の４個のＰチャネル型ＭＯＳトランジスターＰ４〜Ｐ７（いずれも不図示）の各々のソースと接続される。ま
た、６段目の４個のＰチャネル型ＭＯＳトランジスターＰ４〜Ｐ７は、高電位側から２個毎にドレインが接続され、７段目の２個のＰチャネル型ＭＯＳトランジスターＰ２，Ｐ３（いずれも不図示）の各々のソースと接続される。また、７段目の２個のＰチャネル型ＭＯＳトランジスターＰ２，Ｐ３は、ドレインが接続され、８段目の１個のＰチャネル型ＭＯＳトランジスターＰ１のソースと接続される。
１段目の１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７（複数のＭＯＳトランジスターの一例）は、低電位側から２個毎にソースが接続され、２段目の６４個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１９１の各々のドレインと接続される。例えば、１段目の２個のＮチャネル型ＭＯＳトランジスターＮ０，Ｎ１のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２８のドレインと接続される。また、１段目の２個のＮチャネル型ＭＯＳトランジスターＮ２，Ｎ３のソースは２段目のＮチャネル型ＭＯＳトランジスターＮ１２９のドレインと接続される。
以降は同様に、２段目の６４個のＮチャネル型ＭＯＳトランジスターＮ１２８〜Ｎ１９１は、低電位側から２個毎にソースが接続され、３段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１９２〜Ｎ２２３（いずれも不図示）の各々のドレインと接続される。また、３段目の３２個のＮチャネル型ＭＯＳトランジスターＮ１９２〜Ｎ２２３は、低電位側から２個毎にソースが接続され、４段目の１６個のＮチャネル型ＭＯＳトランジスターＮ２２４〜Ｎ２３９（いずれも不図示）の各々のドレインと接続される。また、４段目の１６個のＮチャネル型ＭＯＳトランジスターＮ２２４〜Ｎ２３９は、低電位側から２個毎にソースが接続され、５段目の８個のＮチャネル型ＭＯＳトランジスターＮ２４０〜Ｎ２４７（いずれも不図示）の各々のドレインと接続される。また、５段目の８個のＮチャネル型ＭＯＳトランジスターＮ２４０〜Ｎ２４７は、低電位側から２個毎にソースが接続され、６段目の４個のＮチャネル型ＭＯＳトランジスターＮ２４８〜Ｎ２５１（いずれも不図示）の各々のドレインと接続される。また、６段目の４個のＮチャネル型ＭＯＳトランジスターＮ２４８〜Ｎ２５１は、低電位側から２個毎にソースが接続され、７段目の２個のＮチャネル型ＭＯＳトランジスターＮ２５２，Ｎ２５３（いずれも不図示）の各々のドレインと接続される。また、７段目の２個のＮチャネル型ＭＯＳトランジスターＮ２５２，Ｎ２５３は、ソースが接続され、８段目の１個のＮチャネル型ＭＯＳトランジスターＮ２５４のドレインと接続される。
８段目の１個のＰチャネル型ＭＯＳトランジスターＰ１のドレインと８段目の１個のＮチャネル型ＭＯＳトランジスターＮ２５４のソースが接続され、オペアンプ１０６の非反転入力端子（＋端子）と接続される。
オペアンプ１０６は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
スイッチ制御回路１０５は、８ビットのデジタルコードが入力され、当該８ビットのデジタルコード（ビット７〜０）の値に応じて、２５５個のＰチャネル型ＭＯＳトランジスターＰ１〜Ｐ２５５及び２５５個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ２５４のオン／オフを制御する。
スイッチ制御回路１０５は、デジタルコードのビット７の値に応じて、１段目の１２８個のＰチャネル型ＭＯＳトランジスターＰ１２８〜Ｐ２５５及び１２８個のＮチャネル型ＭＯＳトランジスターＮ０〜Ｎ１２７のオン／オフを制御する。
１段目の２個ずつのＰチャネル型ＭＯＳトランジスターＰ（２ｍ−１），Ｐ（２ｍ−２
）（ｍ＝６５〜１２８）は、いずれか１つのみがオンする。スイッチ制御回路１０５は、ビット７が“１”であればＰチャネル型ＭＯＳトランジスターＰ（２ｍ−１）をオンし、“０”であればＰチャネル型ＭＯＳトランジスターＰ（２ｍ−２）をオンする。
また、１段目の２個ずつのＮチャネル型ＭＯＳトランジスターＮ（２ｍ−１），Ｎ（２ｍ−２）（ｍ＝１〜６４）は、いずれか１つのみがオンする。スイッチ制御回路１０５は、ビット７が“１”であればＮチャネル型ＭＯＳトランジスターＮ（２ｍ−１）をオンし、“０”であればＮチャネル型ＭＯＳトランジスターＮ（２ｍ−２）をオンする。
そして、６４組の２個のＰチャネル型ＭＯＳトランジスターＰ（２ｍ−１），Ｐ（２ｍ−２）（ｍ＝６５〜１２８）と６４組の２個のＮチャネル型ＭＯＳトランジスターＮ（２ｍ−１），Ｎ（２ｍ−２）（ｍ＝１〜６４）は、すべて同じ制御論理でオン／オフする。例えば、８つのＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５３，Ｐ２５１，Ｐ２４９，Ｐ２４７，Ｐ２４５，Ｐ２４３，Ｐ２４１及び８つのＮチャネル型ＭＯＳトランジスターＮ１５，Ｎ１３，Ｎ１１，Ｎ９，Ｎ７，Ｎ５，Ｎ３，Ｎ１は同時にオン状態又はオフ状態になる。
そして、スイッチ制御回路１０５は、１段目のＭＯＳトランジスターのオン／オフ制御と同様の論理で、デジタルコードのビット６の値、ビット５の値、ビット４の値、ビット３の値、ビット２の値、ビット１の値、ビット０の値、に応じて、それぞれ２段目、３段目、４段目、５段目、６段目、７段目、８段目のＭＯＳトランジスターのオン／オフを制御する。
このように構成された第２実施形態のＤ／Ａ変換回路１００は、８ビットデジタルコードに応じて、基準電圧Ｖｒｅｆを抵抗Ｒ０〜Ｒ２５５で分圧した２５６種類の電圧のうちのいずれか１つの電圧を選択し、オペアンプ１０６を介して外部に出力する。
上記の通り、Ｄ／Ａ変換回路１００は、抵抗Ｒ１２７よりも高電位側の抵抗の一端と電気的に接続される２５５個のスイッチがすべてＰチャネル型ＭＯＳトランジスターで構成され、抵抗ＲＭ１２７よりも低電位側の抵抗の一端と電気的に接続される２５５個のスイッチがすべてＮチャネル型ＭＯＳトランジスターで構成されている。従って、この５１０個のスイッチをすべて相補型アナログスイッチ（トランスファーゲート）で構成した場合と比較して、半導体基板上のスイッチの占有面積は１／２程度に縮小される。
また、Ｄ／Ａ変換回路１００の出力電圧の精度は、抵抗Ｒ０〜Ｒ２５５の各抵抗値そのものではなく抵抗値の差に依存するため、Ｄ／Ａ変換回路１００のレイアウト設計において、抵抗Ｒ０〜Ｒ２５５を構成する一定幅の抵抗体の長さを１段目の２５６個のＭＯＳトランジスターの配置領域の長手方向の幅に合わせることができる。つまり、Ｄ／Ａ変換回路１００のレイアウト面積をできるだけ小さくするためには、１段目の２５６個のＭＯＳトランジスターをできるだけ小面積で効率よく配置することが重要である。
ＭＯＳトランジスターを効率よく配置するためには、例えば、抵抗体の長手方向の一方の側面側に、Ｐチャネル型ＭＯＳトランジスターを配置し、Ｐチャネル型ＭＯＳトランジスターＰ（２ｊ＋１）（ｊ＝６４〜１２７）のドレインとＰチャネル型ＭＯＳトランジスターＰ（２ｊ）のドレインを共通化するのが好ましい。同様に、抵抗体の長手方向の同じ側面側に、Ｎチャネル型ＭＯＳトランジスターを配置し、Ｎチャネル型ＭＯＳトランジスターＮ（２ｊ＋１）（ｊ＝０〜６３）のソースとＮチャネル型ＭＯＳトランジスターＮ（２ｊ）のソースを共通化するのが好ましい。また、抵抗体に形成するコンタクト（各抵抗の端子の相当する）の長手方向のピッチを、Ｐチャネル型ＭＯＳトランジスターのソースコンタクトのピッチ、及び、Ｎチャネル型ＭＯＳトランジスターのドレインコンタクトの
ピッチの両方に合わせるのが好ましい。
第２実施形態では、図７に示すように、これらの条件を考慮したレイアウトを前提とし、さらに、半導体基板の平面視において、抵抗体Ｒに設けられたコンタクトの各々を通り、抵抗体Ｒの長手方向と直交する仮想直線ＶＬが、隣り合う２つのＭＯＳトランジスターのゲート電極の間を通るように、各ＭＯＳトランジスターが配置されている。
このような配置により、半導体基板の平面視において、各抵抗Ｒ０〜Ｒ２５５の側面にそれぞれ異なるＭＯＳトランジスターのゲート電極が対向する。そして、スイッチ制御回路１０５の制御により、抵抗Ｒ０〜Ｒ２５５にそれぞれ対向するゲート電極の電位は、交互にＬレベルとＨレベルを繰り返すことになる。例えば、デジタルコードのビット７が“１”の時は、奇数番目のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５３，・・・，Ｐ１２９及び奇数番目のＮチャネル型ＭＯＳトランジスターＮ１２７，Ｎ１２５，・・・，Ｎ１はオン状態となり、偶数番目のＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５２，・・・，Ｐ１２８及び偶数番目のＮチャネル型ＭＯＳトランジスターＮ１２６，Ｎ１２４，・・・，Ｎ０はオフ状態となる。また、デジタルコードのビット７が“０”の時は、偶数番目のＰチャネル型ＭＯＳトランジスターＰ２５４，Ｐ２５２，・・・，Ｐ１２８及び偶数番目のＮチャネル型ＭＯＳトランジスターＮ１２６，Ｎ１２４，・・・，Ｎ０はオン状態となり、奇数番目のＰチャネル型ＭＯＳトランジスターＰ２５５，Ｐ２５３，・・・，Ｐ１２９及び奇数番目のＮチャネル型ＭＯＳトランジスターＮ１２７，Ｎ１２５，・・・，Ｎ１はオフ状態となる。
すなわち、デジタルコードの値によらず、隣り合うゲート電極は常に異なる電位となるため、隣り合う２つの抵抗にかかる電界に差が生じ、微分非直線性誤差（ＤＮＬ：Differential Non-Linearity）は多少劣化するおそれがあるものの、抵抗Ｒ１２８〜Ｒ２５５にかかる界の平均値と抵抗Ｒ１２８〜Ｒ２５５にかかる電界の平均値は同じであるため、積分非直線性（ＩＮＬ）は中心コードを境とするＶ字型にはならない。従って、積分非直線性（ＩＮＬ）が改善し、Ｄ／Ａ変換回路１００の出力精度の劣化が低減される。
また、第１実施形態のように、ダミー電極ＤＭ０〜ＤＭ２５５の配置のためのレイアウト面積の増加がない。また、抵抗Ｒ１２８〜Ｒ２５５にかかる界の平均値と抵抗Ｒ１２８〜Ｒ２５５にかかる電界の平均値が同じである限り、抵抗体Ｒと各ゲート電極との間隔（距離）をデザインルールに違反する値にしてもよく、例えば、１μｍ以下にまで縮小することもできる。これにより、Ｄ／Ａ変換回路１００のレイアウト面積を縮小することができる。
以上に説明したように、第２実施形態のＤ／Ａ変換回路１００によれば、抵抗Ｒ１２８〜Ｒ２５５にかかる界の平均値と抵抗Ｒ１２８〜Ｒ２５５にかかる電界の平均値が同じとなることにより、積分非直線性（ＩＮＬ）が改善し、出力電圧の精度を向上させることができる。
また、第２実施形態のＤ／Ａ変換回路１００によれば、抵抗体Ｒを、デザインルールに違反するほどに、各ＭＯＳトランジスターのゲート電極と近づけて配置させることもできるので、小型化が可能である。
従って、第２実施形態によれば、高精度でありながら小型のＤ／Ａ変換回路を実現することができる。
２．発振器
図８は、本実施形態の発振器の斜視図である。また、図９は、本実施形態の発振器の構
成を示す図である。本実施形態の発振器１は、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、図８及び図９に示すように、制御用集積回路（ＩＣ：Integrated Circuit）２、発振用集積回路（ＩＣ）３、水晶振動子４、並びに、制御用ＩＣ２、発振用ＩＣ３及び水晶振動子４が搭載されているパッケージ（容器）１０を含んで構成されている。
制御用ＩＣ２は、その電源端子に発振器１の電源端子ＶＤＤから電源電圧ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。同様に、発振用ＩＣ３は、その電源端子に発振器１の電源端子ＶＤＤから電源電圧ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。
制御用ＩＣ２は、図９に示すように、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４及びＤ／Ａ変換回路２５を含んで構成されている。
レギュレーター回路２１は、電源電圧ＶＤＤから一定の電圧を生成し、シリアルインターフェース回路２３及びデジタル演算回路２４に供給する電圧レギュレーターである。
レギュレーター回路２２は、電源電圧ＶＤＤから一定の電圧を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電圧レギュレーター、又は、電源電圧ＶＤＤから一定の電流を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電流レギュレーターである。
シリアルインターフェース回路２３は、発振器１の３つの外部端子ＣＳＸ，ＳＣＫ，ＤＡＩＮからそれぞれ入力されるチップセレクト信号、シリアルデータ信号及びクロック信号を制御用ＩＣ２の３つの端子を介して受け取り、チップセレクト信号がアクティブの時にクロック信号に同期してシリアルデータ信号を取得し、デジタル演算回路２４に出力する。シリアルインターフェース回路２３は、例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路であってもよい。なお、本実施形態では、シリアルインターフェース回路２３は、３線式のインターフェース回路であるが、これに限られず、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応の２線式のインターフェース回路であってもよい。
デジタル演算回路２４は、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデータ信号に変換して出力する。
Ｄ／Ａ変換回路２５は、デジタル演算回路２４が出力するＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。Ｄ／Ａ変換回路２５としては、例えば、抵抗分圧型のものを用いることができる。
発振用ＩＣ３は、水晶振動子４と接続されており、制御用ＩＣ２が出力する制御信号に応じた周波数で水晶振動子４を共振させ、発振信号を出力する。この発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸを介して差動の発振信号として発振器１の外部に出力される。また、発振用ＩＣ３は、制御用ＩＣ２による制御に基づき、水晶振動子４の共振周波数を制御する。
なお、水晶振動子４は、共振器の一例であり、水晶振動子４に代えて他の共振器を用いてもよい。共振器は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、ＳＡＷ
（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。
図９に示すように、発振用ＩＣ３は、レギュレーター回路３１、増幅回路３２及び出力回路３３を含んで構成されている。
レギュレーター回路３１は、電源電圧ＶＤＤから一定の電流を生成し、増幅回路３２の電源ノードに供給する電流レギュレーター、又は、電源電圧ＶＤＤから一定の電圧を生成し、増幅回路３２の電源ノードに供給する電圧レギュレーターである。
増幅回路３２は、例えば、レギュレーター回路３１から供給される電流により動作するバイポーラ―トランジスターによって、水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させる。あるいは、増幅回路３２は、レギュレーター回路３１から供給される電圧により動作するＣＭＯＳインバーター素子によって水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させてもよい。
増幅回路３２は、水晶振動子４の負荷容量として機能する不図示の可変容量素子を有しており、この可変容量素子には、発振用ＩＣ３の端子を介して、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）が印加され、その容量値は制御電圧によって制御される。そして、水晶振動子４の発振周波数は、可変容量素子の容量値に応じて変化する。
なお、増幅回路３２と水晶振動子４により、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。
出力回路３３は、例えば、増幅回路３２が増幅した信号（水晶振動子４の入力信号）をバッファリングあるいはレベルシフトして発振信号を生成し、出力する。出力回路３３は、例えば、ＬＶＰＥＣＬ（Low-Voltage Positive-referenced Emitter Coupled Logic）、ＬＶＤＳ（Low-Voltage Differential Signals）、ＨＣＳＬ（High-speed Current Steering Logic）等の規格のいずれかに対応した差動の発振信号を生成する。そして、出力回路３３は、外部端子ＯＥがＨ（ハイ）レベルの時は発振用ＩＣ３の２つの端子から発振信号を出力し、外部端子ＯＥがＬ（ロー）レベルの時は発振信号の出力を停止する。発振用ＩＣ３から出力された差動の発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸから外部に出力される。なお、出力回路３３は、ＣＭＯＳレベルの発振信号などのシングルエンドの発振信号を生成し、外部端子ＯＵＴから外部に出力してもよい。この場合、外部端子ＯＵＴＸは不要である。
増幅回路３２、あるいは、増幅回路３２と出力回路３３は、水晶振動子４を共振させるための発振用回路として機能する。
発振用ＩＣ３と水晶振動子４によって構成される発振回路は、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）に応じた周波数の発振信号を出力する電圧制御水晶発振回路として機能する。
また、本実施形態の発振器１は、図９の制御用ＩＣ２を図１０の構成に置き換えた構成でもよい。図１０の例では、制御用ＩＣ２は、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４、Ｄ／Ａ変換回路２５、温度センサー２６及びＡ／Ｄ変換回路（ＡＤＣ： Analog to Digital Converter）２７を含んで構成されている。
温度センサー２６は、その周辺の温度に応じた信号（例えば、温度に応じた電圧）を出力する感温素子であり、例えば、その出力とグランドとの間に、１又は複数のダイオードが順方向に直列に接続された構成などで実現される。
Ａ／Ｄ変換回路２７は、温度センサー２６の出力信号をデジタル信号に変換して出力する。Ａ／Ｄ変換回路２７としては、よく知られている、並列比較型、逐次比較型、デルタ・シグマ型、二重積分型などの種々のタイプのものを用いることができる。
デジタル演算回路２４は、Ａ／Ｄ変換回路２７の出力信号を用いて水晶振動子４の周波数温度特性を補正するための温度補償電圧のデジタル値を計算し、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデジタル値に変換し、当該デジタル値を温度補償電圧のデジタル値と加算してＮビットのデータ信号を生成し、出力する。
Ｄ／Ａ変換回路２５は、このＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。
この発振器１は、温度によらず発振周波数をほぼ一定に保持するとともに、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御温度補償型発振器である。
なお、本実施形態の発振器１は、制御用ＩＣ２と発振用ＩＣ３の２チップの構成としているが、これらを１チップのＩＣとして構成してもよいし、３チップ以上のＩＣで構成してもよい。
本実施形態の発振器１において、Ｄ／Ａ変換回路２５として上記の各実施形態のＤ／Ａ変換回路１００を適用することにより、高精度かつ小型の発振器を実現することができる。
３．電子機器
図１１は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１１の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
発振器３１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するためのＤ／Ａ変換回路３１２とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器３１０からＣＰＵ３２０に供給される。
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０か
ら入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
Ｄ／Ａ変換回路３１２として例えば上述した各実施形態のＤ／Ａ変換回路１００を適用することにより、信頼性の高い電子機器を実現することができる。
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、デジタルＰＬＬ（Phase Locked Loop）、通信ネットワーク機器（例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器）、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源、あるいは電圧可変型発振器（ＶＣＯ）等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器３００は、発振器３１０として、例えば上述した各実施形態のＤ／Ａ変換回路１００を含む上記実施形態の発振器１を適用することにより、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。
４．移動体
図１２は、本実施形態の移動体の一例を示す図（上面図）である。図１２に示す移動体
４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１２の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
発振器４１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するためのＤ／Ａ変換回路とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器４１０からコントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
発振器４１０が内蔵するＤ／Ａ変換回路として例えば上述した各実施形態のＤ／Ａ変換回路１００を適用することにより、信頼性の高い移動体を実現することができる。
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態は一例であって、これらに限定されるわけではない。例えば、各実施形態を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１ 発振器、２ 制御用集積回路（ＩＣ）、３ 発振用集積回路（ＩＣ）、４ 水晶振動子、１０ パッケージ、２１ レギュレーター回路、２２ レギュレーター回路、２３ シリアルインターフェース回路、２４ デジタル演算回路、２５ Ｄ／Ａ変換回路、２６
温度センサー、２７ Ａ／Ｄ変換回路、３１ レギュレーター回路、３２ 増幅回路、３３ 出力回路、１００ Ｄ／Ａ変換回路、１０１ 上位ＤＡＣ、１０２ 下位ＤＡＣ、１０３Ｈ，１０３Ｌ，１０４，１０６ オペアンプ、１０５ スイッチ制御回路、３００
電子機器、３１０ 発振器、３１２ Ｄ／Ａ変換回路、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０ 発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー、Ｒ０〜Ｒ２５５ 抵抗、ＲＭ０〜ＲＭ２５５ 抵抗、ＲＬ０〜ＲＬ２５５ 抵抗、Ｐ１〜Ｐ２５６ Ｐチャネル型ＭＯＳトランジスター、Ｎ０〜Ｎ２５４ Ｎチャネル型ＭＯＳトランジスター、Ｓ０〜Ｓ３４０ 相補型アナログスイッチ、ＤＭ０〜ＤＭ２５５ ダミー電極

Claims (9)

  1. 半導体基板上に形成された、
    抵抗体と当該抵抗体に設けられた複数のコンタクトとを用いて構成され、直列に接続されている複数の抵抗と、
    前記複数のコンタクトの各々とそれぞれ接続される複数のＭＯＳトランジスターと、
    前記半導体基板の平面視において、前記抵抗体を挟んで、前記複数のＭＯＳトランジスターの各々と反対側に配置された、前記複数のＭＯＳトランジスターの電極とは異なる複数のダミー電極と、を含み、
    前記複数のダミー電極の各々は、前記抵抗体を挟んで反対側に配置されている前記ＭＯＳトランジスターのゲート電極が第１電位のときは第２の電位となり、当該ＭＯＳトランジスターのゲート電極が第２の電位のときは第１の電位となり、
    前記第１の電位と第２の電位のうち、一方は前記ＭＯＳトランジスターを導通させる電位であり、他方は前記ＭＯＳトランジスターを導通させない電位である、Ｄ／Ａ変換回路。
  2. 前記複数のダミー電極の各々は、ポリシリコンで構成されている、請求項１に記載のＤ／Ａ変換回路。
  3. 前記抵抗体と、前記ＭＯＳトランジスターのゲート電極との距離が１μｍ以下である、請求項１又は２に記載のＤ／Ａ変換回路。
  4. 前記複数のダミー電極の各々の電位を制御する制御手段を含む、請求項１乃至３のいずれか一項に記載のＤ／Ａ変換回路。
  5. 前記複数のＭＯＳトランジスターの各々は、
    Ｐチャネル型ＭＯＳトランジスター又はＮチャネル型ＭＯＳトランジスターであり、
    前記複数の抵抗のうち、第１の抵抗は、高電位側の端子が前記Ｐチャネル型ＭＯＳトランジスターと接続され、かつ、低電位側の端子が前記Ｎチャネル型ＭＯＳトランジスターと接続されており、
    前記複数の抵抗のうち、前記第１の抵抗よりも高電位側の各抵抗は、一端が互いに異なる前記Ｐチャネル型ＭＯＳトランジスターと接続されており、
    前記複数の抵抗のうち、前記第１の抵抗よりも低電位側の各抵抗は、一端が互いに異なる前記Ｎチャネル型ＭＯＳトランジスターと接続されている、請求項１乃至４のいずれか一項に記載のＤ／Ａ変換回路。
  6. 前記第１の抵抗よりも高電位側の前記各抵抗は、低電位側の端子と接続されている前記Ｐチャネル型ＭＯＳトランジスターと対向しており、
    前記第１の抵抗よりも低電位側の前記各抵抗は、高電位側の端子と接続されている前記Ｎチャネル型ＭＯＳトランジスターと対向している、請求項５に記載のＤ／Ａ変換回路。
  7. 請求項１乃至６のいずれか一項に記載のＤ／Ａ変換回路を備えている、発振器。
  8. 請求項１乃至６のいずれか一項に記載のＤ／Ａ変換回路を備えている、電子機器。
  9. 請求項１乃至６のいずれか一項に記載のＤ／Ａ変換回路を備えている、移動体。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5660114A (en) * 1979-10-22 1981-05-23 Toshiba Corp Digital-analog converting circuit
JPH0621332A (ja) * 1992-07-03 1994-01-28 Nec Corp 多チャンネルｄ／ａ変換装置
JPH07131354A (ja) * 1993-09-07 1995-05-19 Yamaha Corp Ｄ／ａコンバータ
JP2001111428A (ja) * 1999-10-14 2001-04-20 Oki Micro Design Co Ltd ディジタル／アナログ変換回路
JP2009540719A (ja) * 2006-06-14 2009-11-19 ソニー エリクソン モバイル コミュニケーションズ， エービー 移動無線端末に対する自律システムクロックの精度を維持する方法及びシステム
US20110102227A1 (en) * 2009-04-24 2011-05-05 Intersil Americas, Inc. Fine resistance adjustment for polysilicon

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3333067A1 (de) * 1983-09-14 1985-03-21 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zum umwandeln eines digitalen eingangssignals in ein analoges ausgangssignal
JPH05268090A (ja) * 1992-03-17 1993-10-15 Mitsubishi Electric Corp 抵抗ラダー及びデコード方式
JPH1028056A (ja) * 1996-07-11 1998-01-27 Yamaha Corp Ｄ／ａコンバータ
KR100540477B1 (ko) * 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6414619B1 (en) * 1999-10-22 2002-07-02 Eric J. Swanson Autoranging analog to digital conversion circuitry
US6686801B1 (en) * 2002-07-23 2004-02-03 Mediatek Inc. Power amplifier with distributed capacitor
US7012555B2 (en) * 2003-09-10 2006-03-14 Catalyst Semiconductor, Inc. Digital potentiometer including at least one bulk impedance device
JP4625739B2 (ja) * 2005-09-05 2011-02-02 株式会社東芝 抵抗分圧型ディジタル／アナログ変換回路
JP4556824B2 (ja) * 2005-09-27 2010-10-06 日本電気株式会社 差動増幅器とデジタル・アナログ変換器、並びに表示装置
KR100776488B1 (ko) * 2006-02-09 2007-11-16 삼성에스디아이 주식회사 데이터 구동회로 및 이를 구비한 평판 표시장치
JP4570662B2 (ja) * 2008-01-16 2010-10-27 Ｏｋｉセミコンダクタ株式会社 デジタル・アナログ変換器
WO2010137095A1 (ja) * 2009-05-27 2010-12-02 パナソニック株式会社 抵抗型デジタル／アナログ変換器
US9468754B2 (en) * 2009-05-29 2016-10-18 Medtronic, Inc. Leads for selective sensing and virtual electrodes
JP2011058819A (ja) * 2009-09-07 2011-03-24 Seiko Epson Corp Ｍｅｍｓセンサーおよびその製造方法
US8304842B2 (en) * 2010-07-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure for N/P metal gates
JP2012109535A (ja) 2010-10-20 2012-06-07 Asahi Kasei Electronics Co Ltd 抵抗素子及び反転バッファ回路
JP5651068B2 (ja) 2011-04-13 2015-01-07 旭化成エレクトロニクス株式会社 半導体抵抗素子及び半導体抵抗素子を有する半導体モジュール
JP6098377B2 (ja) * 2013-06-04 2017-03-22 セイコーエプソン株式会社 発振装置、電子機器、および移動体

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5660114A (en) * 1979-10-22 1981-05-23 Toshiba Corp Digital-analog converting circuit
JPH0621332A (ja) * 1992-07-03 1994-01-28 Nec Corp 多チャンネルｄ／ａ変換装置
JPH07131354A (ja) * 1993-09-07 1995-05-19 Yamaha Corp Ｄ／ａコンバータ
JP2001111428A (ja) * 1999-10-14 2001-04-20 Oki Micro Design Co Ltd ディジタル／アナログ変換回路
JP2009540719A (ja) * 2006-06-14 2009-11-19 ソニー エリクソン モバイル コミュニケーションズ， エービー 移動無線端末に対する自律システムクロックの精度を維持する方法及びシステム
US20110102227A1 (en) * 2009-04-24 2011-05-05 Intersil Americas, Inc. Fine resistance adjustment for polysilicon

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