JPH0613612A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0613612A JPH0613612A JP31875691A JP31875691A JPH0613612A JP H0613612 A JPH0613612 A JP H0613612A JP 31875691 A JP31875691 A JP 31875691A JP 31875691 A JP31875691 A JP 31875691A JP H0613612 A JPH0613612 A JP H0613612A
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- JP
- Japan
- Prior art keywords
- film
- gate
- wiring
- gate electrode
- gate wiring
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Abstract
(57)【要約】
【目的】薄膜トランジスタアレイのゲート配線の配線間
容量を低減して配線の時定数を下げる。 【構成】タンタル膜からなるゲート電極２の表面にのみ
酸化タンタル膜４を設けてゲート絶縁膜を酸化タンタル
膜４と窒化シリコン膜５との積層構造として、ゲート配
線はタンタル膜からなるゲート配線２ａの表面にクロム
膜からなるゲート配線３を被覆して高誘電率の酸化タン
タル膜の形成を防止し、ソース・ドレイン配線７ａとの
層間絶縁膜を窒化シリコン膜５の単層とし、配線間容量
を低減させる。
容量を低減して配線の時定数を下げる。 【構成】タンタル膜からなるゲート電極２の表面にのみ
酸化タンタル膜４を設けてゲート絶縁膜を酸化タンタル
膜４と窒化シリコン膜５との積層構造として、ゲート配
線はタンタル膜からなるゲート配線２ａの表面にクロム
膜からなるゲート配線３を被覆して高誘電率の酸化タン
タル膜の形成を防止し、ソース・ドレイン配線７ａとの
層間絶縁膜を窒化シリコン膜５の単層とし、配線間容量
を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関
し、特にパネル型ディスプレイ用の薄膜トランジスタに
関する。
し、特にパネル型ディスプレイ用の薄膜トランジスタに
関する。
【０００２】
【従来の技術】従来の薄膜トランジスタは、図２
（ａ），（ｂ），（ｃ）に示すように、ガラス基板１の
上にアルミニウム膜を堆積してパターニングし、ゲート
電極８及びゲート電極８に接続するゲート配線８ａを形
成する。次に、ゲート電極８及びゲート配線８ａを含む
表面にタンタル膜を５０〜１０ｎｍの厚さに堆積してパ
ターニングし、ゲート電極８及びゲート配線８ａの表面
を被覆した後、タンタル膜を陽極酸化して酸化タンタル
膜９を形成する。次に、全面にプラズマＣＶＤ法で窒化
シリコン膜５を０．４μｍの厚さに堆積し、窒化シリコ
ン膜５の上に非晶質シリコン膜６を選択的に形成してト
ランジスタの素子領域を形成する。次に非晶質シリコン
膜６を含む表面にクロム膜を堆積してパターニングし、
ソース・ドレイン電極７及びソース・ドレイン配線７ａ
を形成する。
（ａ），（ｂ），（ｃ）に示すように、ガラス基板１の
上にアルミニウム膜を堆積してパターニングし、ゲート
電極８及びゲート電極８に接続するゲート配線８ａを形
成する。次に、ゲート電極８及びゲート配線８ａを含む
表面にタンタル膜を５０〜１０ｎｍの厚さに堆積してパ
ターニングし、ゲート電極８及びゲート配線８ａの表面
を被覆した後、タンタル膜を陽極酸化して酸化タンタル
膜９を形成する。次に、全面にプラズマＣＶＤ法で窒化
シリコン膜５を０．４μｍの厚さに堆積し、窒化シリコ
ン膜５の上に非晶質シリコン膜６を選択的に形成してト
ランジスタの素子領域を形成する。次に非晶質シリコン
膜６を含む表面にクロム膜を堆積してパターニングし、
ソース・ドレイン電極７及びソース・ドレイン配線７ａ
を形成する。
【０００３】
【発明が解決しようとする課題】この従来の薄膜トラジ
スタは、ゲート電極及びゲート配線の全表面が誘電率の
大きい酸化タンタル膜で被覆されている為にソース・ド
レイン配線との交差部分での容量が大きくなり時定数が
大きくなるという問題があった。
スタは、ゲート電極及びゲート配線の全表面が誘電率の
大きい酸化タンタル膜で被覆されている為にソース・ド
レイン配線との交差部分での容量が大きくなり時定数が
大きくなるという問題があった。
【０００４】
【課題を解決するための手段】本発明の薄膜トラジスタ
は、絶縁基板上に一体化して設けたタンタル膜からなる
ゲート電極及び第１のゲート配線と、前記第１のゲート
配線の表面のみに被覆して設けた金属膜からなる第２の
ゲート配線と、前記ゲート電極の表面を酸化して設けた
酸化タンタル膜と、前記ゲート電極を含む表面に設けた
絶縁膜と、前記ゲート電極を含む領域上の前記絶縁膜上
に設けた半導体層と、前記半導体層に接続して設けたソ
ース・ドレイン電極と、前記ソース・ドレイン電極に接
続し且つ前記第１及び第２のゲート配線上に前記絶縁膜
を介して交差したソース・ドレイン配線とを有する。
は、絶縁基板上に一体化して設けたタンタル膜からなる
ゲート電極及び第１のゲート配線と、前記第１のゲート
配線の表面のみに被覆して設けた金属膜からなる第２の
ゲート配線と、前記ゲート電極の表面を酸化して設けた
酸化タンタル膜と、前記ゲート電極を含む表面に設けた
絶縁膜と、前記ゲート電極を含む領域上の前記絶縁膜上
に設けた半導体層と、前記半導体層に接続して設けたソ
ース・ドレイン電極と、前記ソース・ドレイン電極に接
続し且つ前記第１及び第２のゲート配線上に前記絶縁膜
を介して交差したソース・ドレイン配線とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ），（ｃ），（ｅ）は本発明の一
実施例の製造方法を説明するための工程順に示した半導
体チップの平面図、図１（ｂ），（ｄ），（ｆ），
（ｇ）は図１（ａ），（ｃ），（ｅ）のＡ−Ａ′線，Ｂ
−Ｂ′線，Ｃ−Ｃ′線，Ｄ−Ｄ′線断面図である。
実施例の製造方法を説明するための工程順に示した半導
体チップの平面図、図１（ｂ），（ｄ），（ｆ），
（ｇ）は図１（ａ），（ｃ），（ｅ）のＡ−Ａ′線，Ｂ
−Ｂ′線，Ｃ−Ｃ′線，Ｄ−Ｄ′線断面図である。
【０００７】まず、図１（ａ），（ｂ）に示すように、
ガラス基板１の上にタンタル膜を４０ｎｍの厚さに堆積
してパターニングし、ゲート電極２及びゲート電極２に
接続するゲート配線２ａを形成する。次に、ゲート配線
２ａを含む表面にクロム膜を１４０ｎｍの厚さに堆積
し、クロム膜上に選択的に形成したフォトレジスト膜を
マスクとしてクロム膜をエッチングし、ゲート配線２ａ
のみを被覆するゲート配線３を形成し、ゲート電極２を
露出させる。ここで、ゲート配線２ａ，３からなる２層
構造のゲート配線を構成する。次に、フォトレジスト膜
をマスクとしてクエン酸水溶液中で陽極酸化を行い、ゲ
ート電極２の表面に厚さ１０ｎｍの酸化タンタル膜４を
形成する。なお、ゲート配線３としてアルミニウム，モ
リブデン，金等の金属膜を使用しても良い。
ガラス基板１の上にタンタル膜を４０ｎｍの厚さに堆積
してパターニングし、ゲート電極２及びゲート電極２に
接続するゲート配線２ａを形成する。次に、ゲート配線
２ａを含む表面にクロム膜を１４０ｎｍの厚さに堆積
し、クロム膜上に選択的に形成したフォトレジスト膜を
マスクとしてクロム膜をエッチングし、ゲート配線２ａ
のみを被覆するゲート配線３を形成し、ゲート電極２を
露出させる。ここで、ゲート配線２ａ，３からなる２層
構造のゲート配線を構成する。次に、フォトレジスト膜
をマスクとしてクエン酸水溶液中で陽極酸化を行い、ゲ
ート電極２の表面に厚さ１０ｎｍの酸化タンタル膜４を
形成する。なお、ゲート配線３としてアルミニウム，モ
リブデン，金等の金属膜を使用しても良い。
【０００８】次に、図１（ｃ），（ｄ）に示すように、
ゲート電極２及びゲート配線３を含む表面にプラズマＣ
ＶＤ法により窒化シリコン膜５を０．４μｍの厚さに堆
積し、窒化シリコン膜５の上に非晶質シリコン膜６を堆
積してパターニングし、Ｎ型不純物としてリンをドープ
し、ゲート電極２の上に酸化タンタル膜４及び窒化シリ
コン膜５からなるゲート絶縁膜を介してトランジスタの
素子領域を形成する。
ゲート電極２及びゲート配線３を含む表面にプラズマＣ
ＶＤ法により窒化シリコン膜５を０．４μｍの厚さに堆
積し、窒化シリコン膜５の上に非晶質シリコン膜６を堆
積してパターニングし、Ｎ型不純物としてリンをドープ
し、ゲート電極２の上に酸化タンタル膜４及び窒化シリ
コン膜５からなるゲート絶縁膜を介してトランジスタの
素子領域を形成する。
【０００９】次に、図１（ｅ），（ｆ），（ｇ）に示す
ように、非晶質シリコン膜６を含む表面にクロム膜を
０．２μｍの厚さに堆積してパターニングしソース・ド
レイン電極７及びソース・ドレイン配線７ａを形成し、
薄膜トランジスタを形成する。
ように、非晶質シリコン膜６を含む表面にクロム膜を
０．２μｍの厚さに堆積してパターニングしソース・ド
レイン電極７及びソース・ドレイン配線７ａを形成し、
薄膜トランジスタを形成する。
【００１０】
【発明の効果】以上説明したように本発明は、トランジ
スタのゲート絶縁膜部分には高誘電率の酸化タンタル膜
と窒化シリコン膜の２重層を用いて高い駆動能力を得、
且つゲート配線とソース・ドレイン配線の交差部分の層
間絶縁膜としては窒化シリコン膜のみを介在させること
により交差部の容量を低減し信号の遅延を縮減させると
いう効果を有する。
スタのゲート絶縁膜部分には高誘電率の酸化タンタル膜
と窒化シリコン膜の２重層を用いて高い駆動能力を得、
且つゲート配線とソース・ドレイン配線の交差部分の層
間絶縁膜としては窒化シリコン膜のみを介在させること
により交差部の容量を低減し信号の遅延を縮減させると
いう効果を有する。
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した平面図及び断面図。
工程順に示した平面図及び断面図。
【図２】従来の薄膜トランジスタの一例を説明するため
の平面図及び断面図。
の平面図及び断面図。
１ ガラス基板 ２，８ ゲート電極 ２ａ，３ ゲート配線 ４，９ 酸化タンタル膜 ５ 窒化シリコン膜 ６ 非晶質シリコン膜 ７ ソース・ドレイン電極 ７ａ ソース・ドレイン配線
Claims (2)
- 【請求項１】 絶縁基板上に一体化して設けたタンタル
膜からなるゲート電極及び第１のゲート配線と、前記第
１のゲート配線の表面のみに被覆して設けた金属膜から
なる第２のゲート配線と、前記ゲート電極の表面を酸化
して設けた酸化タンタル膜と、前記ゲート電極を含む表
面に設けた絶縁膜と、前記ゲート電極を含む領域上の前
記絶縁膜上に設けた半導体層と、前記半導体層に接続し
て設けたソース・ドレイン電極と、前記ソース・ドレイ
ン電極に接続し且つ前記第１及び第２のゲート配線上に
前記絶縁膜を介して交差したソース・ドレイン配線とを
有することを特徴とする薄膜トランジスタ。 - 【請求項２】 第２のゲート配線がアルミニウム，モリ
ブデン，金の少くとも１種類を含む金属膜である請求項
１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31875691A JPH0613612A (ja) | 1991-12-03 | 1991-12-03 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31875691A JPH0613612A (ja) | 1991-12-03 | 1991-12-03 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613612A true JPH0613612A (ja) | 1994-01-21 |
Family
ID=18102591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31875691A Withdrawn JPH0613612A (ja) | 1991-12-03 | 1991-12-03 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199293A (ja) * | 1999-04-12 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 表示装置、電子機器 |
-
1991
- 1991-12-03 JP JP31875691A patent/JPH0613612A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199293A (ja) * | 1999-04-12 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 表示装置、電子機器 |
| JP2017016154A (ja) * | 1999-04-12 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |