KR20190113588A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20190113588A
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region
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thin film
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히로아키 다카스
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에이블릭 가부시키가이샤
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Abstract

박막 저항체(200)는 고저항 영역(100)과 그 양단에 형성된 저저항 영역(103)을 가진다. 고저항 영역(100)은 제1 고저항 영역(101)과 제2 고저항 영역(102)으로 이루어지며, 직사각형으로 형성된 제2 고저항 영역(102)의 짧은 방향(제1 방향)의 양측에 접하여 제1 고저항 영역(101)이 형성되어 있다. 짧은 방향과 직교하는 길이 방향(제2 방향)에 있어서 제1 고저항 영역(101)과 제2 고저항 영역은 동일한 길이를 가지고, 제1 고저항 영역(101)의 길이 방향의 양단면과 제2 고저항 영역의 길이 방향의 양단면은 동일한 평면을 이루고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치, 특히 박막 저항체를 가지는 반도체 장치 및 박막 저항체를 가지는 반도체 장치의 제조 방법에 관한 것이다.
전압 검출기 등의 아날로그 IC에서는, 일반적으로 복수의 폴리실리콘 저항체로 이루어지는 브리더 저항이 사용된다.
예를 들면, 전압 디텍터를 예로 하면, 기준 전압 회로에 있어서 발생한 기준 전압과 브리더 저항 회로에 있어서 분압된 분압 전압을 오차 증폭기에서 비교함으로써 전압의 검출이 행해진다. 따라서 브리더 저항 회로에 있어서 분압된 분압 전압의 정밀도가 매우 중요해진다. 브리더 저항 회로의 분압 정밀도가 나쁘면 오차 증폭기로의 입력 전압이 불균일하므로, 소정의 해제 혹은 검출 전압을 얻을 수 없게 되어 버린다.
브리더 저항의 분압 정밀도를 높이기 위해, 지금까지 다양한 연구가 이루어지고 있으며, 고정밀도의 아날로그 IC를 제작하기 위해 고정밀도의 저항 분압비를 얻을 목적으로 폴리실리콘 저항체의 상면 혹은 하면에 설치한 도전체의 전위를 고정함으로써, 원하는 저항값(분압비)을 얻도록 연구하고 있는 예도 있다(예를 들면, 특허 문헌 1 참조).
일본국 특허공개 평 9-321229호 공보
도 7에 나타내는 바와 같이, 종래의 브리더 저항 회로는, 복수의 박막 저항체로 이루어지며, 각각의 박막 저항체는, 고저항 영역(301)과 그 양단에 저저항 영역(303)을 구비한 기본 구성의 박막 저항체(400)로 이루어진다. 각각의 박막 저항체(401~406)는 동일한 폭의 마스크에 의해 형성되기 때문에, 동일한 폭의 박막 저항체가 형성되는 것으로 기대된다. 그러나, 각각의 박막 저항체의 폭은 W2~W5에 비해, 폭 W1과 W6이 가늘게 형성되는 경향이 있다. 이와 같이, 반도체 제조 공정에 있어서, 각 박막 저항체에 가공 편차를 일으켜 버리면, 브리더 저항 회로 내의 복수의 박막 저항체의 저항값을 일정하게 맞추는 것이 곤란하고, 아날로그 IC에 필요로 되는 저항 분압비를 높은 정밀도로 달성하는 것이 곤란하다는 문제점이 있었다.
본 발명은, 상기 과제를 감안한 것으로, 가공 편차에 의한 박막 저항체의 저항값 편차를 저감하고, 아날로그 IC에 있어서의 브리더 저항 회로에 있어서 정확한 분압비를 유지할 수 있는 고정밀도의 브리더 저항 회로, 및, 이 브리더 저항 회로를 이용한 고정밀도의 반도체 장치, 예를 들면 전압 디텍터, 전압 레귤레이터 등의 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제 해결을 위해, 본 발명의 실시예에 따른 반도체 장치에 있어서는 이하의 수단을 이용했다.
반도체 기판과,
상기 반도체 기판 상에 형성된 절연막과,
상기 절연막 상에 형성된 폴리실리콘막으로 구성된 제1 고저항 영역과,
상기 절연막 상에 형성된 상기 폴리실리콘막으로 구성되며, 전류가 흐르는 방향에 평행한 제1 방향의 양측면을 상기 제1 고저항 영역에 의해 사이에 끼워져 배치된 제2 고저항 영역과,
상기 절연막 상에 형성된 상기 폴리실리콘막으로 구성되며, 상기 제1 고저항 영역과 상기 제2 고저항 영역의 상기 제1 방향에 직교하는 제2 방향의 양측면에 형성된 저저항 영역을 가지고,
상기 제1 고저항 영역의 시트 저항값은 상기 제2 고저항 영역의 시트 저항값보다 높은 것을 특징으로 하는 반도체 장치로 했다.
또, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 있어서는 이하의 수단을 이용했다.
반도체 기판 상에 형성된 절연막 상에, 비(non)-도프된 폴리실리콘막을 형성하는 공정과,
상기 비(non)-도프된 폴리실리콘막에 불순물을 제1 이온 주입하여, 제1 도전형의 제1 불순물 영역을 형성하는 공정과,
상기 폴리실리콘막 상에 형성한 제1 레지스트 패턴을 마스크로 하여 제2 이온 주입하여, 상기 폴리실리콘막에 상기 제1 불순물 영역보다 고농도의 제1 도전형의 제2 불순물 영역을 형성하는 공정과,
상기 폴리실리콘막 상에 형성한 제3 레지스트 패턴을 마스크로 하여 제3 이온 주입하여, 상기 폴리실리콘막에 상기 제2 불순물 영역보다 고농도의 제1 도전형의 제3 불순물 영역을 형성하는 공정과,
상기 제3 레지스트 패턴을 제거한 후, 상기 제1 불순물 영역과 상기 제2 불순물 영역과 상기 제3 불순물 영역을 덮도록 상기 폴리실리콘막 상에 형성한 제2 레지스트 패턴을 마스크로 하여 상기 폴리실리콘막을 에칭하는 공정과,
상기 제1 불순물 영역과 상기 제2 불순물 영역과 상기 제3 불순물 영역을 가지는 상기 폴리실리콘막을 열처리하여, 제1 고저항 영역과 제2 고저항 영역과 저저항 영역을 가지는 박막 저항체로 하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법으로 했다.
상기 수단을 이용함으로써, 박막 저항체를 가지는 브리더 저항 회로를 이용한 아날로그 IC에 있어서, 가공 편차에 의한 박막 저항체의 저항값 편차를 저감할 수 있으며, 아날로그 IC에 있어서의 브리더 저항 회로에 있어서 정확한 분압비를 유지할 수 있는 고정밀도의 브리더 저항 회로, 및, 이와 같은 브리더 저항 회로를 이용한 고정밀도의 전압 디텍터, 전압 레귤레이터 등의 반도체 장치를 얻을 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 박막 저항체의 평면도이다.
도 2는 본 발명의 제2 실시예 형태에 따른 반도체 장치의 박막 저항체의 평면도이다.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 박막 저항체의 제조 공정을 나타내는 단면도이다.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 박막 저항체의 제조 공정을 나타내는 단면도이다.
도 5는 본 발명에 따른 박막 저항체에 의해 구성된 브리더 저항 회로를 이용한 전압 디텍터의 일 실시예의 블럭도이다.
도 6은 본 발명에 따른 박막 저항체에 의해 구성된 브리더 저항 회로를 이용한 전압 레귤레이터의 일 실시예의 블럭도이다.
도 7은 종래의 반도체 장치의 박막 저항체의 평면도이다.
이하에, 본 발명의 실시의 형태에 대해서 도면에 의거하여 설명한다.
도 1은, 본 발명의 제1 실시예에 따른 반도체 장치의 박막 저항체의 평면도이다. 박막 저항체(200)는 고저항 영역(100)과 그 양단에 형성된 저저항 영역(103)을 가진다. 고저항 영역(100)은 제1 고저항 영역(101)과 제2 고저항 영역(102)으로 이루어지며, 직사각형으로 형성된 제2 고저항 영역(102)의 짧은 방향(제1 방향, B-B＇ 방향)의 양측에 접하여 제1 고저항 영역(101)이 형성되어 있다. 짧은 방향과 직교하는 길이 방향(제2 방향, A-A＇ 방향)에 있어서 제1 고저항 영역(101)과 제2 고저항 영역은 동일한 길이를 가지고, 제1 고저항 영역(101)의 길이 방향의 양단면과 제2 고저항 영역의 길이 방향의 양단면은 대개 동일한 평면을 이루고 있다. 그리고, 그 평면, 즉 고저항 영역(100)의 길이 방향의 양단에는 저저항 영역(103)이 접하고 있다.
제1 고저항 영역(101)과 제2 고저항 영역(102)과 저저항 영역(103)은 동일층의 폴리실리콘막에 붕소 등의 P형의 불순물을 도입한 박막이다. 박막 저항체(200)의 표면을 피복하여 층간 절연막이 형성되고, 층간 절연막에는 저저항 영역(103)을 부분적으로 노출하는 컨택트 홀(104)이 형성되어 있다. 이 컨택트 홀(104)은 다른 저항체 혹은 내부 회로 등과 금속 배선을 통하여 전기적 접속을 행하기 위해 이용된다.
여기서, 제1 고저항 영역(101)의 시트 저항값은, 제2 고저항 영역(102)의 시트 저항값에 비해 높아지도록 불순물 농도를 조정하여 형성되어 있고, 이하의 효과를 한층 현저하게 나타내기 위해 10배 이상의 값을 갖게 하도록 설정되는 것이 바람직하며, 예를 들면, 제2 고저항 영역(102)의 시트 저항값이 5kΩ/□인 경우, 제1 고저항 영역(101)의 시트 저항값은 50kΩ/□ 이상이 되도록 설정되어 있다.
또, 제1 고저항 영역(101) 및, 제2 고저항 영역(102)에는, 붕소 등의 P형의 불순물 대신에 인이나 비소 등의 N형의 불순물을 도입하여 N형의 도전형을 가지는 폴리실리콘 박막 저항체를 형성해도 된다. 또한, 제1 고저항 영역(101)의 시트 저항값을 한층 높이기 위해, 제1 고저항 영역(101)을 비(non)-도프된 폴리실리콘 박막에 의해 형성하는 것도 좋다.
또, 제1 고저항 영역(101)의 폭은, 반도체 제조 가공 편차의 2배 이상의 폭을 가지도록 설정되어 있다. 예를 들면, 가공 편차가 플러스마이너스 0.1um이면, 제1 고저항 영역(101)의 폭을 0.2um 이상으로 설정한다.
또한, 제1 고저항 영역(101)의 폭은, 제2 고저항 영역(102)의 폭과 동등하거나 그 이상의 폭을 가지도록 설정되어 있다. 예를 들면, 제2 고저항 영역(102)의 폭이 1um인 경우에는, 제1 고저항 영역(101)의 폭은 1um이거나 그 이상으로 설정한다.
이들 박막 저항체를 복수 조합하여, 브리더 저항 회로가 구성되어 있다.
도 1에 나타낸 실시 형태에 의하면, 반도체의 제조 공정에 있어서, 박막 저항체의 가공 편차를 일으켜 버린 경우에도, 가공 편차를 일으키는 부분은, 높은 시트 저항값을 가지는 제1 고저항 영역(101)이기 때문에, 박막 저항체 전체의 저항값의 변동을 작게 억제할 수 있다.
박막 저항체 전체의 저항값은, 제1 고저항 영역(101)과 제2 고저항 영역(102)의 조합에 의해 규정되는데, 제1 고저항 영역(101)의 시트 저항값은 제2 고저항 영역(102)의 시트 저항값보다 높고, 예를 들면 10배 이상으로 설정되어 있기 때문에, 가공 편차로 제1 고저항 영역(101)의 폭이 다소 변동해도, 그 영향은 종래의 박막 저항체 전체가 고저항 영역(102)으로 형성되어 있는 경우의 1/10 이하로 저감된다.
여기서, 도 7에 나타낸 종래의 박막 저항체와 비교하여, 본 발명의 반도체 장치에 따른 박막 저항체의 가공 편차에 대해서 설명한다. 종래의 박막 저항체(400)는 포토리소그래피 공정 및 에칭 공정에 의해 선폭이 결정되며, W2~W5의 선폭에 비해, W1 및 W6의 선폭이 가는 것은 이미 서술했지만, 그 요인은 포토리소그래피 공정에서의 현상 시의 현상 촉진종의 생성이다. 포지티브형 레지스트를 이용하여 레지스트 패턴을 형성하는 경우, 알칼리 현상액(예를 들면, TMAH)을 이용하여 노광된 영역이 제거된다. 이 때, 레지스트가 녹아든 알칼리 현상액은 현상을 촉진하는 작용을 갖는 현상 촉진종을 생성하기 때문에, 박막 저항체의 단부에 위치하는 401, 406을 형성하기 위한 레지스트 패턴이 402~405를 형성하기 위한 레지스트 패턴보다 가늘어진다. 이것은 402~405를 형성하기 위한 레지스트 패턴의 양측에 소면적의 현상 영역이 존재하는데 반해, 401, 406을 형성하기 위한 레지스트 패턴의 한쪽 측에 대면적의 현상 영역이 존재하는 것에 기인한다.
이상과 같이, 각 박막 저항체의 주위의 현상 면적이나 에칭 면적이 동일하지 않은 것을 원인으로 가공 편차가 생기기 때문에, 본 출원인은 가공 편차를 억제하기 위해, 도 1(b)에 나타내는 구성으로 했다. 박막 저항체(201~206)는 인접해서 설치되어, 박막 저항체(201~206)의 외측(외주)은 포토리소그래피 공정 및 에칭 공정에 의해 형성된다. 따라서, 고저항 영역(100)의 외측에 위치하는 제1 고저항 영역(101)의 한쪽 면은 포토리소그래피 공정 및 에칭 공정에 의해 형성되고, 그 B-B＇ 방향의 폭(W11~W61)의 선폭 편차는 종래의 박막 저항체와 동일하다. 이에 반해, 고저항 영역(100)의 내측에 위치하는 제2 고저항 영역(102)의 경우는, 그 주위를 덮는 레지스트 패턴을 형성한 후, 그것을 마스크로 하여 이온 주입하여 저항 영역을 형성한다. 그 때문에, 그 레지스트 패턴 형성으로 현상되는 영역의 형상 및 면적은 박막 저항체(201~206) 모두에 있어서 동일하다. 따라서, 포토리소그래피 공정에 있어서, 박막 저항체(201~206) 간에서 선폭 편차는 생기지 않는다. 제2 고저항 영역(102)에는 포토리소그래피 공정에 이어지는 이온 주입 공정에서 불순물이 도입되는데, 이온 주입되는 영역은 마스크로 하여 이용하는 레지스트 패턴의 개구 영역에 의해 정해진다. 상기와 같이 레지스트 패턴의 형상 및 면적은 동일하기 때문에, 박막 저항체(201~206)에 있어서 제2 고저항 영역(102)의 폭(W12~W62)의 선폭의 편차는 생기기 어렵다.
이상과 같이, 제2 고저항 영역(102)으로 이온 주입에 의한 불순물 도입을 하고, 제2 고저항 영역(102) 주위에, 제2 고저항 영역(102)보다 고저항의 제1 고저항 영역(101)을 형성함으로써, 박막 저항체(201~206) 간의 저항값 편차를 저감할 수 있다.
도 2는, 본 발명의 제2 실시예 형태에 따른 반도체 장치의 박막 저항체의 평면도이다. 제1 고저항 영역(101)의 폭이, 가공 편차에 의해 가늘어져 있는 예를 나타낸 것이다. 박막 저항체 전체의 저항값은, 제1 고저항 영역(101)과 제2 고저항 영역(102)의 조합에 의해 규정되는데, 제1 고저항 영역(101)의 시트 저항값은 제2 고저항 영역(102)의 시트 저항값의 10배 이상으로 설정되어 있기 때문에, 도 2에 나타낸 바와 같이, 가공 편차에 의해 제1 고저항 영역(101)의 폭이 가늘어져 버린 경우에도, 그 영향은, 박막 저항체 전체를 제2 고저항 영역(102)으로 형성하고 있던 종래의 박막 저항체에 비해 작게 억제된다.
예를 들면, 종래, 박막 저항체 전체가 1um 폭의 제2 고저항 영역(102)으로 형성되고, 가공 편차에 의해, 0.1um의 가늘어짐을 일으킨 경우에는, 가늘어짐을 일으킨 박막 저항체와, 가늘어짐이 없는 박막 저항체에서는, 10%나 되는 저항값의 차가 생겨 버린다.
한편, 상기의 실시 형태에 의해, 1um의 폭의 제2 고저항 영역(102)과, 그 측면을 덮도록 마찬가지로 1um의 폭의 제1 고저항 영역(101)에 의해 박막 저항체를 형성한 경우에는, 제조 가공 편차에 의해 국소적으로 박막 저항체의 폭이 0.1um 가늘어졌다고 해도, 가늘어짐을 일으키는 것은 제1 고저항 영역(101) 뿐이며, 제1 고저항 영역(101)의 시트 저항값은, 제2 고저항 영역(102)의 시트 저항값의 10배 이상 높기 때문에, 가늘어짐을 일으킨 박막 저항체와, 가늘어짐이 없는 박막 저항체의 저항값의 차는 1% 이하로 크게 저감할 수 있다.
도 3, 4는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 박막 저항체의 제조 공정을 나타내는 단면도이다. 도 3은, 도 1의 짧은 방향(B-B＇ 방향)을 따른 단면도이며, 도 4는, 도 1의 길이 방향(A-A＇ 방향)을 따른 단면도이다.
도 3(a)에 나타내는 바와 같이, 반도체 기판(10) 상에 절연막(20)을 2000Å~8000Å의 막두께로 퇴적시킨 후, 또한 비(non)-도프된 폴리실리콘막(30)을 500Å~2000Å의 막두께로 퇴적시키고, 다음에, 폴리실리콘막(30)에 P형의 불순물, 예를 들면 BF2를 이온 주입(D1)하여, 제1 불순물 영역(30a)을 형성한다. 또한, 제1 불순물 영역(30a)을 비(non)-도프된 폴리실리콘막으로 하는 경우는 이온 주입(D1) 공정을 하지 않아도 된다.
다음에, 도 3(b)에 나타내는 바와 같이, 폴리실리콘막(30) 상에 레지스트 패턴(40a)을 형성한다. 레지스트 패턴(40a)에는, 나중에 제2 고저항 영역(102)이 되는 개구부가 형성되어 있고, 이 개구부를 통하여 폴리실리콘막(30)에 P형의 불순물, 예를 들면 BF2를 이온 주입(D2)하여, 제2 불순물 영역(30b)을 형성한다. 여기서, 이온 주입(D2)에서는 전의 이온 주입(D1)에 비해 고농도의 불순물을 도입한다. 레지스트 패턴(40a) 제거 후, 도 4에 나타내는 바와 같이, 도 1에 나타내는 저저항 영역(103)이 되는 영역이 개구하도록 레지스트 패턴(40c)을 형성하고, P형의 불순물, 예를 들면 BF2를 폴리실리콘막(30)에 이온 주입(D3)하여 제3 불순물 영역(30c)을 형성한다. 여기서 주입되는 불순물은 앞의 이온 주입(D2)에 비해 매우 고농도이며, 주입 시의 도스량은 3E15atoms/cm2~6E15atoms/cm2이다.
또한, 레지스트 패턴(40a)의 측면에는 정재파에 기인하는 파형의 형상이 형성되는데, 본 공정에 있어서는 PEB(POST EXPOSURE BAKE)를 이용함으로써 정재파의 영향을 완화하여, 안정적인 선폭이 얻어지도록 하고 있다.
레지스트 패턴(40a) 제거 후, 도 3(c)에 나타내는 바와 같이, 3개의 P형의 불순물 영역, 제1 불순물 영역(30a)과 제2 불순물 영역(30b)과 제3 불순물 영역을 덮도록 레지스트 패턴(40b)을 형성하고, 이것을 마스크로 하여 폴리실리콘막(30)을 에칭한다. 에칭된 영역의 평면 구조는 도 1(a)에 나타내는 대로이다.
레지스트 패턴(40b) 제거 후, 제1 불순물 영역(30a)과 제2 불순물 영역(30b)과 제3 불순물 영역을 가지는 폴리실리콘막에 700℃~950℃의 열처리를 하고, 제1 고저항 영역(101)과 제2 고저항 영역(102)과 저저항 영역(103)을 가지는 박막 저항체가 완성된다. 이와 같이 하여 얻어진, 박막 저항체(200)를 구성하는 각 부위의 시트 저항값은 높은 쪽으로부터 순서대로 제1 고저항 영역(101), 제2 고저항 영역(102), 저저항 영역(103)이 된다.
상기에서는, P형의 저항을 형성하는 일례에 대해서 설명했지만, N형의 저항을 형성하는 경우는 인이나 비소를 이온종으로서 선택하면 된다.
도 5는, 본 발명의 실시 형태에 따른 박막 저항체에 의해 구성된 브리더 저항 회로를 이용한 전압 디텍터의 블럭도의 일례이다.
도 1, 도 2에 나타낸 본 발명의 실시 형태에 따른 복수의 박막 저항체에 의해 구성된 고정밀도의 분압비를 가지는 브리더 저항 회로를 이용함으로써, 고정밀도의 반도체 장치, 예를 들면 전압 디텍터, 전압 레귤레이터 등의 반도체 장치를 얻을 수 있다.
도 5의 예에서는, 간단히 하기 위해 단순한 회로의 예를 나타냈지만, 실제의 제품에는 필요에 따라 기능을 추가하면 된다. 전압 디텍터의 기본적인 회로 구성 요소는 기준 전압 회로(901), 브리더 저항 회로(902), 오차 증폭기(904)이며, 그 외에 N형 트랜지스터(908), P형 트랜지스터(907) 등이 부가되어 있다. 이하에 간단하게 동작의 일부를 설명한다.
오차 증폭기(904)의 반전 입력은 브리더 저항 회로(902)에서 분압된 분압 전압(Vr), 즉 RB/(RA＋RB)*VDD가 된다. 기준 전압 회로(901)의 기준 전압(Vref)은, 전원 전압(VDD)이 소정의 검출 전압(Vdet)일 때의 분압 전압(Vr)에 동등하게 설정된다. 즉, Vref=RB/(RA＋RB)*Vdet로 한다. 전원 전압(VDD)이 소정 전압(Vdet) 이상일 때는, 오차 증폭기(904)의 출력이 LOW가 되도록 설계되므로, P형 트랜지스터(907)는 ON하고, N형 트랜지스터(908)가 OFF가 되어 출력(OUT)에는 전원 전압(VDD)이 출력된다. 그리고, VDD가 저하되어 검출 전압(Vdet) 이하가 되면 출력(OUT)에는 VSS가 출력된다.
이와 같이, 기본적인 동작은, 기준 전압 회로(901)에서 발생한 기준 전압(Vref)과 브리더 저항 회로(902)에서 분압된 분압 전압(Vr)을 오차 증폭기(904)에서 비교함으로써 행해진다. 따라서 브리더 저항 회로(902)에서 분압된 분압 전압(Vr)의 정밀도가 매우 중요해진다. 브리더 저항 회로(902)의 분압 정밀도가 나쁘면 오차 증폭기(904)로의 입력 전압이 불균일해져, 소정의 해제 혹은 검출 전압을 얻을 수 없게 되어 버린다. 본 발명에 따른 박막 저항체에 의해 구성된 브리더 저항 회로를 이용함으로써 고정밀도의 분압이 가능해지기 때문에 IC로서의 제품 수율이 향상되거나, 보다 고정밀도의 전압 디텍터를 제조하는 것이 가능해진다.
도 6은, 본 발명의 실시 형태에 따른 박막 저항체에 의해 구성된 브리더 저항 회로를 이용한 전압 레귤레이터의 블럭도의 일례이다.
도 6에서는, 간단히 하기 위해 단순한 회로의 예를 나타냈지만, 실제의 제품에는 필요에 따라 기능을 추가하면 된다. 전압 레귤레이터의 기본적인 회로 구성 요소는 기준 전압 회로(901), 브리더 저항 회로(902), 오차 증폭기(904) 그리고 전류 제어 트랜지스터로서 작동하는 P형 트랜지스터(907) 등이다. 이하에 간단하게 동작의 일부를 설명한다.
오차 증폭기(904)는, 브리더 저항 회로(902)에 의해 분압된 분압 전압(Vr)과 기준 전압 회로(901)에서 발생한 기준 전압(Vref)을 비교하여, 입력 전압(VIN)의 변화에 기인하지 않는 일정한 소정의 출력 전압(VOUT)을 얻기 위해 필요한 게이트 전압을 P형 트랜지스터(907)에 공급한다. 전압 레귤레이터에 있어서도 도 5에서 설명한 전압 디텍터의 경우와 마찬가지로, 기본적인 동작은, 기준 전압 회로(901)에서 발생한 기준 전압(Vref)과 브리더 저항 회로(902)에서 분압된 분압 전압(Vr)을 오차 증폭기(904)에서 비교함으로써 행해진다. 따라서 브리더 저항 회로(902)에서 분압된 분압 전압(Vr)의 정밀도가 매우 중요해진다. 브리더 저항 회로(902)의 분압 정밀도가 나쁘면 오차 증폭기(904)로의 입력 전압이 불균일해져, 일정한 소정의 출력 전압(VOUT)을 얻을 수 없게 되어 버린다. 본 발명에 따른 박막 저항체에 의해 구성된 브리더 저항 회로를 이용함으로써 고정밀도의 분압이 가능해지기 때문에 IC로서의 제품 수율이 향상되거나, 보다 고정밀도의 전압 레귤레이터를 제조하는 것이 가능해진다.
이상 대로, 본 발명에 의한 박막 저항체를 이용함으로써, 반도체의 제조 공정에 있어서, 박막 저항체의 가공 편차를 일으켜 버린 경우에도, 가공 편차를 일으키는 부분은, 제1 고저항 영역이기 때문에, 박막 저항체의 저항값의 변동을 작게 억제할 수 있어, 본 발명에 의한 박막 저항체를 가지는 브리더 저항 회로를 이용한 아날로그 IC에 있어서, 가공 편차에 의한 박막 저항체의 저항값 편차를 저감할 수 있으며, 아날로그 IC에 있어서의 브리더 저항 회로에 있어서 정확한 분압비를 유지할 수 있는 고정밀도의 브리더 저항 회로, 및, 이와 같은 브리더 저항 회로를 이용한 고정밀도의 전압 디텍터, 전압 레귤레이터 등의 반도체 장치를 얻을 수 있다.
10 반도체 기판 20 절연막
30 폴리실리콘막 30a 제1 불순물 영역
30b 제2 불순물 영역 30c 제3 불순물 영역
40a, 40b, 40c 레지스트막 100 고저항 영역
101 제1 고저항 영역 102 제2 고저항 영역
103 저저항 영역 104 컨택트홀
200, 201, 202, 203, 204, 205, 206 박막 저항체
301 고저항 영역 303 저저항 영역
400, 401, 402, 403, 404, 405, 406 박막 저항체
901 기준 전압 회로 902 브리더 저항 회로
904 오차 증폭기 907 P형 트랜지스터
908 N형 트랜지스터 D1, D2, D3 이온 주입
W1, W2, W3, W4, W5, W6 고저항 영역의 폭
W11, W21, W31, W41, W51, W61 고저항 영역의 폭
W12, W22, W32, W42, W52, W62 제1 저항 영역의 폭

Claims (6)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 절연막과,
    상기 절연막 상에 형성된 폴리실리콘막으로 구성된 제1 고저항 영역과,
    상기 절연막 상에 형성된 상기 폴리실리콘막으로 구성되며, 전류가 흐르는 방향에 평행한 제1 방향의 양측면을 상기 제1 고저항 영역에 의해 사이에 끼워져 배치된 제2 고저항 영역과,
    상기 절연막 상에 형성된 상기 폴리실리콘막으로 구성되며, 상기 제1 고저항 영역과 상기 제2 고저항 영역의 상기 제1 방향에 직교하는 제2 방향의 양측면에 형성된 저저항 영역을 가지고,
    상기 제1 고저항 영역의 시트 저항값은 상기 제2 고저항 영역의 시트 저항값보다 높은 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 고저항 영역의 시트 저항값은 상기 제2 고저항 영역의 시트 저항값의 10배 이상인 것을 특징으로 하는 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제1 고저항 영역 및 상기 제2 고저항 영역은, 제1 도전형의 불순물을 도입한 상기 폴리실리콘막에 의해 형성된 것을 특징으로 하는 반도체 장치.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 제1 고저항 영역 및 상기 제2 고저항 영역은, 제2 도전형의 불순물을 도입한 상기 폴리실리콘막에 의해 형성된 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 제1 고저항 영역은, 비(non)-도프된 상기 폴리실리콘막에 의해 형성되고, 상기 제2 고저항 영역은, 제1 도전형의 불순물 또는 제2 도전형의 불순물을 도입한 상기 폴리실리콘막에 의해 형성된 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 상에 형성된 절연막 상에, 비(non)-도프된 폴리실리콘막을 형성하는 공정과,
    상기 비(non)-도프된 폴리실리콘막에 불순물을 제1 이온 주입하여, 제1 도전형의 제1 불순물 영역을 형성하는 공정과,
    상기 폴리실리콘막 상에 형성한 제1 레지스트 패턴을 마스크로 하여 제2 이온 주입하여, 상기 폴리실리콘막에 상기 제1 불순물 영역보다 고농도의 제1 도전형의 제2 불순물 영역을 형성하는 공정과,
    상기 폴리실리콘막 상에 형성한 제3 레지스트 패턴을 마스크로 하여 제3 이온 주입하여, 상기 폴리실리콘막에 상기 제2 불순물 영역보다 고농도의 제1 도전형의 제3 불순물 영역을 형성하는 공정과,
    상기 제3 레지스트 패턴을 제거한 후, 상기 제1 불순물 영역과 상기 제2 불순물 영역과 상기 제3 불순물 영역을 덮도록 상기 폴리실리콘막 상에 형성한 제2 레지스트 패턴을 마스크로 하여 상기 폴리실리콘막을 에칭하는 공정과,
    상기 제1 불순물 영역과 상기 제2 불순물 영역과 상기 제3 불순물 영역을 가지는 상기 폴리실리콘막을 열처리하여, 제1 고저항 영역과 제2 고저항 영역과 저저항 영역을 가지는 박막 저항체로 하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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