KR20200001988A - 반도체 장치 및 반도체 칩 - Google Patents

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Abstract

반도체 장치는, 반도체 기판의 표면에 형성된 영역 변과 영역 모따기부를 갖는 외주 형상의 평탄 영역과, 평탄 영역과 다른 균일한 높이로 평탄 영역을 둘러싸는 외주 영역과, 평탄 영역 상에 형성된 복수의 상사 형상 혹은 동일 형상의 반도체 소자와, 반도체 소자 상의 제2 절연막에 형성된 콘택트 홀을 통해, 복수의 반도체 소자를 접속하는 배선 금속을 구비한다. 반도체 소자의 비정밀도를 향상시켜, 반도체 집적회로 장치의 수율을 향상시킬 수 있는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 칩{SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR CHIP}
본 발명은, 반도체 장치 및 반도체 칩에 관한 것이다.
반도체 기판에 탑재하는 아날로그 IC와 같은 반도체 집적회로 장치는, 복수의 동일 혹은 상사 형상을 갖는 반도체 소자를 조합한 반도체 장치를 이용하여, 복수의 반도체 소자의 높은 비(比)정밀도를 이용하여 출력 특성을 고정밀도화하는 경우가 많다. 예를 들면, 볼티지 디텍터는, 브리더 저항 회로가 출력하는 전원 전압의 분압 전압과 기준 전압을 전압 비교기로 비교하여, 전원 전압이 소정의 검출 전압에 도달하면 신호 전압을 출력한다. 일반적으로, 브리더 저항 회로는, 복수의 동일 형상의 박막 저항 소자를 조합한 회로로, 그 저항치의 비에 따라 인가되는 전압을 분압하여 출력한다. 박막 저항 소자의 비정밀도가 낮으면, 브리더 저항 회로가 출력하는 분압 전압이 원하는 값에서 벗어나, 검출 전압의 편차가 발생한다. 따라서, 브리더 저항 회로에서는, 전원 전압을 분압하기 위한 박막 저항 소자의 저항치의 비정밀도가 극히 중요하며, 그 때문에, 복수의 동일 형상의 박막 저항 소자의 형상의 비정밀도의 향상이 요구된다.
특허문헌 1에는, 반도체 프로세스의 공정 불균일에 기인하는 박막 저항 소자의 저항치의 비정밀도 불균일을, 반도체 기판 면내에서의 반도체 집적회로 장치의 특성 변동 경향으로부터 예측하여, 그 결과에 따라 브리더 저항 회로를 트리밍 조정함으로써 반도체 집적회로 장치의 수율을 향상시키는 기술이 개시되어 있다.
일본국 특허공개 2008-198775호 홍보
특허문헌 1에 나타나 있는 반도체 집적회로 장치의 수율 향상을 위한 기술은, 반도체 기판 면내에서의 반도체 집적회로 장치의 특성의 변동 경향이 어느 반도체 기판에서도 항상 동일한 경향인 경우에 유효하다. 그러나, 스핀 코터로 반도체 기판 표면에 포토레지스트를 형성하여 반도체 소자를 가공하는 반도체 집적회로 장치에서는, 반도체 소자 주위의 레이아웃이나 반도체 기판 표면의 단차의 크기에 따라 포토레지스트 막두께의 경향이 변화한다. 그리고, 그 막두께 경향의 변화가 반도체 소자의 비정밀도에 미치는 영향이 크기 때문에, 반도체 집적회로 장치의 특성 변동 경향이 변하기 쉽다.
그 때문에, 반도체 집적회로 장치의 수율을 향상시키기 위해서는, 반도체 집적회로 장치의 레이아웃이나 단차의 크기 등에 따라 트리밍 등의 조정 방법을 바꿀 필요가 있다. 또, 포토레지스트의 막두께 경향은, 경시적인 품질 변화나 장치 구성 및 그 상태에 대해서도 민감하므로, 그에 대응하기 위해 고도의 조정과 복잡한 관리가 필요하다.
본 발명은, 상기의 점을 감안하여, 반도체 장치를 구성하는 복수의 동일 혹은 상사 형상을 갖는 반도체 소자의 비정밀도를 향상시켜, 트리밍 등에서의 고도의 조정이나 복잡한 관리를 하지 않고 반도체 집적회로 장치의 수율을 향상할 수 있는 반도체 장치 및 반도체 집적회로 장치가 형성된 반도체 칩을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치가 상기 목적을 달성하기 위해 이하의 수단을 채용한다.
즉, 반도체 기판의 표면에 형성된 제1 절연막 상의, 평면에서 볼 때 영역 변과 상기 영역 변 사이의 영역 모따기부를 갖는 외주 형상의 평탄 영역과, 상기 평탄 영역을 둘러싸고, 상기 평탄 영역과 높이가 다른 외주 영역과, 상기 평탄 영역 상에 상기 외주 영역으로부터 소정의 거리 이상 떨어져 형성된, 상사 형상 혹은 동일 형상을 갖는 복수의 반도체 소자와, 상기 복수의 반도체 소자 상에 형성된 제2 절연막과, 상기 복수의 반도체 소자 상의 상기 제2 절연막에 형성된 콘택트 홀과, 상기 콘택트 홀 상에 형성되며, 상기 복수의 반도체 소자를 접속하는 배선 금속을 구비하는 것을 특징으로 하는 반도체 장치로 한다.
본 발명에 의하면, 반도체 소자를 영역 변과 영역 모따기부를 갖는 외주 형상의 평탄 영역 상에 형성하고, 그 평탄 영역과 높이가 다른 외주 영역을 평탄 영역의 외주에 구비한 반도체 장치로 함으로써, 복수의 동일 혹은 상사 형상을 갖는 반도체 소자의 비정밀도를 향상시켜, 고도의 조정을 하지 않고 반도체 집적회로 장치의 수율을 향상할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 모식 평면도이다.
도 2는 제1 실시형태에 따른 반도체 장치의 모식 단면도이다.
도 3은 도 1, 2의 반도체 장치를 구성하는 브리더 저항 회로의 회로도이다.
도 4(a), (b)는 제1 실시형태에서 반도체 기판에 도포한 포토레지스트의 흐름을 나타내는 모식 평면도이다.
도 5는 본 발명의 실시형태에 따른 볼티지 디텍터의 회로 블록도이다.
도 6은 본 발명의 실시형태에 따른 볼티지 레귤레이터의 회로 블록도이다.
도 7은 본 발명의 제2 실시형태에 따른 반도체 장치의 모식 단면도이다.
도 8(a), (b)는 본 발명의 제3 실시형태에서 반도체 기판에 도포한 포토레지스트의 흐름을 나타내는 모식 평면도이다.
도 9는 제3 실시형태에 따른 반도체 장치의 모식 단면도이다.
도 10은 종래의 반도체 기판에 도포한 포토레지스트의 스트리에이션을 나타내는 모식 평면도이다.
도 11(a), (b)는 종래의 반도체 기판에 도포한 포토레지스트의 흐름을 나타내는 모식 평면도이다.
본 발명의 실시형태를 설명하기 전에 실시형태의 이해를 용이하게 하기 위해, 본 발명의 발명자에 의해 발견된, 반도체 기판 상에 형성되는 점성체로 이루어지는 반도체 재료의 막두께 불균일과, 그 막두께 불균일에 의한 반도체 소자의 비정밀도에 대한 영향에 대해 설명한다.
도 10은, 종래의 반도체 소자를 가공 형성하기 위한 포토리소그래피 공정에서, 포토레지스트와 같은 점성체를 반도체 기판(40)의 표면에 스핀 코트에 의해 도포했을 때에, 스트리에이션이 발생한 경우의 반도체 기판 표면의 외관을 나타내는모식 평면도이다. 스트리에이션은, 중심에 포토레지스트를 적하하여, 스테이지를 회전시켰을 때에 나타나는 포토레지스트의 두께의 차이가, 줄무늬나 색의 차이가 되어 나타난 것이다. 도 10에 있어서, 영역 410, 420, 430은, 다른 영역에 비해 포토레지스트의 막두께가 두껍거나, 혹은 그 불균일이 큰 영역이다.
포토레지스트 막두께가 불균일하면, 노광 시의 조사광의 정재파 효과 등에 의해, 동일 형상의 포토마스크 패턴을 채용하고 있어도, 가공 후의 레지스트 패턴의 선폭이나 형상이 불균일해진다. 따라서, 복수의 동일 또는 상사 형상을 갖는 반도체 소자의 형성에서는, 각각의 반도체 소자 상의 레지스트 막두께의 불균일에 의해 그들의 선폭이나 형상이 변화하여, 비정밀도가 저하한다. 그리고 그에 따라 복수의 반도체 소자로 구성된 반도체 장치의 출력 특성의 편차가 발생한다.
이러한 포토레지스트 막두께의 불균일은, 반도체 기판 표면에 형성되어 있는 단차의 고저나 그 패턴의 형상에 의존한다. 도 11(a), (b)는, 도 10에 나타내어지는 반도체 기판(40)의 중심에 대해, 우측 위쪽의 영역(440a)과 아래쪽의 영역(440b) 각각의 평면의 모습을 나타내는 모식 평면도이다. 예를 들면, 반도체 기판(40)의 스크라이브 영역(402)으로 둘러싸인 반도체 칩(401) 내에, 주변보다 높이가 높은 고단차 패턴(400)이 존재하면, 스핀 코트에 의해 포토레지스트를 형성한 경우, 스트리에이션이 다음에 설명하는 바와 같이 발생한다고 생각된다.
도 11(a)에서는, 반도체 기판(40)의 중심에서 외주로 향하는 점선 화살표의 포토레지스트의 흐름에 대해, 고단차 패턴(400)의 모서리부가 대향한다. 그리고, 그 모서리부 근방에서 포토레지스트의 흐름이 나뉘어져, 반도체 기판(40)의 외주방향으로 흐름의 흐트러짐이 발생한다. 포토레지스트 막두께는, 점선 화살표의 밀도에 따라 크게 변동한다.
한편, 도 11(b)에서는, 점선 화살표의 포토레지스트의 흐름에 대해, 고단차 패턴(400)의 모서리부가 대향하지 않고 한 변이 대향하므로, 포토레지스트의 흐름에 흐트러짐은 발생하기 어렵다. 따라서, 고단차 패턴(400) 상 및 그 주위의 레지스트 막두께의 변동은 적다.
반도체 집적회로에서의 패턴은, 일반적으로 오리엔테이션 플랫에 대해 평행 또는 수직인 변으로 구성되도록 형성된다. 따라서, 도 10의 영역 410, 420, 430과 같은, 지면에 있어서 반도체 기판(40) 상의 비스듬하게 위치하는 영역에서는, 항상 패턴 모서리부가 반도체 기판(40)의 중심에 대향하므로 포토레지스트 막두께의 불균일이 발생하기 쉽다. 한편, 지면에 있어서 반도체 기판(40)의 상하 좌우의 위치에서는, 중심에 대해 패턴의 모서리부가 대향하지 않으므로, 포토레지스트 막두께의 불균일이 발생하기 어렵다.
반도체 장치 내의 포토레지스트의 막두께 불균일은, 복수의 동일 포토 패턴의 반도체 소자에 대해 선폭이나 형상 불균일을 발생시켜, 비정밀도를 저하시킨다. 본 발명은, 이러한 지견을 기초로 반도체 소자 상의 포토레지스트의 막두께 불균일을 억제하기 위해 고안되었다.
이하, 본 발명의 실시형태에 대해, 도면을 적절히 참조하면서 상세하게 설명한다. 이하의 설명에서 이용되는 도면은, 본 발명의 특징을 알기 쉽게 하기 위해, 일부 생략 또는 확대하여 나타내고 있는 경우가 있으며, 실제의 치수비와는 다른 경우가 있다.
(제1 실시형태)
이하에, 제1 실시형태에 따른 반도체 장치에 대해 설명한다.
도 1은, 본 발명의 제1 실시형태를 나타내는 반도체 장치(100)의 모식 평면도이며, 일부의 특징적인 부분을 투시하여 나타내고 있다. 또 도 2는, 도 1에 있어서 반도체 장치(100)를 A-A＇선을 따라 절단한 경우의 모식 단면도이다.
제1 실시형태의 반도체 장치(100)는, 반도체 기판(10) 상에 형성된 평탄 영역(11)과, 그 평탄 영역(11)의 주위에 형성된 외주 영역(12)을 구비하고 있다. 평탄 영역(11)은, 평면에서 볼 때 4개의 영역 변(11a)과 4개의 영역 모따기부(11b)를 갖는 팔각형의 외주 형상을 가지며, 지면 좌우방향, 상하방향 및 비스듬한 방향으로, 외주 영역(12)에 대해 8개의 변에 의거한 경계선을 갖는다.
평탄 영역(11) 상에는, 동일 형상을 갖는 복수의 폴리실리콘으로 이루어지는 박막 저항 소자(13)가, 일정 간격으로 나열되어 형성되어 있다. 박막 저항 소자(13)는, 8개의 경계선으로부터 각각 좌우방향으로, 거리 x1 및 거리 x5만큼 떨어져 형성되고, 상하방향으로 거리 x7 및 거리 x3만큼 떨어져 형성되며, 비스듬한 방향으로 거리 x2, x4, x6 및 거리 x8만큼 떨어져 형성되어 있다. 이들 박막 저항 소자(13) 상에는 제2 절연막(18)이 형성되고, 그 제2 절연막(18)에 있어서 박막 저항 소자(13)의 한쪽의 단부와 다른 쪽의 단부 상에 콘택트 홀(14)이 형성되어 있다. 박막 저항 소자(13)는 콘택트 홀(14)을 통해 배선 금속(15a, 15b, 15c, 15d)에 의해 서로 접속되어, 브리더 저항 회로(16)를 구성하고 있다. 도 2에 나타내어지는 바와 같이 제2 절연막(18) 상에는, 패시베이션막(19)이 형성되어 있다. 이어서 제1 실시형태에서의 반도체 장치(100)의 특징적인 구성 요소에 대해 설명한다.
평탄 영역(11)은, 도 2에 나타내는 바와 같이 소자 분리막인 LOCOS(Local Oxidation of Silicon) 산화막의 상면을 이용하여, 제1 절연막(17)에 있어서 외주 영역(12)보다 높은 위치에 형성되어 있다. 제1 절연막(17)은, 박막 저항 소자(13)와 반도체 기판(10)의 사이를 절연 분리하여, 기생 용량을 억제하기 위해, 소자 분리막이 선택되지만, 동일한 기능을 갖는 것이면 이에 한정되는 것은 아니다.
평탄 영역(11)은, 도 1에 나타내어지는 바와 같이, 박막 저항 소자를 가공하기 위한 포토레지스트 형성에 있어서, 스핀 코트의 영향을 억제하는 평면 레이아웃으로 하고 있다. 즉, 스핀 코트에 있어서 반도체 기판(10)의 중심으로부터 흘러오는 비스듬한 방향의 포토레지스트의 흐름에 대향하는 모서리부가 배제되어, 포토레지스트의 흐름의 흐트러짐과 그에 의거한 막두께의 불균일이 억제되고 있다. 또, 평탄 영역(11)은, 영역 변(11a)과 영역 모따기부(11b)로 구성되는 어느 모서리부의 내각도 90도 이상의 둔각으로 하고 있으므로, 다른 방향에서의 레지스트의 흐름에 대해서도, 그 흐트러짐을 억제할 수 있다.
외주 영역(12)은, 평탄 영역(11)과 동일한 외주 형상을 가지며, 평탄 영역(11)의 외주를 끊어짐 없이 둘러싸, 평탄 영역(11)보다 낮은 균일한 높이로 형성되어 있다. 도 2에서는, 소자 분리를 위한 LOCOS 산화막의 상면을 평탄 영역(11)으로 하고, 외주 영역(12)을 LOCOS 산화막 비형성 영역으로 함으로써, 평탄 영역(11)과 외주 영역(12) 사이의 높이 y1이, LOCOS 산화막 단차의 크기가 된다. 외주 영역(12)은, 박막 저항 소자(13)를 위한 포토레지스트 형성에 있어서 반도체 기판 중심으로부터 반도체 기판 표면 상의 표면 단차를 경유하여 흘러온 레지스트의 막두께 불균일을, 동일 높이의 영역을 통과시킴으로써 완화하는 목적으로 형성되어 있다. 그 때문에, 외주 영역(12)이 평탄 영역보다 균일하게 높게 설정되어 있어도 상관없다.
또, 도 1에 나타내어지는 바와 같이 외주 영역(12)의 외측의 형상은, 평탄 영역(11)과 동일한 형상을 이루고, 그 각 변은, 평탄 영역(11)의 외주의 각 변과 평행하게 배치되는 것이 바람직하지만, 이에 한정되는 것은 아니다. 외주 영역(12)의 폭은, 반도체 기판(10)의 중심으로부터 흘러드는 포토레지스트의 막두께 불균일이 완화되는 정도로서 수 μm에서 십수 μm의 폭이면 된다.
박막 저항 소자(13)는, 불순물이 도입되어 도전율이 부여된 폴리실리콘 박막으로 형성되며, 그 도전율과 폭 및 길이로 결정되는 저항치를 갖는 저항 소자이다. 도 1에서는, 이러한 복수의 박막 저항 소자가 폭이나 길이 등의 평면적인 형상을 모두 동일하게 하여 형성되어 있다. 그와 같이 함으로써, 박막 저항 소자(13)의 에칭 가공 프로세스 시의 형상 불균일을 각각의 저항 소자가 동일하게 받기 때문에, 저항치의 절대치가 불균일해졌다고 해도, 박막 저항 소자(13)끼리의 저항 비율을 형상비에 의거한 일정치로 유지할 수 있다. 그와 같이 비정밀도가 높은(저항 비율이 이상치에 가까운) 박막 저항 소자(13)가 반도체 집적회로 장치의 수율의 향상에 대해 유효하다. 또, 이들 박막 저항 소자(13)는, 박막 저항 소자(13)를 형성할 때에 안정적인 포토레지스트 막두께를 확보하기 위해, 평탄 영역(11)의 각 영역 변으로부터의 거리(x1~x8)를 소정의 거리 이상으로 하여 형성되어 있다.
브리더 저항 회로(16)는, 복수의 동일 형상의 박막 저항 소자(13)를 배선 금속(15a, 15b, 15c 및 15d)으로 접속한 회로이며, 인가되는 전압을 소정의 비율로 분압하여 그 분압 전압을 출력한다. 도 3은, 박막 저항 소자(13)를 배선 금속(15a, 15b, 15c, 15d)에 의해 접속한 경우의 브리더 저항 회로(16)의 회로도이다. 단자 A와 단자 C의 사이에 전압이 인가되면, 복수의 박막 저항 소자(13)의 도전율과 형상으로 결정되는 저항(R1)의 저항치의 비율에 의해, 인가 전압치의 1/3의 분압 전압치가 단자 B로부터 고정밀도로 출력된다.
브리더 저항 회로(16)는, 평탄 영역(11)의 중앙에 배치되며, 팔각형의 평탄 영역(11)의 각 변으로부터 각각 거리 x1~x8만큼 떨어져 형성되어 있다. 이들 거리는, 박막 저항 소자(13)의 형성을 위한 포토레지스트 도포에 있어서, 평탄 영역(11)과 외주 영역(12) 사이의 단차부에서 발생하는 포토레지스트 막두께의 변동을 완화하기 위해 형성되어 있다.
이 단차부로부터의 거리가 충분히 길면, 포토레지스트 막두께는 박막 저항 소자 상에서 일정해진다. 한편, 이 거리가 짧으면, 박막 저항 소자 상의 포토레지스트의 막두께가 변동하여, 노광 시의 정재파의 영향에 의해 박막 저항체의 폭이나 길이의 변동이 발생한다. 그 때문에, 동일 형상의 박막 저항 소자를 형성하는 것이 곤란해진다. 그리고, 브리더 저항 회로(16)가 출력하는 분압비 정밀도가 저하하여, 반도체 집적회로 장치의 수율이 저하한다. 박막 저항 소자(13)의 형상을 안정시키기 위해, 거리 x1~x8을 충분한 길이로 하여, 박막 저항 소자 형성을 위한 포토레지스트 도포 시에 있어서, 평탄 영역(11) 상에는 폴리실리콘 박막을 이용한 트랜지스터, 배선, 퓨즈 등의 구조물은 일절 배치하지 않고 평탄한 상태를 유지하는 것이 중요하다.
포토레지스트 막두께가 안정되기 위해 필요해지는 거리 x1~x8은, 그 포토레지스트의 막두께와 도 2에서의 높이 y1의 크기에 관계된다. 즉, 단차가 작아짐에 따라, 막두께 안정화를 위해 필요해지는 거리도 짧아지는 것이 알려져 있다. 또 그 거리는, 박막 저항 소자(13)를 형성할 때의 포토레지스트의 막두께에도 관계된다. 그 때문에, 거리 x1~x8은, 선정하는 제조 프로세스 조건을 기초로 설정된다.
또, 도시하지 않지만, 반도체 기판(10) 내의 제1 절연막(17)의 하면에, 필요에 따라 웰 영역 등을 형성하고, 그 영역을 일정 전위로 고정함으로써, 전계 효과에 의해 폴리실리콘으로 이루어지는 박막 저항 소자(13)의 저항치를 안정시킬 수 있다. 웰 영역의 전위는, 예를 들면, 반도체 집적회로 장치에 인가되는 접지 전압(Vss) 혹은 전원 전압(Vdd)으로 고정해 두는 것이 바람직하다.
도 4(a), (b)는, 제1 실시형태의 평탄 영역(11) 및 외주 영역(12)를 갖는 반도체 장치(100)를 탑재한 반도체 칩(101)을, 스크라이브 영역(102)을 사이에 두고 반도체 기판(10)에 배치한 부분적인 모식 평면도이며, 특징적인 부분만을 나타내고 있다. 도 4(a), (b)의 반도체 기판(10)에서의 위치는, 각각 도 10에서의 영역 440a, 440b에 상당한다. 도 4(a)에 나타내어지는 바와 같이, 평탄 영역(11)은, 점선 화살표로 나타내어지는 비스듬한 좌측 아래방향으로부터 흘러오는 포토레지스트에 대해, 대향하는 90도의 모서리부가 존재하지 않으므로, 도 4(b)와 동일하게 막두께 분포에 흐트러짐이 발생하기 어렵다. 따라서, 평탄 영역(11) 상에서의 박막 저항 소자 형성 예정 영역 상의 포토레지스트 막두께의 균일성이 향상하여, 복수의 박막 저항 소자의 비정밀도의 향상과 함께 반도체 집적회로 장치의 수율 향상을 실현할 수 있다.
도 4(a)에서의 포토레지스트 막두께의 균일성과, 도 4(b)에서의 포토레지스트 막두께 균일성을 동일하게 향상시키기 위해서는, 평탄 영역(11)에서의 비스듬한 방향의 4개의 변의 길이와 상하 좌우방향의 4개의 변의 길이를 일치시키는 것이 바람직하다. 이 때, 도 1에서의 x2, x4, x6, x8의 길이가 x1, x3, x5, x7의 길이보다 짧아진다. 그 때문에, x2, x4, x6, x8의 길이를 포토레지스트의 막두께 변동의 영향을 받지 않는 충분한 길이로 설정한다.
이상과 같은 구성으로 함으로써, 도 4(a), (b)에 나타내어지는 바와 같이, 박막 저항 소자 형성을 위한 포토리소그래피 공정에 있어서, 반도체 기판 상의 임의의 위치에서 박막 저항 소자 상의 포토레지스트 막두께 균일성이 향상하여, 박막 저항 소자의 비정밀도가 향상한다.
다음으로, 제1 실시형태의 반도체 장치를 탑재한 반도체 집적회로 장치에 대해 설명한다.
도 5는, 제1 실시형태의 브리더 저항 회로를 탑재한 볼티지 디텍터(101a)의 모식 회로 블록도이다.
볼티지 디텍터(101a)는, 브리더 저항 회로(16), 기준 전압 회로(91), 전압 비교기(92), P채널형 트랜지스터(93), N채널형 트랜지스터(94)를 구비하고 있다. 그리고, 접지 단자(2)에 인가되는 접지 전압(Vss)에 대해, 전원 단자(1)에 인가되는 전원 전압(Vdd)이 변동하여, 소정의 검출 전압에 도달하면, 검출 신호로서 출력 단자(3)로부터 출력 전압(Vout)을 출력하는 아날로그 IC이다.
단자 A로부터 전원 전압(Vdd)이 입력되고, 단자 C로부터 접지 전압(Vss)이 입력되는 브리더 저항 회로(16)는, 그 2개의 전압차의 분압 전압을 단자 B로부터 출력한다. 전압 비교기(92)는, 브리더 저항 회로(16)가 출력하는 분압 전압과 기준 전압 회로(91)가 출력하는 기준 전압의 비교 결과를 전압으로서 출력한다. P채널형 트랜지스터(93)와 N채널형 트랜지스터(94)로 구성되는 출력 회로는, 전압 비교기(92)가 출력하는 전압을 기초로 검출 신호로서 출력 전압(Vout)을 출력한다. 따라서, 제1 실시형태의 브리더 저항 회로(16)를 채용함으로써 전원 전압의 분압 정밀도가 향상하여, 볼티지 디텍터(101a)의 검출 정밀도의 향상을 실현할 수 있다.
도 6은, 제1 실시형태의 브리더 저항 회로를 탑재한 볼티지 레귤레이터(101b)의 모식 회로 블록도이다.
볼티지 레귤레이터(101b)는, 브리더 저항 회로(16), 기준 전압 회로(91), 오차 증폭기(95), P채널형 트랜지스터(93)를 구비하고 있다. 그리고, 접지 단자(2)에 인가되는 접지 전압(Vss)에 대해, 전원 단자(1)에 인가되는 전원 전압(Vdd)이 변동해도, 소정의 일정 전압을 출력 단자(3)로부터 출력 전압(Vout)으로서 출력하는 아날로그 IC이다.
단자 C에 입력되는 접지 전압(Vss)에 대해, 단자 A에 입력되는 출력 전압(Vout)이 변동하면, 브리더 저항 회로(16)가 단자 B로부터 출력하는 분압 전압이 변동한다. 오차 증폭기(95)는, 그 분압 전압과 기준 전압 회로(91)가 출력하는 기준 전압의 차의 전압을 증폭하여 출력한다. 그리고, 오차 증폭기(95)가 그 출력 전압에 의해 P채널형 트랜지스터(93)의 게이트 전압을 조정하여, 출력 전압(Vout)의 변동을 억제하도록 제어한다. 따라서, 제1 실시형태의 브리더 저항 회로(16)를 채용함으로써 출력 전압(Vout)의 분압 정밀도가 향상하여, 볼티지 레귤레이터(101b)의 검출 정밀도의 향상을 실현할 수 있다.
이상과 같이 볼티지 디텍터나 볼티지 레귤레이터 등과 같은 반도체 집적회로 장치에 제1 실시형태의 브리더 저항 회로를 채용함으로써, 출력 전압의 정밀도가 향상함과 더불어, 반도체 집적회로 장치의 수율의 향상을 실현할 수 있다.
(제2 실시형태)
이하에, 제2 실시형태에 따른 반도체 장치에 대해 설명한다.
도 7은, 본 발명의 제2 실시형태를 나타내는 반도체 장치(200)의 모식 단면도이다. 제2 실시형태의 평면에서 볼 때의 구성은 도 1과 동일하고, 도 7의 모식 단면도는, 도 1의 A-A＇선을 따라 절단한 단면도에 상당한다.
제2 실시형태의 반도체 장치(200)는, 반도체 기판(20) 상에 형성된 하지 절연막(27b) 상의, 도전막(27a)이 형성된 영역을 평탄 영역(21)으로 하고 있다. 또, 그 평탄 영역(21)의 주위에 외주 영역(22)이 형성되어 있으며, 여기에는 도전막(27a)은 형성되지 않는다. 평탄 영역(21)에서의 도전막(27a) 상 및 외주 영역(22)에 걸쳐 제1 절연막(27)이 형성되어 있다. 평탄 영역(21) 상에는, 동일 형상을 갖는 복수의 폴리실리콘으로 이루어지는 박막 저항 소자(23)가, 일정 간격으로 늘어서 형성되어 있다. 평탄 영역(21) 및 박막 저항 소자(23)의 평면적인 형상은, 제1 실시형태와 동일하다. 박막 저항 소자(23) 상에는 제2 절연막(28)이 형성되고, 그 제2 절연막(28) 상에는, 패시베이션막(29)이 형성되어 있다. 복수의 박막 저항 소자(23)는 콘택트 홀(도시 생략)을 통해 배선 금속(도시 생략)으로 서로 접속되어, 브리더 저항 회로(26)를 구성하고 있다. 이하에 제2 실시형태에 있어서, 제1 실시형태에 대해 특징적인 부분을 중심으로 설명한다.
브리더 저항 회로(26)는, 평탄 영역(21)의 중앙에 배치되고, 평탄 영역(21)의 외주로부터 각각 거리 x만큼 떨어져 형성되어 있다. 이들 거리는, 박막 저항 소자(23) 형성을 위한 스핀 코트에 의한 포토레지스트 형성에 있어서, 평탄 영역(21)과 외주 영역(22) 사이의 단차로 발생하는 포토레지스트 막두께의 변동을 완화하기 위해 형성되어 있다. 이러한 구성은 제1 실시형태와 동일하다.
평탄 영역(21)은, 소자 분리막 등의 하지 절연막(27b) 상에 도전막(27a)이 형성되고, 또한 그 도전막(27a) 상에 제1 절연막(27)이 형성된 영역이다. 평탄 영역(21)은, 높이 y2로 외주 영역(22)으로부터 높은 위치에 형성되어 있지만, 이 높이 y2는, 도전막(27a)의 두께와 실질적으로 동일하다.
제1 실시형태에서는 외주 영역(12)과 평탄 영역(11)의 높이의 차이는 소자 분리막으로서도 사용되는 LOCOS 산화막의 두께에 제약된다. 그러나, 제2 실시형태에서의 외주 영역(22)과 평탄 영역(21)의 높이의 차이는 도전막(27a)의 두께로 임의로 설정할 수 있다. 따라서, 제2 실시형태는, 박막 저항 소자(23)의 형성에 있어서 포토레지스트 막두께가 일정해지기 위한 거리 x의 설정에 대해 자유도가 높다는 이점이 있다.
또 도전막(27a)은, 외주 영역(22)에서 이어지는 하지 절연막(27b) 상에 형성되어 있지만, 이 하지 절연막(27b)은, LOCOS 산화막에 한정되지 않으며 다른 절연막이어도 상관없다는 것에 있어서도 구조 설정에서의 자유도가 높다.
외주 영역(22)은, 도전막(27a)은 형성되지 않는 영역이며, 평탄 영역(21)의 외주 모두를 둘러싸고, 평탄 영역(21)보다 낮은 균일한 높이로 형성되어 있다. 외주 영역(22)은, 하지 절연막(27b) 상에 제1 절연막(27)이 적층된 구성으로 되어 있으며, 외측의 형상을 평탄 영역(21)과 동일하게 할 필요는 없고, 수 μm에서 십수 μm의 거리를 두고 그대로 다른 반도체 소자가 형성되어 있어도 상관없다.
도전막(27a)은, 반도체 집적회로 장치에서 이용되는, MOS 트랜지스터의 게이트 전극과 동일한 재료를 이용하여 형성하면 제조 공정의 증가가 없어 바람직하다. 그리고, 도전막(27a)의 전위를 일정하게 고정함으로써, 전계 효과에 의해 폴리실리콘으로 이루어지는 박막 저항 소자(23)의 저항치를 안정시킬 수 있다. 예를 들면, 도전막(27a)의 전위를 접지 전압(Vss) 혹은 전원 전압(Vdd)으로 고정해 두는 것이 바람직하다.
이상과 같은 구성으로 함으로써, 제1 실시형태에서의 도 4(a), (b)와 동일하게, 박막 저항 소자 형성을 위한 포토리소그래피 공정에 있어서, 박막 저항 소자 상의 포토레지스트 막두께의 균일성이 향상하여, 박막 저항 소자의 비정밀도가 향상한다. 또, 평탄 영역과 외주 영역의 높이의 차이를 임의로 설정할 수 있으므로, 평탄 영역의 외주로부터 브리더 저항 회로까지의 거리를 임의로 제어할 수 있다.
(제3 실시형태)
이하에, 제3 실시형태에 따른 반도체 장치 및 반도체 집적회로 장치에 대해 설명한다.
도 8(a), (b)는, 본 발명의 제3 실시형태를 나타내는 반도체 장치(300)를 탑재한 반도체 칩(301)을, 스크라이브 영역(302)을 사이에 두고 반도체 기판(30) 상에 탑재한 경우의 부분적인 모식 평면도이며, 일부의 특징적인 부분만을 나타내고 있다. 도 8(a), (b)의 반도체 기판(30)에서의 위치는, 각각 도 10에 있어서의 영역 440a, 440b에 상당한다. 또 도 9는, 도 8(b)에 있어서 반도체 칩(301) 및 스크라이브 영역(302)의 일부를 B-B＇선을 따라 절단한 경우의 모식 단면도이다. 이하에 제3 실시형태에 있어서, 제1 실시형태에 대해 특징적인 부분을 중심으로 설명한다.
반도체 장치(300)는, 평면에서 볼 때의 구성은 도 1과 동일하고, 4개의 영역 변과 4개의 영역 모따기부를 갖는 팔각형의 외주 형상을 갖는 평탄 영역(31)과, 그 평탄 영역(31)을 끊어짐 없이 둘러싸 외주 형상이 팔각형의 외주 형상을 갖는 외주 영역(32)을 구비한다. 도 8(a), (b)에 나타내어지는 바와 같이, 외주 영역(32)의 외주에서의 각 변은, 평탄 영역(31)의 외주의 각 변과 평행하게 배치된다. 도 9에 나타내어지는 바와 같이, 평탄 영역(31)은, 소자 분리를 위한 LOCOS 산화막의 상면을 이용하여, 제1 절연막(37)에 있어서 외주 영역(32)보다 높은 위치에 형성되어 있다. 평탄 영역(31) 상에는, 박막 저항 소자(33), 제2 절연막(38), 패시베이션막(39)이 형성되어 있다. 박막 저항 소자(33)는, 콘택트 홀(도시 생략)을 통해 배선 금속(도시 생략)에 의해 서로 접속되어 브리더 저항 회로(36)를 구성하고 있다. LOCOS 산화막 비형성 영역인 외주 영역(32)의 외측은, LOCOS 산화막으로 둘러싸여 있다.
반도체 칩(301)은, 내부에 반도체 집적회로 장치가 형성되며, 도 8(a)에 나타내어지는 바와 같이, 4개의 영역 변(31a)과 4개의 영역 모따기부(31b)에 의해 팔각형 형상을 이루는 평탄 영역(31)을 갖는 반도체 장치(300)를 구비한다. 또, 반도체 칩(301)의 외주 형상은, 4개의 칩 변(301a)과 4개의 칩 모따기부(301b)를 갖는 팔각형 형상을 이루며, 지면 좌우방향, 상하방향 및 비스듬한 방향으로, 스크라이브 영역(302)에 대해 8개의 변에 의거한 경계선을 갖는다. 반도체 칩(301)의 칩 변(301a)은, 평탄 영역(31)의 영역 변(31a)과 평행해지도록 배치되어 있다. 또, 반도체 칩(301)의 칩 모따기부(301b)는, 평탄 영역(31)의 영역 모따기부(31b)와 평행해지도록 배치되어 있다.
스크라이브 영역(302)은, 반도체 칩(301)을 개편화(個片化)할 때의 다이싱 블레이드 등에 의해 절단되기 위한 영역이다. 다이싱 블레이드에 의한 절단성을 높이기 위해 반도체 기판(30) 상의 절연막은, 일반적으로 최저한 필요한 막만으로 구성된다. 그 때문에, 스크라이브 영역(302)에서는, LOCOS 산화막 형성 영역이 아니라 LOCOS 산화막 비형성 영역이 채용되고, 또 패시베이션막(39)이 제거되어 있다.
도 8(a)에 나타내어지는 바와 같이, 박막 저항 소자의 형성을 위한 포토리소그래피 공정에 있어서, 점선 화살표로 표시되는 포토레지스트의 흐름에 대해, 평탄 영역(31)에서 대향하는 90도의 모서리부가 존재하지 않는다. 따라서, 도 8(b)와 동일하게 박막 저항 소자 형성 예정 영역 상의 포토레지스트 막두께 분포에 흐트러짐이 발생하기 어려운 것은 제1 실시형태와 동일하다.
또한 제3 실시형태에서는, 점선 화살표로 표시되는 포토레지스트의 흐름에 대해, 반도체 칩(301)의 외주에 있어서, 대향하는 LOCOS 산화막에 의거한 모서리부가 존재하지 않는다. 따라서, 도 8(a)에 있어서, 포토레지스트가 평탄 영역(31)에 도달하기 이전에 발생하는 포토레지스트 막두께 분포의 흐트러짐을 억제할 수 있다. 그 때문에, 박막 저항 소자 형성 예정 영역 상의 포토레지스트 막두께 균일성을 더욱 향상시킬 수 있다. 그에 따라, 복수의 박막 저항 소자의 비정밀도의 향상과 더불어, 반도체 집적회로 장치의 수율 향상을 실현할 수 있다.
이와 같이, 반도체 칩으로 흘러드는 포토레지스트에 대해서는, 90도 이하의 모서리부를 갖는 단차가 존재하면 포토레지스트의 막두께 변동이 발생하기 쉬워진다. 이 때문에, 반도체 칩의 외주 형상은, 팔각형에 한정되지 않으며, 칩 변과 칩 모따기부가 이루는 내각이 90도를 넘는 각도가 되는 것이면 어떠한 형상이어도 포토레지스트의 막두께 변동의 억제에 대해 효과적이다.
또, 본 발명은 상기 실시형태에 한정되지 않으며, 본 발명의 취지를 벗어나지 않는 범위에서 여러 가지 변경이나 조합이 가능한 것은 말할 필요도 없다.
예를 들면, 도 1에 나타내어지는 반도체 장치(100)의 평탄 영역(11)을 4개의 영역 모따기부와 4개의 영역 변을 갖는 팔각형의 형상으로 하였지만, 보다 많은 모서리부를 갖는 다각형이어도 동일한 효과가 얻어진다. 또는, 영역 모따기부의 형상은, 외주 영역을 향해 볼록 형상을 이루는 곡선이어도 상관없다. 또한, 영역 모따기부와 동일하게 영역 변도 외주로 향하는 볼록 형상을 이루는 곡선으로 하여, 원형 혹은 타원형을 이루는 외주 형상을 갖는 평탄 영역이어도 된다.
또, 평탄 영역과 동일하게, 반도체 칩에서의 칩 모따기부의 형상이, 스크라이브 영역을 향해 볼록 형상을 이루는 곡선이어도 되는 것은 말할 필요도 없다.
한편, 도 1에서의 복수의 박막 저항 소자(13)는, 모두 동일 형상으로 하고 있었지만, 크기가 다른 상사 형상의 박막 저항 소자가 조합되어 있어도 상관없다. 그러한 상사 형상의 형상 비율을 이용하여 분압 전압을 출력하는 브리더 저항 회로에 있어서도, 본 발명은 높은 효과를 발휘할 수 있다.
또, 지금까지의 실시형태에서는, 반도체 소자, 반도체 장치, 반도체 집적회로 장치를, 각각 박막 저항 소자, 브리더 저항 회로, 볼티지 디텍터나 볼티지 레귤레이터로서 설명하였지만 이에 한정되는 것은 아니다. 예를 들면, 반도체 소자가 메모리 소자나 이미지 센서이며, 반도체 장치가 메모리 어레이나 촬상 장치여도 상관없다. 즉, 본 발명은, 복수의 동일 혹은 상사 형상을 갖는 반도체 소자의 비정밀도의 향상이 요구되는 반도체 장치에 적용할 수 있으며, 그 반도체 장치를 구비한 반도체 집적회로 장치의 수율을 향상시킬 수 있다.
1: 전원 단자 2: 접지 단자
3: 출력 단자 10, 20, 30, 40: 반도체 기판
11, 21, 31: 평탄 영역 11a, 31a: 영역 변
11b, 31b: 영역 모따기부 12, 22, 32: 외주 영역
13, 23, 33: 박막 저항 소자 14: 콘택트 홀
15a, 15b, 15c, 15d: 배선 금속 16, 26, 36: 브리더 저항 회로
17, 27, 37: 제1 절연막 18, 28, 38: 제2 절연막
19, 29, 39: 패시베이션막 27a: 도전막
27b: 하지 절연막 91: 기준 전압 회로
92: 전압 비교기 93: P채널형 트랜지스터
94: N채널형 트랜지스터 95: 오차 증폭기
101, 301, 401: 반도체 칩 301a: 칩 변
301b: 칩 모따기부 102, 302, 402: 스크라이브 영역
400: 고단차 패턴

Claims (9)

  1. 반도체 기판의 표면에 형성된 제1 절연막 상의, 평면에서 볼 때 영역 변과 상기 영역 변 사이의 영역 모따기부를 갖는 외주 형상의 평탄 영역과,
    상기 평탄 영역을 둘러싸고, 상기 평탄 영역과 높이가 다른 외주 영역과,
    상기 평탄 영역 상에 상기 외주 영역으로부터 소정의 거리 이상 떨어져 형성된, 상사 형상 혹은 동일 형상을 갖는 복수의 반도체 소자와,
    상기 복수의 반도체 소자 상에 형성된 제2 절연막과,
    상기 복수의 반도체 소자 상의 상기 제2 절연막에 형성된 콘택트 홀과,
    상기 콘택트 홀 상에 형성되며, 상기 복수의 반도체 소자를 접속하는 배선 금속을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    평면에서 볼 때의 상기 영역 모따기부의 형상이 직선이며, 상기 영역 변과 상기 영역 모따기부가 이루는 내각이 90도를 넘는 각도인 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    평면에서 볼 때의 상기 영역 모따기부의 형상이, 상기 외주 영역을 향해 볼록 형상을 이루는 곡선인 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 영역 변의 형상이, 상기 외주 영역을 향해 볼록 형상을 이루는 곡선이며, 상기 평탄 영역의 외주가 원형 또는 타원형을 이루는 것을 특징으로 하는 반도체 장치.
  5. 청구항 2 내지 청구항 4 중 어느 한 항에 있어서,
    상기 평탄 영역 아래의 상기 반도체 기판과 상기 제1 절연막의 사이에, 도전막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 청구항 2 내지 청구항 4 중 어느 한 항에 있어서,
    상기 반도체 소자가 박막 저항 소자이며, 상기 반도체 장치가 브리더 저항 회로인 것을 특징으로 하는 반도체 장치.
  7. 청구항 2에 기재된 반도체 장치를 구비하며, 상기 반도체 기판에 형성된 반도체 칩으로서,
    평면에서 볼 때, 스크라이브 영역으로 구획된 칩 변과 상기 칩 변의 사이에 형성된 칩 모따기부를 구비하고,
    상기 칩 변이, 대향하는 상기 영역 변에 대해, 실질적으로 평행인 방향으로 형성되어 있는 것을 특징으로 하는 반도체 칩.
  8. 청구항 7에 있어서,
    평면에서 볼 때의 상기 칩 모따기부의 형상이 직선이며, 상기 칩 변과 상기 칩 모따기부가 이루는 내각이 90도를 넘는 각도인 것을 특징으로 하는 반도체 칩.
  9. 청구항 7에 있어서,
    평면에서 볼 때의 상기 칩 모따기부의 형상이 상기 스크라이브 영역을 향해 볼록 형상을 이루는 곡선인 것을 특징으로 하는 반도체 칩.
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