JP2008198775A - 半導体装置のヒューズトリミング方法 - Google Patents
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Abstract
【課題】 半導体集積回路を構成する抵抗群の面内における特定領域で起こるばらつきを改善し、歩留向上を早期に図る。
【解決手段】 トランジスタや抵抗などの回路素子が半導体ウェハー上に形成され、前記抵抗素子の抵抗値をレーザートリミングによって調整することのできるヒューズ素子を備えている半導体装置のヒューズカット方法において、前記半導体ウェハーの特定の領域において、前記抵抗素子の抵抗値の狙い値からのずれに基づいて補正する抵抗補正工程を含むことを特徴とする半導体装置のヒューズトリミング方法とした。
【選択図】 図１
【解決手段】 トランジスタや抵抗などの回路素子が半導体ウェハー上に形成され、前記抵抗素子の抵抗値をレーザートリミングによって調整することのできるヒューズ素子を備えている半導体装置のヒューズカット方法において、前記半導体ウェハーの特定の領域において、前記抵抗素子の抵抗値の狙い値からのずれに基づいて補正する抵抗補正工程を含むことを特徴とする半導体装置のヒューズトリミング方法とした。
【選択図】 図１
Description
本発明は、半導体装置の製造方法に関し、特に抵抗体のトリミングに関する。
一般的に、アナログICにおいて、回路の狙い値を調節するためにレーザートリミングを行い、抵抗値の合わせこみを行う。
図２に従来技術における、抵抗群とヒューズ素子を表した模式図を示す。
半導体ウェハーに集積回路を２次元的にパターニングした後に、ウェハー状態でおのおののICにおいて電気特性の測定を行う。この測定の値より、回路の狙い値を出力する為に必要な抵抗値を計算し、そのICの中の抵抗群203でその抵抗値を構成できるようなトリミングカットデータを作成する。この抵抗群203は多結晶シリコン膜でヒューズ素子201を形成し、このヒューズ素子201をレーザービーム照射等で切断することにより、抵抗群203を構成するいくつかの抵抗体202を選択的に組み合わせることができる構成をとっている。この抵抗体202は多結晶シリコンで形成されていることが多い。次に、トリミングカットデータをもとに配線の一部に設けられたヒューズ素子201を選択し、レーザービームを照射して切断をする。こうしたレーザートリミングにより、抵抗群203を所望の値に調節することができる。
特開平５−１３６７０号公報
しかしながら、上述のようなレーザートリミングをおこなったとしても、おのおのの抵抗体の比精度がずれていれば、抵抗群全体の抵抗値と計算上の抵抗値がずれるという不具合が生じる。この不具合は、ICを実際に量産する時において歩留を落とす要因に成り得る。このような不具合の原因が、仮に多結晶シリコン抵抗体の形成時にあるとすれば、前工程プロセスの見直しが必要である。また、構成している回路そのものにあるとすれば、回路の修正を行い、ICを作成する上でのフォトマスクを作り直さなければならないが、これらの方法で不具合を解消しようとすると、時間と費用がある程度かかり、歩留まりの早期解決を望む場合あまり有効であるとは考えられない。また、多少のコスト高ともなる。
このような不具合の一つとしてウェハー内における特定の箇所（領域）の比精度が低下し、かつ毎回同じ箇所に比精度のズレが生じるということがある。図３では特定の箇所として扇形の領域となる場合の例を示している。不具合の原因は前工程プロセスにあると推測されるが特定はなかなかできないにもかかわらず、早期の対応が必要な場合がある。本発明はこのような不具合が生じた場合の解決を課題とし、その解決方法を提供するものである。
上記課題を解決するために、特定箇所（領域）の比精度のみに係数を持たせ、他の領域の比精度に近づけることで、ウェハー面内における比精度のばらつきを解消する。
（１）半導体ウェハーに、トランジスタや抵抗などの回路素子が形成され、前記抵抗素子の抵抗値をレーザートリミングによって調整することのできるヒューズ素子を備えている半導体集積回路を有する半導体装置のヒューズカット方法であって、前記抵抗素子の抵抗値情報に基づいて補正する抵抗補正工程を含むことを特徴とする半導体装置のヒューズトリミング方法とする。
（２）前記抵抗補正工程は、第一の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査を行う工程と、前記第一の電気特性検査データよりトリミングデータを算出する工程と、前記トリミングデータを用いて第一の半導体ウェハー上に形成されている半導体装置のヒューズカットを行う工程と、ヒューズカットした半導体装置の第二の電気特性検査を行う工程と、前記第二の電気特性検査データより比精度を算出する工程と、前記比精度が近い半導体装置を同じ領域とし、前記比精度が大きく異なる領域を別の領域に区分し、前記領域毎の平均比精度を算出する工程と、前記領域毎の平均比精度より領域毎の補正係数を算出する工程と、第二の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査を行う工程と、前記第二の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査データに、前記領域毎の補正係数を加味してトリミングデータを算出する工程と、前記領域毎の補正係数を加味してトリミングデータを用いて、前記第二の半導体ウェハー上に形成されている半導体装置のヒューズカットを行う工程と、を含むことを特徴とする半導体装置のヒューズトリミング方法とする。
（３）前記第一の半導体ウェハーは構成ロットの一枚目であって、前記第二の半導体ウェハーは二枚目以降の半導体ウェハーであることを特徴とする半導体装置のヒューズトリミング方法とする。
（４）前記第一の半導体ウェハーは構成ロットの最初の複数枚であって、前記第二の半導体ウェハーは第一の半導体ウェハーに続く半導体ウェハーであることを特徴とする半導体体装置のヒューズトリミング方法とする。
（５）前記第一の半導体ウェハーと前記第二の半導体ウェハーは異なる構成ロットであることを特徴とする半導体装置のヒューズトリミング方法とする。
（１）半導体ウェハーに、トランジスタや抵抗などの回路素子が形成され、前記抵抗素子の抵抗値をレーザートリミングによって調整することのできるヒューズ素子を備えている半導体集積回路を有する半導体装置のヒューズカット方法であって、前記抵抗素子の抵抗値情報に基づいて補正する抵抗補正工程を含むことを特徴とする半導体装置のヒューズトリミング方法とする。
（２）前記抵抗補正工程は、第一の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査を行う工程と、前記第一の電気特性検査データよりトリミングデータを算出する工程と、前記トリミングデータを用いて第一の半導体ウェハー上に形成されている半導体装置のヒューズカットを行う工程と、ヒューズカットした半導体装置の第二の電気特性検査を行う工程と、前記第二の電気特性検査データより比精度を算出する工程と、前記比精度が近い半導体装置を同じ領域とし、前記比精度が大きく異なる領域を別の領域に区分し、前記領域毎の平均比精度を算出する工程と、前記領域毎の平均比精度より領域毎の補正係数を算出する工程と、第二の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査を行う工程と、前記第二の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査データに、前記領域毎の補正係数を加味してトリミングデータを算出する工程と、前記領域毎の補正係数を加味してトリミングデータを用いて、前記第二の半導体ウェハー上に形成されている半導体装置のヒューズカットを行う工程と、を含むことを特徴とする半導体装置のヒューズトリミング方法とする。
（３）前記第一の半導体ウェハーは構成ロットの一枚目であって、前記第二の半導体ウェハーは二枚目以降の半導体ウェハーであることを特徴とする半導体装置のヒューズトリミング方法とする。
（４）前記第一の半導体ウェハーは構成ロットの最初の複数枚であって、前記第二の半導体ウェハーは第一の半導体ウェハーに続く半導体ウェハーであることを特徴とする半導体体装置のヒューズトリミング方法とする。
（５）前記第一の半導体ウェハーと前記第二の半導体ウェハーは異なる構成ロットであることを特徴とする半導体装置のヒューズトリミング方法とする。
比精度のずれが発生している特定箇所（領域）とずれ量をあらかじめ把握しておき、そのずれ量より算出した補正係数を特定箇所にのみ使用し、比精度の補正をおこなうことにより、面内の比精度のばらつきを解消し、歩留の向上が望める。また、前工程プロセスやICを構成する回路の修正・改善を行うことなく、早期にまた簡単に面内の比精度のばらつきを解消することができる。
以下、本発明を実施する為の最良の形態を説明する。
本願発明に係る第一の実施例を、図１を用いて説明する。
調査を行う為に下記の流れで第一の流動を行う。
はじめに、ウェハー状態においてICの電気特性の測定をウェハー上のＩＣ全数に対して行い、面内における不具合の起きる特定箇所（領域）の把握をおこなう。ここでいう不具合とはトリミングで合わせ込むことが可能な特性値が許容できる範囲から外れていることを意味している。面内における比精度の値の分布がわかるのであれば測定方法はどのようにおこなっても構わない。例えば、ボルテージレギュレーターやスイッチングレギュレータのように抵抗群を介して所望の電圧を出力するものであれば、回路を構成している出力トランジスタの特性値である出力電圧をあらかじめ測定することで、この出力電圧から比精度を割り出すことができる。これをウェハー面内全数のＩＣに対して行えば、ウェハー面内における特定の箇所（領域）の把握がＩＣの大きさを長さの単位としてＩＣごとに行える。そのため、特定の箇所（領域）をウェハーの座標でも把握しておく必要がある。
次に、上述より割り出した値より係数の算出を行う。例えば、図４（ａ）において特定の箇所（領域）402の分布が特定の箇所以外401の値より一様にX倍であったとする。係数YはこのXの逆数をとればよいので Y＝１/Xで算出することができる。この係数の算出は、特定の箇所（領域）を代表して一つで行ってもよいが、図４（ｂ）のように補正係数がaの箇所（領域）403、補正係数がｂの箇所（領域）404、補正係数がｃの箇所（領域）405として、複数の箇所（領域）にそれぞれ異なる補正係数をもたせても構わない。また、特定の箇所（領域）において、補正係数がa=1.5の箇所（領域）403、補正係数がb=1.7の箇所（領域）404、補正係数がｃ=1.8の箇所（領域）405と、その補正係数に応じて箇所（領域）を指定することもできる。また、補正係数は分布した特定の箇所（領域）における補正係数の平均値を用いることもできる。
次に、この係数を特定の箇所（領域）402、(または403〜405)にのみ反映されるような、測定プログラムを作成する。そのためには、上記調査において、特定の箇所（領域）402（または403〜405）をウェハーの座標でも把握しておく必要がある。そして、ウェハー状態における第一の電気特性データに基づいて、所望の電圧を得られるような抵抗群のトリミングカットデータを算出する。この第一の実施例においてはこの算出において、抵抗群の狙いに上記係数Yをかけておき、トリミングカットデータの補正を行う。この補正は、上記特定の箇所（領域）でのみ行うものとする。それ以外では補正は行わない。補正のタイミングはおのおのの状況やテスト方法によって変更しても構わない。この補正方法を行うことにより、特定の箇所（領域）における比精度のずれを解消できるものとする。
以下、そのデータをもとに第二の流動を行う。第二の流動は上記データよりトリミングカットを行い、抵抗群の合わせこみを行う。このとき、構成ロットの１枚目のウェハーで第一の流動を行い、2枚目以降のウェハーで第二の流動を行うと方法が好ましいが、構成ロットの複数のウェハーで第一の流動を行い、それに続くウェハーで第二の流動を行うという方法でも良い。
第二の実施例を、図５を用いて説明する。
比精度の補正方法は上述第一の実施例と同様の形態をとるものとする。第二の実施例では、量産を行う際にIC製造のロット毎に補正を行うものとする。この方法は、第一の実施例より複雑であり手間がかかるが、特に比精度のばらつきがロット毎に変動が考えられる製品にとって、より安定した比精度を提供できる。
始めに、第一の実施例と同様、第一の電気特性検査を行い、トリミングデータを算出た上でヒューズカットを行う。不具合のある特定の箇所（領域）において第二の電気特性検査のための比精度の補正を行い、補正係数Yと特定の箇所（領域）の座標を決定する。これを第一の流動とする。
次に、IC量産時、第二の流動以降において、モニターウェハーを使用し、第一の実施例同様、第一の電気特性の測定を行い係数の算出を行う。この算出にあたり面内全数において比精度を算出していたのでは、時間やコストがかかるので、比精度の算出は特定の箇所（領域）とそれ以外の箇所（領域）の数点からなる代表点のみにおいて行うだけでよい。以上より、そのロットにおいての補正係数を再度算出する。この時に、モニターウェハーはその補正を行う対象の製品と同じ半導体集積回路の半導体装置を同様の工程で同時に作成したウェハーを使用しなくてはならない。
次に、あらかじめ、この係数を特定箇所（領域）にのみ反映されるような、測定プログラムを作成しておく。これにより、そのロットの補正係数が随時トリミングカットデータに反映され、ロットごとに比精度のばらつきが大きいものであったとしても比精度のずれを代表点のデータにより補正することができる。そのデータをもとに商品用ウェハーのトリミングカットを行い抵抗群の合わせこみを行う。以上より、面内における比精度のずれを解消し、歩留向上が可能となる。
２０１ 抵抗体
２０２ 多結晶シリコンヒューズ素子
２０３ 抵抗群
３０１ 比精度がずれている特定の箇所（領域）以外の部分
３０２ 比精度がずれている特定の箇所（領域）
４０１ 比精度がずれている特定の箇所（領域）以外の部分
４０２ 比精度がずれている特定の箇所（領域）
４０３ 補正係数がaである特定の箇所（領域）
４０４ 補正係数がｂである特定の箇所（領域）
４０５ 補正係数がｃである特定の箇所（領域）
２０２ 多結晶シリコンヒューズ素子
２０３ 抵抗群
３０１ 比精度がずれている特定の箇所（領域）以外の部分
３０２ 比精度がずれている特定の箇所（領域）
４０１ 比精度がずれている特定の箇所（領域）以外の部分
４０２ 比精度がずれている特定の箇所（領域）
４０３ 補正係数がaである特定の箇所（領域）
４０４ 補正係数がｂである特定の箇所（領域）
４０５ 補正係数がｃである特定の箇所（領域）
Claims (5)
- トランジスタや抵抗などの回路素子が半導体ウェハー上に形成され、前記抵抗素子の抵抗値をレーザートリミングによって調整することのできるヒューズ素子を備えている半導体装置のヒューズカット方法であって、前記半導体ウェハーの特定の領域において、前記抵抗素子の抵抗値の狙い値からのずれに基づいて補正する抵抗補正工程を含むことを特徴とする半導体装置のヒューズトリミング方法。
- 前記抵抗補正工程は、
第一の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査を行う工程と、
前記第一の電気特性検査データより第一のトリミングデータを算出する工程と、
前記第一のトリミングデータを用いて第一の半導体ウェハー上に形成されている前記半導体装置のヒューズカットを行う工程と、
ヒューズカットした前記半導体装置の第二の電気特性検査を行う工程と、
前記第二の電気特性検査データより比精度を算出する工程と、
前記比精度が許容範囲内である半導体装置がある領域を第一の領域とし、前記比精度が許容範囲外である領域を半導体装置がある領域を第二の領域と区分し、前記領域毎の平均比精度を算出する工程と、
前記領域毎の平均比精度より領域毎の補正係数を算出する工程と、
第二の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査を行う工程と、
前記第二の半導体ウェハー上に形成されている半導体装置の第一の電気特性検査データに、前記領域毎の補正係数を加味して第二のトリミングデータを算出する工程と、
前記第二のトリミングデータを用いて、前記第二の半導体ウェハー上に形成されている半導体装置のヒューズカットを行う工程とからなる請求項１記載の半導体装置のヒューズトリミング方法。 - 前記第一の半導体ウェハーは構成ロットの一枚目であって、前記第二の半導体ウェハーは二枚目以降の半導体ウェハーであることを特徴とする請求項２記載の半導体装置のヒューズトリミング方法。
- 前記第一の半導体ウェハーは構成ロットの最初の複数枚であって、前記第二の半導体ウェハーは第一の半導体ウェハーに続く半導体ウェハーであることを特徴とする請求項２記載の半導体装置のヒューズトリミング方法。
- 前記第一の半導体ウェハーと前記第二の半導体ウェハーは異なる構成ロットであることを特徴とする請求項２記載の半導体装置のヒューズトリミング方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160095637A (ko) | 2015-02-03 | 2016-08-11 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 불휘발성 메모리 소자 및 그 제조 방법 |
| US9627282B2 (en) | 2015-05-20 | 2017-04-18 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| KR20200001988A (ko) | 2018-06-28 | 2020-01-07 | 에이블릭 가부시키가이샤 | 반도체 장치 및 반도체 칩 |
| KR20230067630A (ko) | 2020-09-22 | 2023-05-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 제어 회로 및 전자 기기 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010035608A1 (en) | 2008-09-25 | 2010-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8143993B2 (en) * | 2009-07-29 | 2012-03-27 | Fairchild Semiconductor Corporation | Method and circuit for recycling trimmed devices |
| EP2337066A1 (en) * | 2009-12-15 | 2011-06-22 | Excico France | Method for making a semiconductor device by laser irradiation |
| GB201117167D0 (en) * | 2011-10-05 | 2011-11-16 | Soundchip Sa | Integrated circuit |
| CN103473390B (zh) * | 2013-08-13 | 2017-08-08 | 深圳市天微电子股份有限公司 | 集成电路参数修调电路及其修调模块、修调方法 |
| CN107544010B (zh) * | 2016-06-28 | 2020-05-01 | 中芯国际集成电路制造(上海)有限公司 | 测试设备及测试方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471247A (ja) * | 1990-07-12 | 1992-03-05 | Oki Electric Ind Co Ltd | 半導体ウエハの試験方法 |
| JP2004146548A (ja) * | 2002-10-24 | 2004-05-20 | Ricoh Co Ltd | 電圧設定回路及びその設定方法、並びに電圧検出回路及び定電圧発生回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4531842A (en) * | 1983-10-31 | 1985-07-30 | Milton Schonberger | Disposable thermometer probe and rating technique therefor |
| JPH0513670A (ja) | 1991-07-04 | 1993-01-22 | Toyota Autom Loom Works Ltd | レーザ・トリミング装置 |
| US7084695B2 (en) * | 2004-08-31 | 2006-08-01 | Micron Technology, Inc. | Method and apparatus for low voltage temperature sensing |
| CN100501973C (zh) * | 2005-03-30 | 2009-06-17 | 雅马哈株式会社 | 适合半导体器件的熔丝断开方法 |
-
2007
- 2007-02-13 JP JP2007032032A patent/JP5133574B2/ja not_active Expired - Fee Related
-
2008
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471247A (ja) * | 1990-07-12 | 1992-03-05 | Oki Electric Ind Co Ltd | 半導体ウエハの試験方法 |
| JP2004146548A (ja) * | 2002-10-24 | 2004-05-20 | Ricoh Co Ltd | 電圧設定回路及びその設定方法、並びに電圧検出回路及び定電圧発生回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160095637A (ko) | 2015-02-03 | 2016-08-11 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 불휘발성 메모리 소자 및 그 제조 방법 |
| US9627282B2 (en) | 2015-05-20 | 2017-04-18 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| KR20200001988A (ko) | 2018-06-28 | 2020-01-07 | 에이블릭 가부시키가이샤 | 반도체 장치 및 반도체 칩 |
| US11011480B2 (en) | 2018-06-28 | 2021-05-18 | Ablic Inc. | Semiconductor device having a flat region with an outer peripheral shape including chamfer portions |
| KR20230067630A (ko) | 2020-09-22 | 2023-05-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 제어 회로 및 전자 기기 |
Also Published As
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