TW202002239A - 半導體裝置以及半導體晶片 - Google Patents

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Abstract

本發明的半導體裝置包括：外周形狀的平坦區域，具有形成於半導體基板的表面的區域邊及區域倒角部；外周區域，以與平坦區域不同的均勻高度包圍平坦區域；多個相似形狀或相同形狀的半導體元件，形成於平坦區域上；以及配線金屬，經由形成於半導體元件上的第二絕緣膜的接觸孔，連接多個半導體元件。本發明提供一種半導體裝置，所述半導體裝置提高半導體元件的比精度，從而可以提高半導體積體電路裝置的成品率。

Description

半導體裝置以及半導體晶片
本發明是有關於一種半導體裝置以及半導體晶片。
搭載於半導體基板的類比積體電路（integrated circuit，IC）般的半導體積體電路裝置大多使用組合了多個具有相同或相似形狀的半導體元件的半導體裝置，利用多個半導體元件的高比精度來使輸出特性高精度化。例如，電壓檢波器藉由電壓比較器對洩漏電阻電路輸出的電源電壓的分壓電壓與基準電壓進行比較，且當電源電壓達到規定檢測電壓時輸出訊號電壓。一般來說，洩漏電阻電路是組合了多個相同形狀的薄膜電阻元件的電路，根據其電阻值之比對施加的電壓進行分壓並輸出。當薄膜電阻元件的比精度低時，洩漏電阻電路輸出的分壓電壓偏離所期望的值，從而產生檢測電壓的偏離。因此，洩漏電阻電路中，用於對電源電壓進行分壓的薄膜電阻元件的電阻值的比精度極其重要，因此，要求提高多個相同形狀的薄膜電阻元件的形狀的比精度。
於專利文獻1中，揭示了如下的技術：根據半導體基板面內的半導體積體電路裝置的特性變動傾向來預測由半導體製程的步驟偏差引起的薄膜電阻元件的電阻值的比精度偏差，並根據其結果對洩漏電阻電路進行修整調整，藉此提高半導體積體電路裝置的成品率。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2008-198775號公報
[發明所欲解決之課題] 專利文獻1所示的用於提高半導體積體電路裝置的成品率的技術於半導體基板面內的半導體積體電路裝置的特性的變動傾向於任何半導體基板中亦始終為相同傾向的情況下有效。但是，於藉由旋塗機於半導體基板表面形成光阻劑來加工半導體元件的半導體積體電路裝置中，光阻劑膜厚度的傾向根據半導體元件周圍的佈局或半導體基板表面的階差的大小而變化。而且，所述膜厚度傾向的變化對半導體元件的比精度的影響大，因此半導體積體電路裝置的特性變動傾向容易改變。
因此，為了提高半導體積體電路裝置的成品率，需要根據半導體積體電路裝置的佈局或階差的大小等改變修整等調整方法。另外，光阻劑的膜厚度傾向對經時的品質變化或裝置構成及其狀態亦敏感，因此為了應對這一情況，需要進行高度的調整及複雜的管理。
鑒於所述情況，本發明的目的在於提供一種半導體裝置以及形成有半導體積體電路裝置的半導體晶片，其提高構成半導體裝置的多個具有相同或相似形狀的半導體元件的比精度，從而可以於不進行修整等方面的高度的調整或複雜的管理的情況下提高半導體積體電路裝置的成品率。 [解決課題之手段]
本發明的半導體裝置為了達成所述目的而採用以下裝置。
即，設為半導體裝置，所述半導體裝置的特徵在於包括：外周形狀的平坦區域，於形成於半導體基板的表面的第一絕緣膜上，且俯視時具有區域邊及所述區域邊間的區域倒角部；外周區域，包圍所述平坦區域，高度與所述平坦區域不同；多個半導體元件，於所述平坦區域上與所述外周區域隔開規定距離以上而形成，且具有相似形狀或相同形狀；第二絕緣膜，形成於所述多個半導體元件上；接觸孔，形成於所述多個半導體元件上的所述第二絕緣膜；以及配線金屬，形成於所述接觸孔上，連接所述多個半導體元件。 [發明的效果]
根據本發明，藉由設為於具有區域邊及區域倒角部的外周形狀的平坦區域上形成半導體元件，於平坦區域的外周包括高度與所述平坦區域不同的外周區域的半導體裝置，可提高多個具有相同或相似形狀的半導體元件的比精度，從而可以於不進行高度的調整的情況下提高半導體積體電路裝置的成品率。
於說明本發明的實施形態之前為了容易理解實施形態，對由本發明的發明人發現的包含形成於半導體基板上的黏性體的半導體材料的膜厚度偏差及該膜厚度偏差對半導體元件的比精度的影響進行說明。
圖10是表示用於加工形成先前的半導體元件的光微影術步驟中，於藉由旋塗將光阻劑般的黏性體塗佈於半導體基板40的表面時，產生條紋的情況下的半導體基板表面的外觀的示意平面圖。條紋是於中心滴下光阻劑，旋轉工作台時出現的光阻劑厚度的差異表現為紋路或顏色的差異。圖10中，區域410、區域420、區域430是與其他區域相比，光阻劑的膜厚度厚，或其偏差大的區域。
當光阻劑膜厚度產生偏差時，因曝光時的照射光的駐波效應等，即使採用相同形狀的光罩圖案，加工後的抗蝕劑圖案的線寬或形狀亦會產生偏差。因此，於形成多個具有相同或相似形狀的半導體元件時，因各個半導體元件上的抗蝕劑膜厚度的偏差，該些線寬或形狀發生變化，比精度降低。而且藉此，產生由多個半導體元件構成的半導體裝置的輸出特性的偏離。
此種光阻劑膜厚度的偏差取決於形成於半導體基板表面的階差的高低或其圖案的形狀。圖11（a）、圖11（b）是表示相對於圖10所示的半導體基板40的中心，右上的區域440a及下方的區域440b各自的平面的情況的示意平面圖。例如，當於半導體基板40的由劃線區域402包圍的半導體晶片401內存在高度較周邊高的高階差圖案400時，可以認為：於藉由旋塗形成光阻劑的情況下，條紋如下所說明般產生。
圖11（a）中，高階差圖案400的角部與自半導體基板40的中心向外周的虛線箭頭的光阻劑的流動相向。然後，於該角部附近將光阻劑的流動分流，於半導體基板40的外周方向上產生流動的紊亂。光阻劑膜厚度隨著虛線箭頭的密度而大幅度變動。
另一方面，於圖11（b）中，高階差圖案400的角部不與虛線箭頭的光阻劑的流動相向，而一邊與虛線箭頭的光阻劑的流動相向，因此光阻劑的流動不易產生紊亂。因此，高階差圖案400上及其周圍的抗蝕劑膜厚度的變動少。
半導體積體電路的圖案一般形成為由與定向平面平行或垂直的邊構成。因此，於圖10的區域410、區域420、區域430般的紙面上傾斜地位於半導體基板40上的區域中，圖案角部始終與半導體基板40的中心相向，因此容易產生光阻劑膜厚度的偏差。另一方面，於紙面上半導體基板40的上下左右的位置處，圖案的角部不與中心相向，因此不易產生光阻劑膜厚度的偏差。
半導體裝置內的光阻劑的膜厚度偏差使多個相同光度圖案的半導體元件產生線寬或形狀偏差，降低比精度。本發明是以此種見解為基礎而設計以抑制半導體元件上的光阻劑的膜厚度偏差。
以下，一邊適當參照圖式一邊對本發明的實施形態進行詳細說明。為了容易理解本發明的特徵，以下說明中所使用的圖式有時一部分省略或放大而表示，有時與實際的尺寸比不同。
（第一實施形態）
以下，對第一實施形態的半導體裝置進行說明。
圖1是表示本發明第一實施形態的半導體裝置100的示意平面圖，且透視地表示一部分特徵性的部分。另外，圖2是於圖1中沿著A-A'線切斷半導體裝置100的情況下的示意剖面圖。
第一實施形態的半導體裝置100包括形成於半導體基板10上的平坦區域11及設置於所述平坦區域11的周圍的外周區域12。平坦區域11具有八角形的外周形狀，俯視時具有四個區域邊11a及四個區域倒角部11b，於紙面左右方向、上下方向及傾斜方向上，相對於外周區域12具有基於八個邊的邊界線。 於平坦區域11上，以一定間隔排列並形成包含具有相同形狀的多個多晶矽的薄膜電阻元件13。薄膜電阻元件13與八個邊界線分別於左右方向上隔開距離x1 及距離x5 而形成，於上下方向上隔開距離x7 及距離x3 而形成，於傾斜方向上隔開距離x2 、距離x4 、距離x6 及距離x8 而形成。於該些薄膜電阻元件13上形成第二絕緣膜18，該第二絕緣膜18中於薄膜電阻元件13的其中一個端部及另一個端部上形成接觸孔14。薄膜電阻元件13經由接觸孔14藉由配線金屬15a、配線金屬15b、配線金屬15c、配線金屬15d相互連接，構成洩漏電阻電路16。如圖2所示，於第二絕緣膜18上形成鈍化膜19。繼而，對第一實施形態的半導體裝置100的特徵性的構成構件進行說明。
如圖2所示，平坦區域11利用作為元件分離膜的矽局部氧化（Local Oxidation of Silicon，LOCOS）氧化膜的上表面，於第一絕緣膜17中形成於高於外周區域12的位置。第一絕緣膜17選擇元件分離膜，以將薄膜電阻元件13與半導體基板10之間絕緣分離並抑制寄生電容，但只要具有同樣的功能，則並不限於此。 如圖1所示，平坦區域11設為如下的平面佈局：用於加工薄膜電阻元件的光阻劑形成時，抑制旋塗的影響。即，旋塗時，排除了與自半導體基板10的中心流出的傾斜方向上的光阻劑的流動相向的角部，抑制光阻劑的流動的紊亂及基於此的膜厚度的偏差。另外，平坦區域11中由區域邊11a及區域倒角部11b構成的任何角部的內角均設為90度以上的鈍角，因此對於來自其他方向的抗蝕劑的流動，亦可以抑制其紊亂。
外周區域12具有與平坦區域11相同的外周形狀，不間斷地圍繞平坦區域11的外周，且以低於平坦區域11的均勻高度形成。於圖2中，藉由將用於元件分離的LOCOS氧化膜的上表面設為平坦區域11，將外周區域12設為LOCOS氧化膜非形成區域，平坦區域11與外周區域12之間的高度y1 成為LOCOS氧化膜階差的大小。外周區域12是以如下目的而設置，即藉由穿過相同高度的區域來緩和用於薄膜電阻元件13的光阻劑形成時自半導體基板中心經由半導體基板表面上的表面階差流動的抗蝕劑的膜厚度偏差。因此，亦可以將外周區域12設定得較平坦區域均勻地高。 另外，如圖1所示，外周區域12的外側的形狀呈與平坦區域11相同的形狀，其各邊較佳為與平坦區域11的外周的各邊平行地配置，但並不限於此。作為自半導體基板10的中心流入的光阻劑的膜厚度偏差緩和的程度，外周區域12的寬度只要是幾μm到十幾μm的寬度即可。
薄膜電阻元件13由導入雜質並賦予導電率的多晶矽薄膜形成，且是具有由其導電率、寬度及長度決定的電阻值的電阻元件。於圖1中，此種多個薄膜電阻元件形成為寬度或長度等平面性的形狀全部相同。藉由如此操作，各電阻元件相等地接收薄膜電阻元件13的蝕刻加工製程時的形狀偏差，因此即使電阻值的絕對值偏差，亦可以將薄膜電阻元件13彼此的電阻比率保持為基於形狀比的一定值。如此比精度高（電阻比率接近理想值）的薄膜電阻元件13對於提高半導體積體電路裝置的成品率而言有效。另外，該些薄膜電阻元件13為了於形成薄膜電阻元件13時，確保穩定的光阻劑膜厚度，將距平坦區域11的各區域邊的距離（x1 ～x8 ）形成為規定距離以上。
洩漏電阻電路16是藉由配線金屬15a、配線金屬15b、配線金屬15c及配線金屬15d連接多個相同形狀的薄膜電阻元件13的電路，且將所施加的電壓以規定比率分壓，並輸出其分壓電壓。圖3是藉由配線金屬15a、配線金屬15b、配線金屬15c、配線金屬15d連接薄膜電阻元件13的情況下的洩漏電阻電路16的電路圖。當於端子A與端子C之間施加電壓時，藉由由多個薄膜電阻元件13的導電率及形狀決定的電阻R1的電阻值的比率，自端子B高精度地輸出施加電壓值的1/3的分壓電壓值。
洩漏電阻電路16配置於平坦區域11的中央，與八角形的平坦區域11的各邊分別隔開距離x1 ～距離x8 而形成。設置該些距離以緩和於塗佈用於形成薄膜電阻元件13的光阻劑時，於平坦區域11與外周區域12之間的階差部產生的光阻劑膜厚度的變動。 當距該階差部的距離足夠長時，光阻劑膜厚度於薄膜電阻元件上成為一定。另一方面，當該距離短時，薄膜電阻元件上的光阻劑的膜厚度變動，因曝光時的駐波的影響，產生薄膜電阻體的寬度或長度的變動。因此，難以形成相同形狀的薄膜電阻元件。而且，洩漏電阻電路16輸出的分壓比精度降低，從而半導體積體電路裝置的成品率降低。為了穩定薄膜電阻元件13的形狀，重要的是使距離x1 ～距離x8 足夠長，於塗佈用於形成薄膜電阻元件的光阻劑時，於平坦區域11上完全不配置使用多晶矽薄膜的電晶體、配線、熔線等結構物而保持平坦的狀態。
用於穩定光阻劑膜厚度所需的距離x1 ～距離x8 與所述光阻劑膜厚度及圖2的高度y1 的大小有關。即，已知隨著階差變小，用於膜厚度穩定化所需的距離亦變短。另外，該距離亦與形成薄膜電阻元件13時的光阻劑的膜厚度有關。因此，基於所選定的製造製程條件設置距離x1 ～距離x8 。
另外，雖未圖示，但於半導體基板10內的第一絕緣膜17的下表面根據需要形成阱區域等，並將該區域固定為一定電位，藉此可以藉由場效應穩定包含多晶矽的薄膜電阻元件13的電阻值。阱區域的電位例如理想的是固定為施加至半導體積體電路裝置的接地電壓Vss或者電源電壓Vdd。
圖4（a）、圖4（b）是隔著劃線區域102將搭載了第一實施形態的具有平坦區域11及外周區域12的半導體裝置100的半導體晶片101配置於半導體基板10的部分性的示意平面圖，僅表示特徵性的部分。圖4（a）、圖4（b）的半導體基板10的位置分別相當於圖10的區域440a、區域440b。如圖4（a）所示，平坦區域11不存在如與自虛線箭頭所示的斜左下方向流動的光阻劑相向般的90度的角部，因此與圖4（b）同樣地，膜厚度分佈不易產生紊亂。因此，提高平坦區域11上的薄膜電阻元件形成預定區域上的光阻劑膜厚度的均勻性，且隨著多個薄膜電阻元件的比精度的提高可以實現半導體積體電路裝置的成品率的提高。
為了同樣地提高圖4（a）的光阻劑膜厚度的均勻性與圖4（b）的光阻劑膜厚度均勻性，較佳為使平坦區域11的傾斜方向上的四個邊的長度與上下左右方向上的四個邊的長度一致。此時，圖1的x2 、x4 、x6 、x8 的長度短於x1 、x3 、x5 、x7 的長度。因此，將x2 、x4 、x6 、x8 的長度設定為不受光阻劑膜厚度變動的影響的足夠的長度。
藉由設為如上所述的構成，如圖4（a）、圖4（b）所示，用於形成薄膜電阻元件的光微影術步驟中，於半導體基板上的任意位置提高薄膜電阻元件上的光阻劑膜厚度均勻性，提高薄膜電阻元件的比精度。
接著，對搭載了第一實施形態的半導體裝置的半導體積體電路裝置進行說明。
圖5是搭載了第一實施形態的洩漏電阻電路的電壓檢波器101a的示意電路框圖。
電壓檢波器101a包括：洩漏電阻電路16、基準電壓電路91、電壓比較器92、P通道型電晶體93、N通道型電晶體94。而且，類比IC中當施加至電源端子1的電源電壓Vdd相對於施加至接地端子2的接地電壓Vss變動，並達到規定檢測電壓時，自輸出端子3輸出輸出電壓Vout作為檢測訊號。
自端子A輸入電源電壓Vdd並自端子C輸入接地電壓Vss的洩漏電阻電路16自端子B輸出所述兩個電壓差的分壓電壓。電壓比較器92將洩漏電阻電路16輸出的分壓電壓與基準電壓電路91輸出的基準電壓的比較結果作為電壓而輸出。由P通道型電晶體93及N通道型電晶體94構成的輸出電路基於電壓比較器92輸出的電壓輸出輸出電壓Vout作為檢測訊號。因此，藉由採用第一實施形態的洩漏電阻電路16，可提高電源電壓的分壓精度，且可以實現電壓檢波器101a的檢測精度的提高。
圖6是搭載了第一實施形態的洩漏電阻電路的電壓調節器101b的示意電路框圖。
電壓調節器101b包括：洩漏電阻電路16、基準電壓電路91、誤差放大器95、P通道型電晶體93。而且，類比IC中即使施加至電源端子1的電源電壓Vdd相對於施加至接地端子2的接地電壓Vss變動，亦自輸出端子3輸出規定的一定電壓作為輸出電壓Vout。 當輸入至端子A的輸出電壓Vout相對於輸入至端子C的接地電壓Vss變動時，洩漏電阻電路16自端子B輸出的分壓電壓變動。誤差放大器95將所述分壓電壓與基準電壓電路91輸出的基準電壓之差的電壓放大並輸出。而且，誤差放大器95以如下方式進行控制：藉由其輸出電壓調整P通道型電晶體93的閘極電壓，抑制輸出電壓Vout的變動。因此，藉由採用第一實施形態的洩漏電阻電路16，提高輸出電壓Vout的分壓精度，且可以實現電壓調節器101b的檢測精度的提高。
如上所述，藉由於如電壓檢波器或電壓調節器等半導體積體電路裝置採用第一實施形態的洩漏電阻電路，可提高輸出電壓的精度，並且可以實現半導體積體電路裝置的成品率的提高。
（第二實施形態）
以下，對第二實施形態的半導體裝置進行說明。
圖7是表示本發明第二實施形態的半導體裝置200的示意剖面圖。第二實施形態的俯視下的構成與圖1相同，圖7的示意剖面圖相當於沿著圖1的A-A'線切斷的剖面圖。
第二實施形態的半導體裝置200中，將形成於半導體基板20上的基底絕緣膜27b上的形成有導電膜27a的區域設為平坦區域21。另外，於該平坦區域21的周圍設置有外周區域22，且於此處未形成導電膜27a。遍及平坦區域21的導電膜27a上及外周區域22形成第一絕緣膜27。於平坦區域21上，以一定間隔排列並形成包含具有相同形狀的多個多晶矽的薄膜電阻元件23。平坦區域21及薄膜電阻元件23的平面性的形狀與第一實施形態相同。於薄膜電阻元件23上形成有第二絕緣膜28，且於該第二絕緣膜28上形成有鈍化膜29。多個薄膜電阻元件23經由接觸孔（未圖示）藉由配線金屬（未圖示）相互連接，構成洩漏電阻電路26。以下，第二實施形態中，以相對於第一實施形態而言特徵性的部分為中心進行說明。
洩漏電阻電路26配置於平坦區域21的中央，且與平坦區域21的外周分別隔開距離x而形成。設置該些距離以緩和於藉由旋塗形成用於形成薄膜電阻元件23的光阻劑時，於平坦區域21與外周區域22之間的階差產生的光阻劑膜厚度的變動。此種構成與第一實施形態相同。
平坦區域21是於元件分離膜等基底絕緣膜27b上形成導電膜27a，進而於該導電膜27a上形成第一絕緣膜27的區域。平坦區域21具有高度y2 且設置於較外周區域22高的位置，但該高度y2 實質上等於導電膜27a的厚度。 第一實施形態中，外周區域12與平坦區域11的高度的差異受到亦用作元件分離膜的LOCOS氧化膜的厚度的制約。然而，第二實施形態的外周區域22與平坦區域21的高度的差異可以任意地設定為導電膜27a的厚度。因此，第二實施形態具有如下優點：對用於在形成薄膜電阻元件23時使光阻劑膜厚度成為一定的距離x的設定，自由度高。
另外，導電膜27a自外周區域22連續地形成於基底絕緣膜27b上，但該基底絕緣膜27b不限於LOCOS氧化膜，亦可以為其他絕緣膜，即便為其他絕緣膜，結構設定的自由度亦高。
外周區域22是未形成導電膜27a的區域，且圍繞平坦區域21的所有外周，以低於平坦區域21的均勻高度形成。外周區域22成為於基底絕緣膜27b上積層第一絕緣膜27的構成，無須使外側的形狀與平坦區域21相同，亦可以空數μm至十幾μm的距離直接形成其他半導體元件。
當使用與於半導體積體電路裝置中使用的金屬氧化物半導體（Metal Oxide Semiconductor，MOS）電晶體的閘電極相同的材料形成導電膜27a時，可以不增加製造步驟。而且，藉由將導電膜27a的電位固定為一定，可以藉由場效應穩定包含多晶矽的薄膜電阻元件23的電阻值。例如，理想的是將導電膜27a的電位固定為接地電壓Vss或者電源電壓Vdd。
藉由設為如上所述的構成，與第一實施形態的圖4（a）、圖4（b）相同，用於形成薄膜電阻元件的光微影術步驟中，提高薄膜電阻元件上的光阻劑膜厚度的均勻性，從而提高薄膜電阻元件的比精度。另外，由於可以任意地設定平坦區域與外周區域的高度的差異，因此可以任意地控制自平坦區域的外周至洩漏電阻電路的距離。
（第三實施形態）
以下，對第三實施形態的半導體裝置以及半導體積體電路裝置進行說明。
圖8（a）、圖8（b）是隔著劃線區域302將搭載了表示本發明第三實施形態的半導體裝置300的半導體晶片301搭載於半導體基板30上時的部分性的示意平面圖，且僅示出了一部分特徵性的部分。圖8（a）、圖8（b）的半導體基板30的位置分別相當於圖10的區域440a、區域440b。另外，圖9是圖8（b）中沿著B-B'線切斷半導體晶片301及劃線區域302的一部分時的示意剖面圖。以下，第三實施形態中，以相對於第一實施形態而言特徵性的部分為中心進行說明。
半導體裝置300的俯視下的構成與圖1相同，且包括：具有八角形的外周形狀的平坦區域31，具有四個區域邊及四個區域倒角部；及外周區域32，不間斷地包圍該平坦區域31且外周形狀具有八角形的外周形狀。如圖8（a）、圖8（b）所示，外周區域32的外周的各邊與平坦區域31的外周的各邊平行地配置。如圖9所示，平坦區域31利用用於元件分離的LOCOS氧化膜的上表面，於第一絕緣膜37形成於高於外周區域32的位置。於平坦區域31上，形成有薄膜電阻元件33、第二絕緣膜38、鈍化膜39。薄膜電阻元件33經由接觸孔（未圖示）藉由配線金屬（未圖示）相互連接，構成洩漏電阻電路36。作為LOCOS氧化膜非形成區域的外周區域32的外側由LOCOS氧化膜包圍。
半導體晶片301於內部形成有半導體積體電路裝置，且如圖8（a）所示包括半導體裝置300，所述半導體裝置300具有由四個區域邊31a及四個區域倒角部31b形成八角形形狀的平坦區域31。另外，半導體晶片301的外周形狀呈具有四個晶片邊301a及四個晶片倒角部301b的八角形形狀，且於紙面左右方向、上下方向及傾斜方向上相對於劃線區域302具有基於八個邊的邊界線。半導體晶片301的晶片邊301a配置成與平坦區域31的區域邊31a平行。另外，半導體晶片301的晶片倒角部301b配置成與平坦區域31的區域倒角部31b平行。
劃線區域302是用於對半導體晶片301進行單片化時的藉由切割刀片等切斷的區域。為了提高切割刀片的切斷性，半導體基板30上的絕緣膜通常僅包含最低限度的必要膜。因此，於劃線區域302中，採用LOCOS氧化膜非形成區域而不是LOCOS氧化膜形成區域，並且去除鈍化膜39。
如圖8（a）所示，用於形成薄膜電阻元件的光微影術步驟中，平坦區域31中不存在與虛線箭頭所示的光阻劑的流動相向的90度的角部。因此，與圖8（b）同樣地，薄膜電阻元件形成預定區域上的光阻劑膜厚度分佈不易產生紊亂，與第一實施形態相同。
進而，於第三實施形態中，半導體晶片301的外周，不存在與虛線箭頭所示的光阻劑的流動相向的基於LOCOS氧化膜的角部。因此，圖8（a）中，可以抑制光阻劑到達平坦區域31之前產生的光阻劑膜厚度分佈的紊亂。因此，可以進一步提高薄膜電阻元件形成預定區域上的光阻劑膜厚度均勻性。藉此，隨著多個薄膜電阻元件的比精度的提高可以實現半導體積體電路裝置的成品率的提高。
如此，對於流入半導體晶片的光阻劑，當存在具有90度以下的角部的階差時，容易產生光阻劑的膜厚度變動。因此，半導體晶片的外周形狀不限於八角形，只要晶片邊與晶片倒角部形成的內角成為超過90度的角度，則為任何形狀，亦對光阻劑的膜厚度變動的抑制有效。
另外，當然本發明不限定於所述實施形態，於不脫離本發明的主旨的範圍內能夠進行各種變更或組合。
例如，將圖1所示的半導體裝置100的平坦區域11設為具有四個區域倒角部及四個區域邊的八角形的形狀，但為具有更多的角部的多角形亦獲得同樣的效果。或者，區域倒角部的形狀亦可以是朝向外周區域呈凸形狀的曲線。進而，與區域倒角部同樣地區域邊亦可以設為呈朝向外周的凸形狀的曲線，具有呈圓形或橢圓形的外周形狀的平坦區域。
另外，當然，與平坦區域同樣地，半導體晶片的晶片倒角部的形狀亦可以是朝向劃線區域呈凸形狀的曲線。
另一方面，圖1的多個薄膜電阻元件13全部設為相同形狀，但亦可以組合大小不同的相似形狀的薄膜電阻元件。於利用此種相似形狀的形狀比率輸出分壓電壓的洩漏電阻電路中，本發明亦可以發揮高效果。
另外，於迄今為止的實施形態中，將半導體元件、半導體裝置、半導體積體電路裝置分別以薄膜電阻元件、洩漏電阻電路、電壓檢波器或電壓調節器的形式進行了說明，但並不限於此。例如，半導體元件亦可以是記憶體元件或圖像感測器，半導體裝置亦可以是記憶體陣列或攝像裝置。即，本發明可以應用於要求提高多個具有相同或相似形狀的半導體元件的比精度的半導體裝置，且可以提高包括該半導體裝置的半導體積體電路裝置的成品率。
1‧‧‧電源端子 2‧‧‧接地端子 3‧‧‧輸出端子 10、20、30、40‧‧‧半導體基板 11、21、31‧‧‧平坦區域 11a、31a‧‧‧區域邊 11b、31b‧‧‧區域倒角部 12、22、32‧‧‧外周區域 13、23、33‧‧‧薄膜電阻元件 14‧‧‧接觸孔 15a、15b、15c、15d‧‧‧配線金屬 16、26、36‧‧‧洩漏電阻電路 17、27、37‧‧‧第一絕緣膜 18、28、38‧‧‧第二絕緣膜 19、29、39‧‧‧鈍化膜 27a‧‧‧導電膜 27b‧‧‧基底絕緣膜 91‧‧‧基準電壓電路 92‧‧‧電壓比較器 93‧‧‧P通道型電晶體 94‧‧‧N通道型電晶體 95‧‧‧誤差放大器 100、200、300‧‧‧半導體裝置 101、301、401‧‧‧半導體晶片 101a‧‧‧電壓檢波器 101b‧‧‧電壓調節器 102、302、402‧‧‧劃線區域 301a‧‧‧晶片邊 301b‧‧‧晶片倒角部 400‧‧‧高階差圖案 410、420、430、440a、440b‧‧‧區域 A、B、C‧‧‧端子 R1‧‧‧電阻 Vdd‧‧‧電源電壓 Vout‧‧‧輸出電壓 Vss‧‧‧接地電壓 x、x1～x8‧‧‧距離 y1、y2‧‧‧高度
圖1是本發明第一實施形態的半導體裝置的示意平面圖。 圖2是第一實施形態的半導體裝置的示意剖面圖。 圖3是構成圖1、圖2的半導體裝置的洩漏電阻電路的電路圖。 圖4（a）、圖4（b）是表示第一實施形態中塗佈於半導體基板的光阻劑的流動的示意平面圖。 圖5是本發明實施形態的電壓檢波器的電路框圖。 圖6是本發明實施形態的電壓調節器的電路框圖。 圖7是本發明第二實施形態的半導體裝置的示意剖面圖。 圖8（a）、圖8（b）是表示本發明第三實施形態中塗佈於半導體基板的光阻劑的流動的示意平面圖。 圖9是第三實施形態的半導體裝置的示意剖面圖。 圖10是表示塗佈於先前的半導體基板的光阻劑的條紋的示意平面圖。 圖11（a）、圖11（b）是表示塗佈於先前的半導體基板的光阻劑的流動的示意平面圖。
10‧‧‧半導體基板
11‧‧‧平坦區域
11a‧‧‧區域邊
11b‧‧‧區域倒角部
12‧‧‧外周區域
13‧‧‧薄膜電阻元件
14‧‧‧接觸孔
15a、15b、15c、15d‧‧‧配線金屬
16‧‧‧洩漏電阻電路
100‧‧‧半導體裝置
x1~x8‧‧‧距離

Claims (9)

  1. 一種半導體裝置，其特徵在於，包括： 外周形狀的平坦區域，於形成於半導體基板的表面的第一絕緣膜上，且俯視時具有區域邊及所述區域邊之間的區域倒角部； 外周區域，包圍所述平坦區域，高度與所述平坦區域不同； 多個半導體元件，於所述平坦區域上與所述外周區域隔開規定距離以上而形成，且具有相似形狀或相同形狀； 第二絕緣膜，形成於所述多個半導體元件上； 接觸孔，形成於所述多個半導體元件上的所述第二絕緣膜；以及 配線金屬，形成於所述接觸孔上，連接所述多個半導體元件。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，俯視下的所述區域倒角部的形狀為直線，且所述區域邊與所述區域倒角部形成的內角為超過90度的角度。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，俯視下的所述區域倒角部的形狀是朝向所述外周區域呈凸形狀的曲線。
  4. 如申請專利範圍第3項所述的半導體裝置，其中，所述區域邊的形狀是朝向所述外周區域呈凸形狀的曲線，且所述平坦區域的外周呈圓形或橢圓形。
  5. 如申請專利範圍第2項至第4項中任一項所述的半導體裝置，其中，於所述平坦區域下方的所述半導體基板與所述第一絕緣膜之間形成導電膜。
  6. 如申請專利範圍第2項至第4項中任一項所述的半導體裝置，其中，所述半導體元件是薄膜電阻元件，且所述半導體裝置是洩漏電阻電路。
  7. 一種半導體晶片，其特徵在於，包括如申請專利範圍第2項所述的半導體裝置，且形成於所述半導體基板，其中 俯視時包括由劃線區域所劃分的晶片邊及設置於所述晶片邊間的晶片倒角部， 所述晶片邊設置於與相向的所述區域邊實質上平行的方向上。
  8. 如申請專利範圍第7項所述的半導體晶片，其中，俯視下的所述晶片倒角部的形狀為直線，且所述晶片邊與所述晶片倒角部形成的內角為超過90度的角度。
  9. 如申請專利範圍第7項所述的半導體晶片，其中，俯視下的所述晶片倒角部的形狀是朝向所述劃線區域呈凸形狀的曲線。
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