JP2018185452A - 半導体装置およびその製造方法 - Google Patents

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Shigeya Toyokawa
滋也 豊川
修平 山口
Shuhei Yamaguchi
修平 山口
晃二 長谷川
Koji Hasegawa
晃二 長谷川
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Abstract

【課題】パターニング不良を高精度で検出する。【解決手段】半導体チップは、モニタパターンに含まれる評価パターンＶＰ１を有する。この評価パターンＶＰ１は、ｘ方向において、互いに対向するパターンＰ１とパターンＰ２とからなる。そして、パターンＰ１は、ｘ方向のうちのパターンＰ２から離れる方向に突出した凸形状からなる。【選択図】図１７

Description

本発明は、半導体装置およびその製造技術に関し、例えば、パターニング不良が顕在化するおそれのある微細化された半導体装置に適用して有効な技術に関する。
国際公開ＷＯ２００６−０９８０２３号（特許文献１）には、ＴＥＧ（Test Element Group）と呼ばれる検査用回路や検査用パターンに関する技術が記載されている。
国際公開ＷＯ２００６−０９８０２３号
例えば、半導体装置では、高集積化や小型化を実現するために、半導体装置を構成するデバイス構造や配線構造の微細化が行なわれている。この点に関し、半導体装置の微細化が進むと、フォトリソグラフィ技術を使用したパターニング工程において、パターニング不良が生じやすくなる。このことから、半導体装置の微細化に伴って顕在化するパターニング不良を高精度に検出することが望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、モニタパターンを含む。このモニタパターンは、第１方向において、互いに対向する第１パターンと第２パターンとからなる評価パターンを有する。そして、第１パターンは、第１方向のうちの第２パターンから離れる方向に突出した凸形状からなる。
一実施の形態によれば、パターニング不良を高精度で検出することができる。
実施の形態１における半導体チップのレイアウト構成を示す図である。 ロジック回路を構成するトランジスタを含む模式的なデバイス構造を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 配線を形成する工程の流れを示すフローチャートである。 配線パターンのパターニング不良を検査する工程の流れを示すフローチャートである。 関連技術におけるモニタパターンの平面レイアウト構成を示す模式図である。 評価パターンとして、最小線幅と最小スペース幅を有するラインアンドスペースのパターンを示す写真である。 評価パターンとして、最小スペース間隔で形成された微細ドットパターンを示す写真である。 （ａ）は、ベストフォーカス点でパターニングされた回路パターンの一部を示す図であり、（ｂ）は、焦点位置が変動した状態でパターニングされた回路パターンの一部を示す図である。 実施の形態１におけるモニタパターンの模式的な平面レイアウト構成を示す図である。 図１６の一部領域に形成されている評価パターンを拡大して示す模式図である。 図１６の一部領域に形成されている評価パターンを拡大して示す模式図である。 （ａ）は、ベストフォーカス点でパターニングされた回路パターンの一部を示す図であり、（ｂ）は、ベストフォーカス点でパターニングされた第１評価パターンを示す図であり、（ｃ）は、ベストフォーカス点でパターニングされた第２評価パターンを示す図である。 （ａ）は、焦点位置が変動した状態でパターニングされた回路パターンの一部を示す図であり、（ｂ）は、焦点位置が変動した状態でパターニングされた第１評価パターンを示す図であり、（ｃ）は、焦点位置が変動した状態でパターニングされた第２評価パターンを示す図である。 評価パターンの変形例を示す模式図である。 評価パターンの変形例を示す模式図である。 評価パターンの変形例を示す模式図である。 フォトリソグラフィ技術における露光処理において、照射単位である１度の露光領域を示す１ショットを模式的に示す図である。 所定数のチップ領域のそれぞれに複数のモニタパターンを配置する例を示す模式図である。 半導体チップ（チップ領域）に複数のモニタパターンを配置する例を示す模式図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜半導体チップのレイアウト構成＞
図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１に示すように、本実施の形態１における半導体チップＣＨＰは、矩形形状をしており、例えば、アナログ回路１が形成されたアナログ回路領域と、アナログ回路１を制御するロジック回路２が形成されたロジック回路領域と、入出力回路（Ｉ／Ｏ回路）３が形成されたＩ／Ｏ回路領域とを含んでいる。そして、本実施の形態１における半導体チップＣＨＰでは、角部近傍にモニタパターンＱＣが形成されている。
＜デバイス構造＞
次に、本実施の形態１における半導体チップＣＨＰに形成されているロジック回路２を構成するデバイス構造について、図面を参照しながら説明する。
図２は、ロジック回路２を構成するトランジスタを含む模式的なデバイス構造を示す断面図である。図２に示すように、半導体基板１Ｓには、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域に電界効果トランジスタが形成されている。具体的に、図２では、ロジック回路２を構成する基本的な構成要素であるＣＭＯＳトランジスタが図示されている。すなわち、図２に示すように、活性領域には、ｐチャネル型電界効果トランジスタＱｐと、ｎチャネル型電界効果トランジスタＱｎとが形成されている。
そして、ｐチャネル型電界効果トランジスタＱｐとｎチャネル型電界効果トランジスタＱｎとを覆う半導体基板１Ｓ上に、窒化シリコン膜ＳＮＦが形成され、かつ、この窒化シリコン膜ＳＮＦ上に酸化シリコン膜ＯＸＦが形成されている。これらの窒化シリコン膜ＳＮＦと酸化シリコン膜ＯＸＦとによって、コンタクト層間絶縁膜ＣＩＬが形成されている。
続いて、図２に示すように、コンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓの表面に達するプラグＰＬＧ１が形成されている。具体的に、コンタクト層間絶縁膜ＣＩＬには、ｐチャネル型電界効果トランジスタＱｐのソース領域やドレイン領域に達するプラグＰＬＧ１が形成されているとともに、ｎチャネル型電界効果トランジスタＱｎのソース領域やドレイン領域に達するプラグＰＬＧ１が形成されている。
次に、図２に示すように、プラグＰＬＧ１が形成されたコンタクト層間絶縁膜ＣＩＬ上には、例えば、アルミニウム膜やアルミニウム合金膜から構成される配線ＷＬ１が形成されている。さらに、コンタクト層間絶縁膜ＣＩＬ上に形成された配線ＷＬ１を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、配線ＷＬ１に達するプラグＰＬＧ２が形成されている。
そして、図２に示すように、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ１上には、例えば、アルミニウム膜やアルミニウム合金膜から構成される配線ＷＬ２が形成されている。さらに、配線ＷＬ２を覆うように、層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成され、かつ、この層間絶縁膜ＩＬ２には、層間絶縁膜ＩＬ２を貫通するプラグＰＬＧ３が形成されている。次に、プラグＰＬＧ３を形成した層間絶縁膜ＩＬ２上には、配線ＷＬ３が形成されており、この配線ＷＬ３を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３が形成されている。そして、層間絶縁膜ＩＬ３上には、例えば、窒化シリコン膜からなる表面保護膜（パッシベーション膜）ＰＡＳが形成されている。以上のようにして、図２に示すようなデバイス構造を有するロジック回路２が半導体チップＣＨＰ（図１参照）に形成されていることになる。
＜デバイス構造の製造方法＞
続いて、半導体チップＣＨＰに形成されているデバイス構造の製造方法について、図面を参照しながら簡略化して説明することにする。まず、図３に示すように、半導体基板１Ｓを用意する。そして、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内に複数の半導体領域を形成する。その後、図３に示すように、半導体基板１Ｓの表面に酸化シリコン膜を形成した後、この酸化シリコン膜上に、窒化シリコン膜からなるマスク膜ＭＳＦを形成する。そして、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより、マスク膜ＭＳＦをパターニングする。次に、パターニングしたマスク膜ＭＳＦをハードマスクにして、半導体基板１Ｓの一部をエッチングする。これにより、図４に示すように、半導体基板１Ｓの表面にマスク膜ＭＳＦに整合した溝ＤＩＴが形成される。その後、半導体基板１Ｓの表面に形成された溝ＤＩＴの内部に埋め込むように絶縁膜（酸化シリコン膜）を形成した後、半導体基板１Ｓの表面上に形成された不要な絶縁膜を除去して、溝ＤＩＴの内部にだけ絶縁膜を残存させる。これにより、溝ＤＩＴに絶縁膜を埋め込んだ構造を有する素子分離領域を形成することができる。この素子分離領域で区画された半導体基板１Ｓの領域が活性領域となる。
次に、図５に示すように、半導体基板１Ｓの表面に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。続いて、図示はしないが、ｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタとの両方でしきい値電圧を下げることができる構造であるデュアルゲート構造を形成する。このため、例えば、イオン注入法を使用することにより、ｐチャネル型電界効果トランジスタ形成領域に形成されているポリシリコン膜ＰＦにｐ型不純物（アクセプタ）を導入するとともに、ｎチャネル型電界効果トランジスタ形成領域に形成されているポリシリコン膜ＰＦにｎ型不純物（ドナー）を導入する。その後、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦをパターニングする。これにより、ｐチャネル型電界効果トランジスタ形成領域にゲート電極ＧＥ１を形成することができるとともに、ｎチャネル型電界効果トランジスタ形成領域にゲート電極ＧＥ２を形成することができる。
続いて、図示は省略するが、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極ＧＥ１に整合したエクステンション領域を半導体基板１Ｓ内に形成し、かつ、ゲート電極ＧＥ２に整合したエクステンション領域を半導体基板１Ｓ内に形成する。そして、ゲート電極ＧＥ１の両側の側壁に、例えば、酸化シリコン膜からなるサイドウォールスペーサを形成し、かつ、ゲート電極ＧＥ２の両側の側壁にも、サイドウォールスペーサを形成する。次に、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極ＧＥ１の両側の側壁に形成されたサイドウォールスペーサに整合して、半導体基板１Ｓ内に、ｐチャネル型電界効果トランジスタのソース領域の一部あるいはドレイン領域の一部を構成する半導体領域を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極ＧＥ２の両側の側壁に形成されたサイドウォールスペーサに整合して、半導体基板１Ｓ内に、ｎチャネル型電界効果トランジスタのソース領域の一部あるいはドレイン領域の一部を構成する半導体領域を形成する。そして、図７に示すように、ゲート電極ＧＥ１およびゲート電極ＧＥ２の低抵抗化と、ソース領域およびドレイン領域の低抵抗化を図るため、シリサイド膜を形成する。このようにして、図７に示すように、半導体基板１Ｓのｐチャネル型電界効果トランジスタ形成領域にｐチャネル型電界効果トランジスタＱｐを形成し、かつ、半導体基板１Ｓのｎチャネル型電界効果トランジスタ形成領域にｎチャネル型電界効果トランジスタＱｎを形成することができる。
次に、図８に示すように、半導体基板１Ｓ上に形成されたｐチャネル型電界効果トランジスタＱｐとｎチャネル型電界効果トランジスタＱｎを覆うように、窒化シリコン膜ＳＮＦを形成し、この窒化シリコン膜ＳＮＦ上に酸化シリコン膜ＯＸＦを形成する。窒化シリコン膜ＳＮＦおよび酸化シリコン膜ＯＸＦは、例えば、ＣＶＤ法を使用することにより形成することができる。このとき、窒化シリコン膜ＳＮＦと酸化シリコン膜ＯＸＦとにより、コンタクト層間絶縁膜ＣＩＬが形成される。
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＣＩＬに、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホールを形成し、このコンタクトホール内を含むコンタクト層間絶縁膜ＣＩＬ上にタングステン膜を形成する。そして、例えば、化学的機械的研磨法を使用することにより、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なタングステン膜を除去する一方、コンタクトホール内にだけタングステン膜を残存させることにより、コンタクトホール内にタングステン膜を埋め込んだプラグＰＬＧ１を形成する。
次に、図８に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に導体膜ＣＦ１を形成する。この導体膜ＣＦ１は、例えば、アルミニウム膜やアルミニウム合金膜から形成され、例えば、スパッタリング法を使用することにより形成できる。
続いて、図９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＣＦ１をパターニングして、配線ＷＬ１を形成する。これ以降の工程は、省略する。以上のようにして、電界効果トランジスタと配線とを含むデバイス構造を形成することができる。
ここで、第１層配線である配線ＷＬ１を形成する工程に着目して、配線ＷＬ１を形成する工程の詳細について説明する。図１０は、配線ＷＬ１を形成する工程の流れを示すフローチャートである。まず、図１０において、層間絶縁膜（コンタクト層間絶縁膜ＣＩＬ）上に導体膜（導体膜ＣＦ１）を形成する（Ｓ１０１）。この導体膜は、例えば、アルミニウム膜やアルミニウム合金膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。
次に、例えば、スピン塗布法を使用することにより、導体膜上にレジスト膜を塗布する（Ｓ１０２）。その後、導体膜上に塗布されたレジスト膜に対して、露光処理を実施する（Ｓ１０３）。そして、露光処理を施したレジスト膜に対して、現像処理を実施する（Ｓ１０４）。これにより、レジスト膜のパターニングが完了する（Ｓ１０５）。
続いて、パターニングされたレジスト膜をマスクとして、導体膜をエッチングする（Ｓ１０６）。これにより、パターニングされた導体膜からなる配線パターン（配線）と、モニタパターンを形成することができる（Ｓ１０７）。そして、モニタパターンに含まれる評価パターンに基づいて、配線パターンのパターニング不良を検査する（Ｓ１０８）。
以下では、配線パターンのパターニング不良を検査する工程について説明する。図１１は、配線パターンのパターニング不良を検査する工程の流れを示すフローチャートである。図１１に示すように、まず、モニタパターンに含まれる評価パターンにパターニング不良が存在するか検査する（Ｓ２０１）。例えば、本来は離れて形成されているパターンが、繋がって形成されている場合には、ショート不良に対応するパターニング不良が存在することになる。ここで、モニタパターンに含まれる評価パターンにパターニング不良が存在するか否かを検査する（Ｓ２０２）。このとき、評価パターンにパターニング不良が存在する場合、評価パターンと同工程で形成された配線パターンにパターニング不良が存在すると判断する（Ｓ２０３）。一方、評価パターンにパターニング不良が存在しない場合、評価パターンと同工程で形成された配線パターンにパターニング不良が存在しないと判断する（Ｓ２０４）。以上のように、本実施の形態１では、配線パターンと同工程で形成されたモニタパターンに含まれる評価パターンにパターニング不良が存在するか否かを検査することによって、配線パターンにパターニング不良が発生しているか否かを検査している。したがって、モニタパターンに含まれる評価パターンの選定は、配線パターンのパターニング不良を検査する上で重要であることがわかる。
＜評価パターンの重要性＞
以上のように、本実施の形態１では、例えば、配線工程に着目すると、製品パターンの一部を構成する配線パターンと同工程で、製品パターンではないモニタパターンを形成し、モニタパターンに含まれる評価パターンにパターニング不良が発生しているか否かを検査することにより、配線パターンのパターニング不良を検査している。このことから、モニタパターンに含まれる評価パターンは、配線パターンのパターニング不良を忠実に反映したパターンであることが重要である。すなわち、評価パターンにパターニング不良が発生している場合には、配線パターンにパターニング不良が確実に発生している一方、評価パターンにパターニング不良が発生していない場合には、配線パターンにパターニング不良が発生していないという対応関係が成立していることが、配線パターンのパターニング不良を高精度に検出する観点から重要である。
そこで、以下では、まず、関連技術における評価パターンでは、評価パターンと同工程で形成された製品パターンの一部との間で必ずしも高精度でパターニング不良に関する対応関係が成立していないことを説明する。その後、この関連技術における改善の余地について説明した後、この改善の余地に対する工夫を施した本実施の形態１における技術的思想について説明することにする。
＜関連技術の説明＞
図１２は、関連技術におけるモニタパターンＭＰの平面レイアウト構成を示す模式図である。図１２に示すように、関連技術におけるモニタパターンＭＰには、製品内ランダムパターンやロジックパターンやメモリパターンに代表される様々な種類のパターンが含まれているが、実際の検査工程では、モニタパターンＭＰに含まれる一部の評価パターンを使用して、モニタパターンと同工程で形成された製品パターンの一部におけるパターニング不良の検査が実施される。
例えば、図１３は、評価パターンとして、最小線幅と最小スペース幅を有するラインアンドスペースのパターンを使用する例を示している。すなわち、最小線幅と最小スペース幅を有するラインアンドスペースのパターンは、最も繋がってパターニング不良を引き起こす可能性が高いことから、この最小線幅と最小スペース幅を有するラインアンドスペースを評価パターンとして使用することによって、製品パターンに生じるパターニング不良を高精度で検出できると考えられる。
また、例えば、図１４は、評価パターンとして、最小スペース間隔で形成された微細ドットパターンを使用する例を示している。この場合も、微細ドットパターンも、繋がってパターニング不良を引き起こす可能性が高いことから、この最小線幅と最小スペース幅を有するラインアンドスペースを評価パターンとして使用することによって、製品パターンに生じるパターニング不良を高精度で検出できると考えられる。
以上のように、関連技術では、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンを評価パターンとして使用することにより、製品パターンに生じるパターニング不良を検査している。
＜改善の検討＞
ところが、本発明者が検討したところ、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンを評価パターンとして使用するだけでは、製品パターンに生じるパターニング不良を高精度に検出することが困難であることを見出したので、以下では、この点について説明する。
関連技術では、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンにパターニング不良が発生している場合には、製品パターンの一部にもパターニング不良が発生しているとみなす検査工程を採用している。
ここで、本発明者の検討によると、例えば、フォトリソグラフィ技術における露光処理の焦点位置が変動すると、本来は離れて形成されるべき第１パターンと第２パターンとが、繋がってしまうパターニング不良が製品パターンの中で発生しまうことが明らかになった。ところが、焦点位置が変動する場合であっても、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンにパターニング不良が発生しなかった。このことは、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンを評価パターンに採用し、この評価パターンのパターニング不良の存否に基づいて、製品パターンの一部のパターニング不良を検出することが困難になることを意味する。なぜなら、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンにおいて、パターニング不良が発生していなくても、製品パターンの一部にパターニング不良が発生している状況では、評価パターンに基づく製品パターンのパターニング不良の検査は意味をなさないからである。
すなわち、本発明者は、製品パターンの中には、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンよりもパターニング不良が起こりやすい箇所が存在することを見出したのである。つまり、製品パターンの中には、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンよりも焦点位置の変動に敏感である形状が存在することが明らかになったのである。この場合、関連技術のように、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンを評価パターンとして使用するだけでは、製品パターンに生じるパターニング不良を高精度に検出することが困難であることになる。例えば、図１５（ａ）は、ベストフォーカス点でパターニングされた回路パターンの一部を示す図であり、この図１５（ａ）では、矢印で示す位置が離れていることがわかる。一方、図１５（ｂ）は、焦点位置が変動した状態でパターニングされた回路パターンの一部を示す図である。図１５（ｂ）の矢印で示すように、本来は離れているべきパターンが繋がってしまい、パターニング不良を引き起こしていることがわかる。
このように関連技術においては、モニタパターンに含まれる評価パターンと製品パターンとの間でパターニング不良に関する対応関係が充分ではなく、評価パターンを使用して、製品パターンのパターニング不良を高精度に検出することができないという改善の余地が存在する。すなわち、関連技術では、焦点位置の変動に起因する製品パターンのパターニング不良を高精度に検出することができる評価パターンを採用していない点に改善の余地が存在するのである。
そこで、本実施の形態１では、焦点位置の変動に起因する製品パターンのパターニング不良を高精度に検出することができる工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明する。
＜実施の形態１におけるモニタパターン＞
まず、本実施の形態１における「モニタパターン」の定義について説明する。本実施の形態１において、「モニタパターン」とは、製品パターンとは別のパターンであって、製品パターンの一部分に対応した形状を有するパターンとして定義される。そして、本実施の形態１における半導体チップには、本来の製品パターンの他に、上述した定義の「モニタパターン」も形成されている。そして、「モニタパターン」には、製品パターンのパターニング不良を検出するために使用される「評価パターン」を含んでいる。
図１６は、本実施の形態１におけるモニタパターンＭＰ１の模式的な平面レイアウト構成を示す図である。図１６において、本実施の形態１におけるモニタパターンＭＰ１では、図１２に示す関連技術におけるモニタパターンＭＰに加えて、領域ＲＡで囲む評価パターンを追加している。それ以外の点において、図１６に示す本実施の形態１におけるモニタパターンＭＰ１は、図１２に示す関連技術におけるモニタパターンＭＰと同等である。
図１７は、図１６の領域ＲＡに形成されている評価パターンＶＰ１を拡大して示す模式図である。図１７において、本実施の形態１における評価パターンＶＰ１は、ｘ方向（第１方向）において、互いに対向するパターン（第１パターン）Ｐ１とパターン（第２パターン）Ｐ２とからなる。このとき、パターンＰ１は、ｘ方向のうちのパターンＰ２から離れる方向に突出した凸形状から構成されている。一方、パターンＰ２は、ｘ方向のうちのパターンＰ１から離れる方向に突出した凸形状から構成されている。
例えば、本実施の形態１において、製品パターンは、半導体基板１Ｓ（図２参照）の上方に形成された第１層配線パターン（図２の配線ＷＬ１）を有しており、モニタパターンは、例えば、第１層配線パターン（図２の配線ＷＬ１）と同層で形成されている。
図１８は、図１６の領域ＲＡに形成されている評価パターンＶＰ２を拡大して示す模式図である。図１８において、本実施の形態１における評価パターンＶＰ２は、ｘ方向（第１方向）において、互いに対向するパターン（第１パターン）Ｐ１とパターン（第２パターン）Ｐ２とからなる。このとき、パターンＰ１は、ｘ方向のうちのパターンＰ２から離れる方向に突出した凸形状から構成されている。一方、パターンＰ２は、矩形形状から構成されている。
図１９（ａ）は、ベストフォーカス点でパターニングされた回路パターンの一部を示す図である。一方、図１９（ｂ）は、ベストフォーカス点でパターニングされた評価パターンＶＰ１を示す図であり、図１９（ｃ）は、ベストフォーカス点でパターニングされた評価パターンＶＰ２を示す図である。図１９（ａ）〜（ｃ）に示すように、ベストフォーカス点でのパターニングにおいては、回路パターンＰＰの一部にパターニング不良は生じていないとともに、評価パターンＶＰ１および評価パターンＶＰ２においても、パターニング不良が生じていないことがわかる。したがって、まず、ベストフォーカス点でパターニングに着目した場合、評価パターンＶＰ１および評価パターンＶＰ２は、回路パターンＰＰの一部のパターニング不良を検出するために使用することができる。
図２０（ａ）は、焦点位置が変動した状態でパターニングされた回路パターンＰＰの一部を示す図である。一方、図２０（ｂ）は、焦点位置が変動した状態でパターニングされた評価パターンＶＰ１を示す図であり、図２０（ｃ）は、焦点位置が変動した状態でパターニングされた評価パターンＶＰ２を示す図である。図２０（ａ）〜（ｃ）に示すように、焦点位置が変動した状態でのパターニングにおいては、回路パターンＰＰの一部にパターニング不良が生じているとともに（図２０（ａ）内の矢印）、評価パターンＶＰ１および評価パターンＶＰ２においても、パターニング不良が生じているこがわかる（図２０（ｂ）〜（ｃ）の矢印）。したがって、焦点位置が変動した状態でのパターニングに着目した場合も、評価パターンＶＰ１および評価パターンＶＰ２は、回路パターンＰＰの一部のパターニング不良を検出するために使用できる。
以上のことから、本実施の形態１におけるモニタパターンＭＰ１に追加した評価パターンＶＰ１および評価パターンＶＰ２を使用して、回路パターンＰＰでのパターニング不良を検出することによって、焦点位置の変動に起因する製品パターンＰＰのパターニング不良を高精度に検出することができることがわかる。
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図１７に示す評価パターンＶＰ１や図１８に示す評価パターンＶＰ２を含むモニタパターンＭＰ１（図１６参照）を使用して、製品パターンの一部にパターニング不良が存在するか否かを検出する点にある。すなわち、本実施の形態１における特徴点は、評価パターンＶＰ１や評価パターンＶＰ２にパターニング不良が存在する場合には、製品パターンの一部にパターニング不良が存在すると判断する一方、評価パターンＶＰ１や評価パターンＶＰ２にパターニング不良が存在しない場合には、製品パターンの一部にパターニング不良が存在しないと判断する点にある。これにより、本実施の形態１における特徴点によれば、焦点位置が変動した状態でパターニングされた製品パターンの一部にパターニング不良が存在するか否かを高精度に検出することができる。なぜなら、例えば、図１９（ａ）〜（ｃ）および図２０（ａ）〜（ｃ）に示すように、本実施の形態１で採用している評価パターンＶＰ１および評価パターンＶＰ２におけるパターニング不良の存否は、製品パターンの一部のパターニング不良の存否と正確に一致するからである。
このように、本実施の形態１における特徴点の技術的意義は、わずかな焦点位置の変動によって引き起こされる製品パターンの一部のパターニング不良の存否を正確に反映する評価パターンを見出したことにあり、これによって、製品パターンの一部にパターニング不良が存在するか否かを高精度に検出することができるのである。
特に、本実施の形態１では、図１７に示す評価パターンＶＰ１や図１８に示す評価パターンＶＰ２を例示しているように、わずかな焦点位置の変動によって引き起こされる製品パターンの一部のパターニング不良の存否を正確に反映する評価パターンを具体的に提示している点で大きな技術的意義を有する。すなわち、本実施の形態１における特徴点によれば、関連技術からでは得ることのできない顕著な効果を奏する構成を、基本思想とともに具体的構成も提示している点で、大きな技術的意義を有する。
ただし、本実施の形態１における基本思想は、わずかな焦点位置の変動によって引き起こされる製品パターンの一部のパターニング不良の存否を正確に反映する評価パターンを提供することにある。そして、この基本思想に従う様々な具体的な構成によれば、図１７に示す評価パターンＶＰ１や図１８に示す評価パターンＶＰ２に限らず、製品パターンの一部にパターニング不良が存在するか否かを高精度に検出することができるという顕著な効果を得ることができるのである。つまり、本実施の形態１における基本思想は、図１７に示す評価パターンＶＰ１や図１８に示す評価パターンＶＰ２が、焦点位置が変動した状態でパターニングされた場合に敏感に反応することを見出した点を契機にしてなされたものである。そして、この技術的意義は、図１７に示す評価パターンＶＰ１や図１８に示す評価パターンＶＰ２は、図１３に示すラインアンドスペースのパターンや、図１４に示す微細ドットパターンを評価パターンよりも、焦点位置が変動した状態でパターニングされた場合に敏感に反応する結果、わずかな焦点位置の変動によっても、パターニング不良が顕在化する点を見出したことが契機となっている。このことは、定性的に言えば、ラインアンドスペースや微細ドットパターンよりも、評価パターンＶＰ１や評価パターンＶＰ２には、凸部が多く、焦点位置の変動によって、凸部が膨らみながらぼける傾向をあることが考慮されている。すなわち、凸部を有する評価パターンＶＰ１や評価パターンＶＰ２が膨らみやすいことから、評価パターンＶＰ１や評価パターンＶＰ２は、凸部の存在しないラインアンドスペースや微細ドットパターンよりも、繋がってしまうというパターニング不良が生じやすくなるという理由づけで理解できる。すなわち、本実施の形態１における基本思想は、図１７に示す評価パターンＶＰ１や図１８に示す評価パターンＶＰ２のように凸部を有する評価パターンであれば、わずかな焦点位置の変動によって引き起こされる製品パターンの一部のパターニング不良の存否を正確に反映する評価パターンとなるのである。例えば、本実施の形態１における基本思想を具現化するその他の具体的な構成として、図２１に示す評価パターンＶＰ３や、図２２に示す評価パターンＶＰ４を挙げることができる。例えば、図２１に示す評価パターンＶＰ３は、ｘ方向（第１方向）において、互いに対向するパターンＰ１とパターンＰ２とを有し、パターンＰ１は、第１方向のうちのパターンＰ２に近づく方向に突出した凸形状からなる。さらに、図２３に示す評価パターンＶＰ５は、図１７に示す評価パターンＶＰ１を矩形形状の微細ドットパターンの組み合わせによって実現する例である。具体的に、図２３に示す評価パターンＶＰ５は、ｘ方向（第１方向）において、互いに対向するパターンＰ１とパターンＰ２とを有する。そして、パターンＰ１は、３つの微細ドットパターンを重ね合わせることにより実現され、かつ、パターンＰ２も、３つの微細ドットパターンを重ね合わせることにより実現される。例えば、図１７に示す評価パターンＶＰ１は、配線工程（第１層配線形成工程、第２層配線形成工程、第３層配線形成工程）に使用することができる。また、例えば、図２３に示す評価パターンＶＰ５は、素子分離溝形成工程やゲート電極パターン形成工程に使用することができる。
＜具体的な適用工程＞
続いて、本実施の形態１における基本思想を適用できる具体的な製造工程について説明する。本実施の形態１における基本思想は、（ａ）複数のチップ領域を有する半導体基板を準備する工程と、（ｂ）半導体基板の上方に膜を形成する工程と、（ｃ）膜をパターニングする工程と、（ｄ）パターニングされた膜を検査する工程とを備える半導体装置の製造工程に適用することができる。特に、（ａ）工程で準備される半導体基板の複数のチップ領域のそれぞれは、製品パターンが形成される製品領域と、製品パターンとは別のモニタパターンであって、製品パターンの一部分に対応した形状を有する前記モニタパターンが形成されるモニタ領域とを含む。このとき、（ｃ）工程では、製品領域に、製品パターンの一部を構成する製品構成パターンを形成し、かつ、モニタ領域に、モニタパターンを形成する。そして、モニタパターンは、第１方向（ｘ方向）において、互いに対向する第１パターンと第２パターンとからなる評価パターンを有し、第１パターンは、第１方向のうちの第２パターンから離れる方向に突出した凸形状からなる。ここで、（ｄ）工程では、モニタ領域に形成されているモニタパターンに含まれる評価パターンに基づいて、製品領域に形成されている製品構成パターンのパターニング不良を検査する。
例えば、（ｄ）工程は、評価パターンにおいて、第１パターンと第２パターンとが繋がっている場合に、製品構成パターンにパターニング不良が発生していると判断する工程を含んでいる。さらに、（ｃ）工程では、フォトリソグラフィ技術を使用する。
具体的に、（ｃ）工程は、（ｃ１）膜上にレジスト膜を塗布する工程と、（ｃ２）レジスト膜に対して露光処理を施す工程と、（ｃ３）前記（ｃ２）工程の後、レジスト膜に対して現像処理を施す工程と、（ｃ４）前記（ｃ３）工程の後、パターニングされたレジスト膜をマスクにして、膜をエッチングすることにより、膜をパターニングする工程とを有する。そして、（ｃ２）工程では、複数のチップ領域のうちの所定数のチップ領域を１ショットの単位にして、レジスト膜に対する露光処理を実施する。
＜＜配線工程への適用＞＞
（ｂ）工程は、半導体基板の上方に形成された層間絶縁膜上に導体膜を形成する工程であり、（ｃ）工程は、層間絶縁膜上に配線パターンを形成する工程である。すなわち、本実施の形態１における基本思想は、例えば、図８〜図９に示す配線工程に適用できる。
＜＜素子分離領域形成工程への適用＞＞
また、（ｂ）工程は、半導体基板上に絶縁膜を形成する工程であり、（ｃ）工程は、半導体基板に素子分離溝を形成するためのマスクパターンを形成する工程である。すなわち、本実施の形態１における基本思想は、例えば、図３〜図４に示す素子分離溝形成工程に適用することができる。
＜＜ゲート電極形成工程への適用＞＞
さらに、（ｂ）工程は、半導体基板上に形成されたゲート絶縁膜上に導体膜を形成する工程であり、（ｃ）工程は、ゲート絶縁膜上にゲート電極パターンを形成する工程である。すなわち、本実施の形態１における基本思想は、例えば、図５〜図６に示すゲート電極形成工程に適用することができる。この場合、製品パターンは、ゲート絶縁膜を介して、半導体基板上に形成されたゲート電極パターンを有し、モニタパターンは、ゲート電極パターンと同層で形成されている。
（実施の形態２）
前記実施の形態１における基本思想は、焦点位置の変動に起因する製品パターンのパターニング不良を高精度に検出するという目的を実現する思想である。これに対し、本実施の形態２の基本思想は、焦点位置の場所依存性に起因する製品パターンのパターニング不良を高精度に検出するという目的を実現することを前提として、前記実施の形態１における基本思想とは異なるアプローチの思想である。
図２５は、フォトリソグラフィ技術における露光処理において、照射単位である１度の露光領域を示す１ショットＳＲを模式的に示す図である。図２５に示すように、１ショットＳＲには、半導体基板（半導体ウェハ）内の複数のチップ領域ＣＲが含まれている、すなわち、フォトリソグラフィ技術における露光処理では、所定数のチップ領域ＣＲに対して、同時に露光処理を実施する。
この点に関し、１ショットＳＲは、所定数のチップ領域ＳＲを含む広い領域である。そして、露光処理は、露光装置に配置されたマスクを縮小レンズ系によって、１ショットＳＲに含まれる所定数のチップ領域ＳＲにマスクパターンを照射する。このとき、縮小レンズ系では、レンズ収差が生じることから、例えば、１ショットＳＲの中央領域に配置されているチップ領域ＳＲでの焦点位置と、１ショットＳＲの端部領域に配置されているチップ領域ＳＲでの焦点位置とは、収差の影響によって変動する可能性がある。このことから、焦点位置の場所依存性によって、例えば、１ショットＳＲの中央領域に配置されているチップ領域ＣＲにおいては、製品パターンにパターニング不良が発生していなくても、１ショットＳＲの端部領域に配置されているチップ領域ＣＲにおいては、製品パターンにパターニング不良が生じる可能性がある。
したがって、例えば、１ショットＳＲ内の１箇所にだけモニタパターンが形成されている場合は、モニタパターンから離れた位置に配置されているチップ領域ＣＲにおいては、モニタパターンに含まれる評価パターンにパターニング不良が生じていなくても、レンズ収差に起因する焦点位置の場所依存性に起因して、チップ領域ＣＲ内の製品パターンにパターニング不良が生じる可能性がある。すなわち、１ショットＳＲ内の１箇所にだけモニタパターンを設ける場合には、このモニタパターンに含まれる評価パターンを使用して、１ショットＳＲに含まれる所定数のチップ領域ＣＲのすべての製品パターンのパターニング不良を検出することは不可能なのである。
そこで、例えば、図２４に示すように、１ショットＳＲ内に含まれる所定数のチップ領域ＣＲのそれぞれにモニタパターンＱＣを形成することが考えられる。この場合、例えば、１ショットＳＲの中央領域に配置されているチップ領域ＣＲにおいては、このチップ領域ＣＲ内に配置されているモニタパターンＱＣの評価パターンに基づいて、パターニング不良を検出することができる。同様に、１ショットＳＲの端部領域に配置されているチップ領域ＣＲにおいては、このチップ領域ＣＲ内に配置されているモニタパターンＱＣの評価パターンに基づいて、パターニング不良を検出することができる。すなわち、図２４に示すように、１ショットＳＲ内に含まれる所定数のチップ領域ＣＲのそれぞれにモニタパターンＱＣを形成する構成では、レンズ収差に起因する焦点位置の場所依存性の影響を受けにくくなり、これによって、１ショットＳＲ内の所定数のチップ領域ＣＲのすべてにおいて、製品パターンのパターニング不良を高精度に検出することができる。ただし、図２４に示すように、１ショットＳＲ内の所定数のチップ領域ＣＲのすべてに１個ずつモニタパターンＱＣを形成しても、個々のチップ領域ＣＲに形成されているすべての製品パターンのパターニング不良を検出するためには、不充分である場合があると考えられる。すなわち、個々のチップ領域ＣＲに形成されているすべての製品パターンのパターニング不良をチップ領域ＣＲ毎に設けられた単一のモニタパターンの評価パターンだけで評価する場合には、充分にレンズ収差に起因する焦点位置の場所依存性の影響を排除できないと考えられるのである。そこで、本実施の形態２では、例えば、図２５に示すように、１ショットＳＲに含まれる所定数のチップ領域ＣＲのそれぞれに、単一のモニタパターンを設けるのではなく、複数のモニタパターン（ＱＣ１、ＱＣ２）を設けている。すなわち、本実施の形態２における特徴点は、個々の半導体チップ（個片化する前は、チップ領域）は、製品パターンとは別のモニタパターンであって、製品パターンの一部分に対応した形状を有するモニタパターンが形成されたモニタ領域を複数有する点にある。これにより、本実施の形態２によれば、例えば、チップ領域ＣＲのうち、モニタパターンＱＣ２よりもモニタパターンＱＣ１に近い領域に配置されている製品パターンのパターニング不良は、モニタパターンＱＣ１に含まれる評価パターンを使用することができる。一方、チップ領域ＣＲのうち、モニタパターンＱＣ１よりもモニタパターンＱＣ２に近い領域に配置されている製品パターンのパターニング不良は、モニタパターンＱＣ２に含まれる評価パターンを使用することができる。これにより、本実施の形態２によれば、焦点位置の場所依存性に基づく評価パターンのパターニング不良の存否と製品パターンのパターニング不良の存否とのミスマッチをさらに抑制することができる。この結果、本実施の形態２によれば、前記実施の形態１におけるアプローチとは相違するアプローチによって、焦点位置の場所依存性に起因する製品パターンのパターニング不良を高精度に検出するという目的を充分に実現することができる。
特に、本実施の形態２の基本思想は、例えば、図２５に示すように、矩形形状をした半導体チップ（個片化する前は、チップ領域ＣＲ）のそれぞれにおいて、複数のモニタ領域のそれぞれは、半導体チップ（チップ領域）の角部に形成されている構成に限られない。具体的には、例えば、図２６に示すように、モニタパターンＱＣ１は、半導体チップＣＨＰの角部近傍に配置される一方、モニタパターンＱＣ２は、ロジック回路２とは別の回路よりも、高密度パターンから構成されているロジック回路２が形成されたロジック回路領域の近傍に配置することもできる。これにより、ロジック回路２を構成する高密度の製品パターンのパターニング不良の検出には、ロジック回路２の近傍に配置されたモニタパターンＱＣ２に含まれる評価パターンを使用することによって、焦点位置の場所依存性に起因する製品パターンのパターニング不良を高精度に検出することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、以下の形態を含む。
（付記）
製品パターンとは別のモニタパターンが形成された半導体チップを含み、
前記モニタパターンは、第１方向において、互いに対向する第１パターンと第２パターンとからなる評価パターンを有し、
前記第１パターンは、前記第１方向のうちの前記第２パターンに近づく方向に突出した凸形状からなる、半導体装置。
１Ｓ 半導体基板
ＣＨＰ 半導体チップ
ＤＩＴ 溝
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＯＸ ゲート絶縁膜
ＭＰ モニタパターン
ＭＰ１ モニタパターン
Ｐ１ パターン
Ｐ２ パターン
ＳＴＩ 素子分離領域
ＷＬ１ 配線
ＷＬ２ 配線
ＷＬ３ 配線

Claims (16)

  1. 製品パターンと、
    前記製品パターンとは別のモニタパターンと、
    が形成された半導体チップを含み、
    前記モニタパターンは、第１方向において、互いに対向する第１パターンと第２パターンとからなる評価パターンを有し、
    前記第１パターンは、前記第１方向のうちの前記第２パターンから離れる方向に突出した凸形状からなる、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２パターンは、矩形形状からなる、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２パターンは、前記第１方向のうちの前記第１パターンから離れる方向に突出した凸形状からなる、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記製品パターンは、半導体基板の上方に形成された第１層配線パターンを有し、
    前記モニタパターンは、前記第１層配線パターンと同層で形成されている、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記製品パターンは、ゲート絶縁膜を介して、半導体基板上に形成されたゲート電極パターンを有し、
    前記モニタパターンは、前記ゲート電極パターンと同層で形成されている、半導体装置。
  6. 製品パターンと、
    前記製品パターンとは別のモニタパターンと、
    が形成された半導体チップを含み、
    前記半導体チップは、前記モニタパターンが形成されたモニタ領域を複数有する、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記半導体チップは、矩形形状をしており、
    複数の前記モニタ領域のそれぞれは、前記半導体チップの角部に形成されている、半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記製品パターンは、
    ロジック回路に対応したロジック回路パターンと、
    前記ロジック回路とは別の回路に対応した回路パターンと、
    を有し、
    複数の前記モニタ領域のうちの少なくとも１つのモニタ領域は、前記回路パターンよりも前記ロジック回路パターンに近い位置に存在する、半導体装置。
  9. 請求項６に記載の半導体装置において、
    前記モニタパターンは、第１方向において、互いに対向する第１パターンと第２パターンとからなる評価パターンを有し、
    前記第１パターンは、前記第１方向のうちの前記第２パターンから離れる方向に突出した凸形状からなる、半導体装置。
  10. （ａ）複数のチップ領域を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板の上方に膜を形成する工程、
    （ｃ）前記膜をパターニングする工程、
    （ｄ）パターニングされた前記膜を検査する工程、
    を備える、半導体装置の製造方法であって、
    前記（ａ）工程で準備される前記半導体基板の前記複数のチップ領域のそれぞれは、
    製品パターンが形成される製品領域と、
    前記製品パターンとは別のモニタパターンであって、第１方向において、互いに対向する第１パターンと第２パターンとからなる評価パターンを有し、かつ、前記第１パターンは、前記第１方向のうちの前記第２パターンから離れる方向に突出した凸形状からなる前記モニタパターンが形成されるモニタ領域と、
    を含み、
    前記（ｃ）工程では、前記製品領域に、前記製品パターンの一部を構成する製品構成パターンを形成し、かつ、前記モニタ領域に、前記モニタパターンを形成し、
    前記（ｄ）工程では、前記モニタ領域に形成されている前記モニタパターンに含まれる前記評価パターンに基づいて、前記製品領域に形成されている前記製品構成パターンのパターニング不良を検査する、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記評価パターンにおいて、前記第１パターンと前記第２パターンとが繋がっている場合に、前記製品構成パターンにパターニング不良が発生していると判断する工程を含む、半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、フォトリソグラフィ技術を使用する、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記膜上にレジスト膜を塗布する工程、
    （ｃ２）前記レジスト膜に対して露光処理を施す工程、
    （ｃ３）前記（ｃ２）工程の後、前記レジスト膜に対して現像処理を施す工程、
    （ｃ４）前記（ｃ３）工程の後、パターニングされた前記レジスト膜をマスクにして、前記膜をエッチングすることにより、前記膜をパターニングする工程、
    を有し、
    前記（ｃ２）工程では、前記複数のチップ領域のうちの所定数のチップ領域を１ショットの単位にして、前記レジスト膜に対する露光処理を実施する、半導体装置の製造方法。
  14. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記半導体基板の上方に形成された層間絶縁膜上に導体膜を形成する工程であり、
    前記（ｃ）工程は、前記層間絶縁膜上に配線パターンを形成する工程である、半導体装置の製造方法。
  15. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記半導体基板上に絶縁膜を形成する工程であり、
    前記（ｃ）工程は、前記半導体基板に素子分離溝を形成するためのマスクパターンを形成する工程である、半導体装置の製造方法。
  16. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記半導体基板上に形成されたゲート絶縁膜上に導体膜を形成する工程であり、
    前記（ｃ）工程は、前記ゲート絶縁膜上にゲート電極パターンを形成する工程である、半導体装置の製造方法。
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