JP2013004700A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】投影レンズのフォーカスを補正し、デフォーカスに起因するパターンの寸法不良の発生を防ぐ。
【解決手段】露光に用いるレチクルＲＴ上に形成されたチップパターンＣＰのそれぞれに少なくとも一つのフォーカス自動補正マークＦ２を形成し、それらのフォーカス自動補正マークＦ２のうち実素子領域Ｄ１の中心部に配置されたフォーカス自動補正マークＦ２を用いて露光光のフォーカスの自動補正を行う。これにより、投影レンズの端部に比べて高温になりやすい投影レンズの中央部のフォーカスの変動を検出して補正する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、レチクルを用いた露光工程を有する半導体装置の製造に適用して有効な技術に関する。

半導体装置の製造工程において、フォトリソグラフィ技術を用いて半導体基板上の膜をパターニングする際は、フォトレジスト膜を所望の形状にするためにレチクル（フォトマスク）上のパターンを投影するための露光を行う。この際、露光光の一部はレチクルを通過することで一部遮蔽され、レチクルを透過した露光光は投影レンズを通ることで縮小されて半導体基板（ウエハ）の面に照射される。このようにして、レチクルに設けられたパターンを縮小してフォトレジスト膜に投影する。このとき、投影レンズを透過させて投影する光の焦点（フォーカス）を半導体基板の主面に合わせるため、半導体基板を搭載するウエハステージに形成された感光基板（ディテクター）に、レチクル中心部の実素子領域外にあるレクト（製品を形成しない領域）に設けられたフォーカス自動補正用マーク（アライメントマーク）を投影して最適なフォーカス位置を決定する方法が知られている。

特開２００５−１２９７８１号公報（特許文献１）には、チップ領域にアライメントマークを設けることにより、スクライブライン領域にアライメントマークを設ける場合に比べてウエハ上のチップ領域の占有率を高めることが記載されている。ここでは、アライメントマークをレチクルの中心を通るＸ、Ｙ軸にかかる少なくとも２チップに配置することが記載されている。

特開平５−１８２８９７号公報（特許文献２）には、ＴＴＬ（Through the Lens）オートフォーカスで測定した値を用いて、投影レンズの特性を考慮し最適なフォーカス面で露光を行なう露光装置が記載されている。

特開平４−５８２５０号公報（特許文献３）には、レチクルに形成したスリット状補正用パターンを用いることで、オートフォーカス系と露光光学系の位置ずれ量を自動補正することが記載されている。

特開平９−２６０２６９号公報（特許文献４）には、投影露光装置において、レチクルに形成したパターンを感光基板上に投影露光し、感光基板に形成したパターン像の結像状態を検出して最適なフォーカス位置を求め、ステージの最適なフォーカス位置を複数のマークフォーカス位置に基づいて補正することが記載されている。ここでは、フォーカス位置を補正するためのマーク（透光部）をレチクルの実素子領域外に設けている。

特開２００５−１２９７８１号公報 特開平５−１８２８９７号公報 特開平４−５８２５０号公報 特開平９−２６０２６９号公報

投影露光装置では、フォーカス自動補正機能を利用し、ウエハを搭載するウエハステージを上下方向に移動させることにより露光領域のフォーカス（焦点）を制御している。この場合、レチクル表面の実素子領域（製品領域）の外（レクト）に形成されたフォーカス自動補正マークに照射された露光光を、ウエハステージ上に設けられた基準マークに投影することで、基準マークの下部の感光素子（ディテクター）が露光光を検出して最適な焦点位置（ベストフォーカス）を決定する方法が考えられる。

フォトレジスト膜などの感光膜を露光する工程を繰り返した場合、露光光を複数回繰り返し投影レンズに照射することになり、投影レンズにおいて特に放熱性が低い中心部が高温となり、当該中心部のレンズ形状が変形し、または当該中心部の屈折率が変化する。これに対し、投影レンズの端部（外周部）は放熱性が高いため、露光工程を繰り返しても熱が溜まりにくく、投影レンズの中心部のように変形する虞が低いため、投影レンズの端部を透過して照射される露光光はフォーカスがずれにくい。

レクトに形成されたフォーカス自動補正マークを投影する露光光は投影レンズの端部を透過して感光素子に照射されるため、投影レンズの中心部を通って半導体基板の実素子領域に照射される露光光のフォーカスにずれが生じていても、そのずれを検出することができない問題がある。この場合、フォーカス自動補正マークを用いてフォーカスの補正動作を行ったとしても、投影レンズの中心部を透過する露光光のフォーカスを補正することができないためにデフォーカスが起こり、半導体基板上に形成するパターンの寸法不良が発生する。

本発明の目的は、半導体装置のパターン形成不良を防ぐ技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本願発明の半導体装置の製造方法は、
（ａ）実素子領域内に複数のチップパターンを有し、前記複数のチップパターンのそれぞれに少なくとも一つの第１アライメントマークを備えたレチクルを用意する工程、
（ｂ）半導体基板を用意する工程、
（ｃ）前記半導体基板に加工対象物を形成する工程、
（ｄ）前記加工対象物上にフォトレジスト膜を形成する工程、
（ｅ）前記レチクルを用いて前記フォトレジスト膜を露光する工程、
を有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

代表的な実施の形態によれば、半導体装置のパターン形成不良を防ぐことができる。

本発明の実施の形態１である半導体装置の製造工程で用いる投影露光装置の概略図である。 本発明の実施の形態１である半導体装置の製造工程で用いるレチクルの平面図である。 本発明の実施の形態１である半導体装置の製造工程で用いるレチクルの一つのチップパターンを示す平面図である。 本発明の実施の形態１である半導体装置の製造工程で用いるレチクルのチップパターンの一部を拡大して示す平面図である。 本発明の実施の形態１である半導体装置の製造工程で用いるレチクルの一部を拡大して示す平面図である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１である半導体装置の製造工程で用いるレチクルの平面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の平面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 図１９に続く半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 露光回数とフォーカス値の変動量との関係を示すグラフである。 露光回数とフォーカス値の変動量との関係を示すグラフである。 本発明の実施の形態１である半導体装置の製造工程で用いるレチクルの変形例を示す平面図である。 本発明の実施の形態１である半導体装置の製造工程で用いる投影露光装置の変形例を示す概略図である。 本発明の実施の形態２である半導体装置の製造工程で用いるレチクルの平面図である。 本発明の実施の形態３である半導体装置の製造工程で用いるレチクルの平面図である。 本発明の実施の形態４である半導体装置の製造工程で用いるレチクルの平面図である。 本発明の実施の形態５である半導体装置の製造工程で用いるレチクルの平面図である。 本発明の実施の形態６である半導体装置の製造工程で用いるレチクルの平面図である。 露光回数とフォーカス値の変動量との関係を示すグラフである。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

（実施の形態１）
まず、本実施の形態の半導体装置の製造工程に用いる投影露光装置およびレチクルを、図１〜図５を参照して説明する。本実施の形態は、図１に示す投影露光装置を用いて半導体基板上に形成した感光膜を露光する工程を有する半導体装置の製造方法に関するものである。図１は、フォーカス自動補正機能を備えた投影露光装置の概略図である。図２はレチクルの平面図であり、図３〜図５はレチクルの一部を拡大して示す平面図である。ここでは、図１に示す投影露光装置が半導体基板の主面にステップアンドリピートによりデバイスパターンを投影していくステッパであるものとして説明する。

図１に示すように、投影露光装置は半導体基板（半導体ウエハ）ＳＢを搭載するための台であって、上下左右前後方向に可動するウエハステージ（ＸＹＺステージ）ＷＳを有し、ウエハステージの上部には、露光光を発する光源および露光光の照射方向を調整するレンズなどを含む露光照明系ＯＳが配置されている。露光照明系ＯＳとウエハステージＷＳとの間にはレチクルステージＲＳに搭載されたレチクルＲＴが配置されており、レチクルＲＴとウエハステージＷＳとの間には複数の投影レンズを含む投影光学系ＯＬが配置されている。

レチクルＲＴは例えばクロム（Ｃｒ）を含むパターンが表面に形成された、光の透過性を有する原版である。半導体基板への露光工程では、露光照射系ＯＳから露光光をレチクルＲＴに照射し、レチクルＲＴのパターンが形成されていない領域を透過した露光光を投影光学系ＯＬ内の投影レンズを介してウエハステージＷＳ上の半導体基板ＳＢの表面に照射することで、レチクルＲＴに形成されたパターンを縮小したパターン形状で半導体基板ＳＢの上面の感光膜を露光する。このとき、レチクルＲＴの表面に形成されたパターンは露光工程により１／４または１／５程度に縮小されて半導体基板ＳＢの上面に投影される。図１では、露光光を投影する際の光の軌道を矢印で示している。

露光工程ではレチクルＲＴに形成された微細なパターンをさらに縮小して投影するため、半導体基板ＳＢへの露光をＸＹ方向の位置、または半導体基板ＳＢへの露光光のフォーカス（焦点）などを正確に合わせることが重要となる。ここでは、露光光を最適な焦点（ベストフォーカス）で半導体基板ＳＢに照射するために、レチクルＲＴの表面にクロムを含むクロムパターンの一部として形成されたフォーカス自動補正マーク（アライメントマーク）ＦＭを設けており、また、ウエハステージＷＳ上に形成された基準マークＢＭと、基準マークＢＭの下部のウエハステージＷＳの上面に形成された受光素子（ディテクター）ＤＴとを設けている。

フォーカス自動補正機能により露光光のフォーカスを調整する際には、露光照明系ＯＳから照射された露光光が、レチクルＲＴ、フォーカス自動補正マークＦＭおよび投影光学系ＯＬ内の投影レンズを透過して受光素子ＤＴに投影されるように照射する。露光光を受光素子ＤＴが感知している状態でウエハステージＷＳを上下方向に移動させれば、露光光のフォーカスが合ったときに受光素子ＤＴが検出する光の出力が最も大きくなるため、露光光の焦点が最適となるウエハステージＷＳの位置を決定することができる。このような動作により、露光光のフォーカスを自動的に補正し、最適なフォーカスで露光を行うことができる。なお、レチクルＲＴの表面には複数のフォーカス自動補正マークＦＭが形成されているが、ここでは図を分かりやすくするためにフォーカス自動補正マークＦＭを一つだけ示している。

レチクルＲＴの平面図を図２に示す。図２はレチクルＲＴの主面側の同一層内に形成されたクロムパターンのレイアウトを示す図であり、図１では、クロムパターンが形成された側のレチクルＲＴの表面は下向きに配置されている。図２に示すように、レチクルＲＴの表面の中心部には、素子（製品）のパターン形状を投影するためのクロムパターンが形成された実素子領域Ｄ１が設けられており、レチクルＲＴの表面の周縁部には、実素子領域Ｄ１を囲むように、素子（製品）のクロムパターンが形成されていないレクト（周辺部領域）Ｒ１が設けられている。実素子領域Ｄ１は、投影レンズを用いた露光によりクロムパターンを半導体基板に投影できる領域であり、その外側の領域であるレクトＲ１は、配線パターンを形成しても半導体基板にそのパターン形状を投影することが困難な領域である。つまり、レクトＲ１には半導体基板上に製品パターンを形成するためのクロムパターンは形成されていない。

実素子領域Ｄ１とレクトＲ１との間にはクロムパターンの一部である遮光帯ＢＲが形成されており、実素子領域Ｄ１とレクトＲ１とを分離している。半導体基板上に実素子領域Ｄ１内のデバイスパターンを投影する際は、矩形のデバイスパターンの全面を半導体基板の上面に一括して露光した後、前記露光工程により半導体基板上に露光した領域以外の領域（例えば前露光工程で露光した領域と隣り合う領域）に前記露光工程と同様の露光を行う。このように露光工程を繰り返すステップアンドリピートの工程により、半導体基板の上面に極力多くのデバイスパターンを投影する。なお、ここでは図をわかりやすくするために、遮光帯ＢＲにハッチングを付している。また、後述するスキャナでは、ステップアンドリピートにより露光を行うステッパとは異なる露光方法を用いる。

図２に示す実素子領域Ｄ１内のデバイスパターンは、レチクルＲＴの主面に沿うＸ方向およびＸ方向に直交するＹ方向に複数並んでマトリクス状に配置された矩形のチップパターンＣＰを含むものである。チップパターンＣＰを投影して形成したパターンを含む半導体基板は、後の工程でダイシングされて複数の半導体チップに個片化されるため、チップパターンＣＰ同士の間には所定の間隔を設け、チップパターンＣＰ同士の間の領域にスクライブラインＳＬを設けている。スクライブラインＳＬは、半導体チップの個片化の際にダイシングブレードにより半導体基板を切断するための領域であり、各チップパターンＣＰの外側を囲うように配置されている。チップパターンＣＰはマトリクス状に配置されているため、それらの間を通るスクライブラインＳＬは格子状の平面形状を有している。なお、ここではチップパターンＣＰとスクライブラインＳＬとを含む領域を実素子領域Ｄ１と呼ぶ。実素子領域は矩形の平面形状を有している。

遮光帯ＢＲは実素子領域Ｄ１を囲むような四角形のライン状の形状を有しており、遮光帯ＢＲを構成する四辺のうち対向する二辺のそれぞれの両端の外側のレクトＲ１には、前述した複数のフォーカス自動補正マークＦＭのうちの一つのフォーカス自動補正マーク（アライメントマーク）Ｆ１がそれぞれ形成されている。つまり、矩形の遮光帯ＢＲの四隅のそれぞれの近傍のレクトＲ１にクロムパターンの一部であるフォーカス自動補正マークＦ１が形成されている。フォーカス自動補正マークＦ１は、レチクルＲＴの中心部ではなく端部に配置されたアライメントマークである。

なお、ここでは遮光帯ＢＲの四隅のそれぞれの近傍のレクトＲ１にフォーカス自動補正マークＦ１を形成する構成について説明したが、遮光帯ＢＲを構成する四辺のうち対向する二辺のそれぞれの辺の中央近傍のレクトＲ１に自動補正マークを追加して形成してもよい。言い換えれば、実素子領域Ｄ１の中心点を通りＸ方向に延びる中心線に重なる位置のレクトＲ１上であって、遮光帯ＢＲの近傍の領域に、前記中心点を挟んで対向するように自動補正マークを形成してもよい。

本実施の形態では、複数のチップパターンＣＰのそれぞれに、少なくとも一つのフォーカス自動補正マーク（アライメントマーク）Ｆ２が設けられている。フォーカス自動補正マークＦ２は、各チップパターンＣＰの内側の外周部に形成されている。このように、レチクルＲＴの主面上には、実素子領域Ｄ１に形成された全チップ数以上の数のフォーカス自動補正マークＦ１、Ｆ２が形成されている。フォーカス自動補正マークＦ２は、レチクルＲＴの中心部に形成されたものと、レチクルＲＴの端部に形成されたものとを含んでいる。

図３に、図２の実素子領域Ｄ１内の一つのチップパターンＣＰを拡大した平面図を示す。図３に示すように、チップパターンＣＰには、半導体基板を加工して形成する半導体チップ内に配線パターンなどを形成するためのクロムパターンが形成されている。ただし、チップパターンＣＰ上の全てのクロムパターンが半導体チップを動作させるためのパターンを形成する目的で設けられているわけではなく、上述したフォーカス自動補正マークＦ２は露光光のフォーカスを合わせるために用いられるものであり、その他にも、形成した半導体チップ内の素子が正常に動作するかどうかを検査するためのテストパターンなども存在する。

図４に、図３において破線で囲った領域であって矩形のチップパターンＣＰの一つの角部を拡大した平面図を示す。図４に示すチップパターンＣＰの角部にはフォーカス自動補正マークＦ２が形成されており、フォーカス自動補正マークＦ２のＸ方向またはＹ方向に並んでテストパターンＴＰが複数形成されている。つまり、チップパターンＣＰの一つの辺に沿ってテストパターンが配置され、テストパターンＴＰと並んでフォーカス自動補正マークＦ２がチップパターンＣＰの一つの辺の端部近傍に配置されている。なお、図３および図４に示すように、一つのチップパターンＣＰ上にはフォーカス自動補正マークＦ２が一つだけ形成されているが、フォーカス自動補正マークＦ２はチップパターンＣＰの四隅のそれぞれに形成されていてもよく、また、チップパターンＣＰの角部に限らずチップパターンＣＰ内のその他の領域に設けられていてもよい。また、図３および図４には示していないが、チップパターンＣＰの外側の領域にはスクライブラインＳＬ（図２参照）が存在している。

ここでは、図４に示すように、テストパターンＴＰおよびフォーカス自動補正マークＦ２はチップパターンＣＰ内の配線パターンなどと同じ領域に形成されているのではなく、元々配線パターンなどの形成に用いられない領域に配置されている。したがって、テストパターンＴＰなどがある余った領域の近傍にフォーカス自動補正マークＦ２を設けるため、フォーカス自動補正マークＦ２をチップパターンＣＰ内に設けたとしても、フォーカス自動補正マークＦ２を設けない場合に対してチップパターンＣＰ内のスペースを犠牲にすることはない。つまり、フォーカス自動補正マークＦ２をチップパターンＣＰの端部に設けているので、フォーカス自動補正マークＦ２を設けることで半導体装置の集積度が低下することはない。

フォーカス自動補正マークＦ２は、図５に示すように複数のスリット状の隙間を有するクロムパターンにより構成されている。図５は図２および図３に示すフォーカス自動補正マークＦ２を拡大して示した平面図である。ここでは図をわかりやすくするために、クロムパターンが形成されている領域にハッチングを付している。フォーカス自動補正マークＦ２は、Ｘ方向に延在してＹ方向に複数並ぶスリットと、その近傍に形成されたＹ方向に延在してＸ方向に複数並ぶスリットとからなる。なお、図２に示すフォーカス自動補正マークＦ１も同一の構造を有している。

投影露光装置のウエハステージに対する露光光のフォーカスを自動補正させる際には、上記のフォーカス自動補正マークＦ１またはＦ２のスリットに露光光を照射し、前記スリットおよび投影レンズを透過した露光光により図１に示すウエハステージＷＳ上の受光素子ＤＴに前記スリットのパターンを結像させる。受光素子はレチクルＲＴに形成されたフォーカス自動補正マークＦＭにより投影された像に対応する形状を有している。つまり、受光素子ＤＴは、Ｘ方向に延在してＹ方向に複数並ぶストライプ状のパターンと、その近傍に形成されたＹ方向に延在してＸ方向に複数並ぶストライプ状のパターンとを含む平面形状を有している。

受光素子ＤＴには例えばフォトダイオードが用いられている。ウエハステージＷＳを上下方向（Ｚ方向）に移動させるた際に、フォーカス自動補正マークＦＭのスリットを透過して投影された露光光を受光素子ＤＴにより受光したときの光の強度が最も高くなる位置が、ウエハステージＷＳ上の半導体基板ＳＢに露光を行う際のベストフォーカス位置となる。このような動作によりベストフォーカス位置を検出し、その後半導体基板ＳＢに露光を行うことで、最適な焦点距離での露光を行うことができる。

なお、焦点距離が最適な距離でなく、露光光の投影像のピントがずれた状態で半導体基板ＳＢに露光を行うと、フォーカスが合っていない領域では半導体基板ＳＢ上に形成された露光対象の膜であるフォトレジスト膜に、半導体基板ＳＢの主面に対して垂直な方向から露光光が照射されず、様々な角度から露光光が照射される現象（デフォーカス）が起こる。本来、フォトリソグラフィ技術により半導体基板ＳＢ上に形成するフォトレジスト膜の側壁は半導体基板ＳＢの主面に対して垂直に形成されていることが望ましいが、デフォーカスが起きた場合には、露光工程後にフォトレジスト膜を現像すると側壁にテーパーが付いたフォトレジスト膜が残るため、所望の幅を持つフォトレジスト膜を形成することができなくなる。

このような形状不良を有するフォトレジスト膜をマスクとしてエッチング法を用いて絶縁膜または導電膜などをパターニングした場合、例えば配線の太さが所望の太さよりも細くなったり太くなったりする配線の寸法不良の問題、およびパターンの位置ずれが顕著になる問題などが生じる。また、上記のような形状不良を有するフォトレジスト膜をマスクとして半導体基板ＳＢなどにイオン注入を行うと、イオン注入を行う位置がずれたり、導入されたイオンの濃度が部分的に薄くなったりする問題が生じる。

本実施の形態の半導体装置の製造工程では、図２に示す実素子領域Ｄ１内の中心部の一つのフォーカス自動補正マークＦ２と、レクトＲ１上に設けたフォーカス自動補正マークＦ１とを用いてフォーカスの自動補正を行うことにより、実素子領域Ｄ１のクロムパターンを半導体基板ＳＢに投影した際に実素子領域Ｄ１内のチップパターンＣＰが全体的にベストフォーカス位置に近いフォーカスで露光を行えるようにする。

以下では、本実施の形態の半導体装置の製造工程を図６〜図２１を用いて説明する。図６〜図１２、図１４、図１５および図１７〜図２１は、本実施の形態の半導体装置、例えばｎチャネル型の電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の断面図である。図６〜図１２、図１４、図１５および図１７〜図２１では、図の左側にｐチャネル型ＭＩＳＦＥＴ形成領域Ａ１を示し、図の中央にｎチャネル型ＭＩＳＦＥＴ形成領域Ｂ１を示し、図の右側に半導体チップの端部となる領域であって図５に示すフォーカス自動補正マークＦ２のスリット形状の露光光が照射される領域である補正マーク投影露光領域Ｃ１を示している。

まず、図６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の絶縁膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ９０ｎｍ程度の絶縁膜３を堆積する。絶縁膜２は酸化シリコンなどからなり、絶縁膜３は窒化シリコン膜などからなる。

次に、図７に示すように、半導体基板１上の全面にフォトレジスト膜ＰＲ１を塗布する。

次に、図８に示すように、図１に示す投影露光装置を用いてフォトレジスト膜ＰＲ１を露光し、続いて現像を行った後に、フォトレジスト膜ＰＲ１の不要な部分を取り除き、半導体基板１上にフォトレジスト膜ＰＲ１からなるフォトレジストパターンを残す。このとき、補正マーク投影露光領域Ｃ１では、フォーカス自動補正マークのスリット状の形状に対応したストライプ状のフォトレジスト膜ＰＲ１が絶縁膜３上に残る。なお、フォトレジスト膜ＰＲ１を露光する前に、最適なフォーカスで露光を行うために図１〜図５を用いて説明した投影露光装置のフォーカスの自動補正を行う。自動補正の詳しい方法については後述する。

次に、図９に示すように、フォトレジスト膜ＰＲ１をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成した後、酸素プラズマなど用いたアッシング（灰化）を行うことでフォトレジスト膜ＰＲ１を除去する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。

次に、図１０に示すように、溝４ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の絶縁膜４ｂを形成する。それから、半導体基板１の主面上（すなわち絶縁膜４ｂ上）に、溝４ａ内を埋めるように、絶縁膜４ｃをＣＶＤ法などにより形成（堆積）する。

絶縁膜４ｂは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜４ｂが酸窒化シリコン膜の場合には、絶縁膜４ｂ形成工程以降の熱処理によって溝４ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。

絶縁膜４ｃは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ_３−ＴＥＯＳ酸化膜などである。なお、Ｏ_３−ＴＥＯＳ酸化膜とは、Ｏ_３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateともいう）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。

続いて、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｃを焼き締める。焼き締め前の状態では、Ｏ_３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｃがＯ_３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｃの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｃがＯ_３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｃの収縮が少ないため、素子分離領域４によって半導体基板１に働く圧縮応力が大きくなる。

次に、図１１に示すように、絶縁膜４ｃをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して絶縁膜３を露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜３を除去した後、フッ酸（ＨＦ）水溶液などを用いて溝４ａの外部の絶縁膜４ｃおよび絶縁膜２を除去し、溝４ａの内部に絶縁膜４ｂ、４ｃを残すことにより、素子分離領域（素子分離）４を形成する。補正マーク投影露光領域Ｃ１では、ストライプ状の素子分離領域４が形成される。

このようにして、溝４ａ内に埋め込まれた絶縁膜４ｂ、４ｃからなる素子分離領域４が形成される。本実施の形態では、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、好ましくは、半導体基板１に形成された素子分離用の溝４ａ内に埋め込まれた絶縁体（ここでは絶縁膜４ｂ、４ｃ）からなる。後述するｎチャネル型ＭＩＳＦＥＴＱｎ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを構成するゲート絶縁膜７、ゲート電極８ａおよびソース・ドレイン用のｎ⁻型半導体領域９ａおよびｎ^＋型半導体領域９ｂ）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。

次に、図１２に示すように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示しない）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル６は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示しない）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。なお、図示していない上記フォトレジスト膜のパターンを形成する際にも図１に示す投影露光装置を用い、前記フォトレジスト膜の塗布後であってフォトレジスト膜を露光する工程の前には、図１〜図５を用いて説明したフォーカスの自動補正を行う。

ｐ型ウエル５およびｎ型ウエル６を形成する際、補正マーク投影露光領域Ｃ１においてストライプ状に露出している半導体基板１の主面には、ｐ型の不純物（例えばホウ素（Ｂ））およびｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））が共に注入された半導体領域６ａが形成される。

続いて、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル５およびｎ型ウエル６の表面）上に絶縁膜７ａを形成する。絶縁膜７ａは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。

続いて、半導体基板１上に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜８を形成する。シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成領域Ｂ１の、後述するゲート電極８ａとなる領域は、フォトレジスト膜（図示しない）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とする。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成領域Ａ１の、後述するゲート電極８ｂとなる領域は、他のフォトレジスト膜（図示しない）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とする。

上記のようにｎチャネル型ＭＩＳＦＥＴ形成領域Ｂ１およびｐチャネル型ＭＩＳＦＥＴ形成領域Ａ１のそれぞれに別々の導電型を有する不純物を注入する工程において、シリコン膜８の補正マーク投影露光領域Ｃ１の直上のシリコン膜８には、ｎ型の不純物およびｐ型の不純物がいずれも導入される。このように、ｎチャネル型ＭＩＳＦＥＴ形成領域Ｂ１とｐチャネル型ＭＩＳＦＥＴ形成領域Ａ１とで別々の不純物を打ち分けて導入する場合に、それらの不純物がいずれも補正マーク投影露光領域Ｃ１に注入されるのは、半導体装置の製造工程中に行われる複数のフォトレジスト膜の形成工程で用いるレチクルのそれぞれにフォーカス自動補正マークが設けられているためである。

その後、シリコン膜８上にフォトレジスト膜ＰＲ２を塗布する。なお、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。

次に、フォトレジスト膜ＰＲ２の露光を行う前に、図１〜５を用いて説明したフォーカスの自動補正を行う。ここでは、図１３を用いてフォーカスの自動補正方法を詳しく説明する。図１３は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。

露光光を半導体基板に照射する際のフォーカスの自動補正は、図１を用いて説明したように、露光照明系ＯＳ内の光源から露光光をレチクルＲＴに対して照射する。レチクルＲＴの表面に設けたフォーカス自動補正マークＦＭのクロムパターンが形成されていないスリット状の領域を透過した露光光は、投影光学系ＯＬを透過してウエハステージＷＳ上面の基準マークＢＭおよび受光素子ＤＴに照射される。このとき、ウエハステージＷＳを上下方向に移動させ、受光素子ＤＴが検出する露光光の強さがピークとなるウエハステージＷＳの位置が、露光を行う際のベストフォーカスが得られる位置となる。このようにして、フォーカス自動補正マークＦＭの形状を投影した像のピントが合う最適の焦点距離を自動で計測することでフォーカスの補正を行う。

ただし、一回のフォーカス自動補正動作でフォーカスを合わせることができるのは、レチクルＲＴ上に複数形成されたフォーカス自動補正マークＦＭのうちの一つのみである。つまり、一度の補正動作でベストフォーカスを計測することができるのは、レチクルＲＴ内の一つのフォーカス自動補正マークＦＭが形成された限られた領域のみとなる。

フォーカス自動補正マークＦＭは図２に示すフォーカス自動補正マークＦ１、Ｆ２を含み、フォーカス自動補正マークＦ１は図５に示すフォーカス自動補正マークＦ２と同一のパターン形状を有している。フォーカス自動補正マークＦ２は図２に示すように実素子領域Ｄ１内に並ぶ複数のチップパターンＣＰのそれぞれに少なくとも一つずつ設けられている。上述したように、一つのフォーカス自動補正マークＦＭを投影してフォーカスの補正動作を行っても、レチクルＲＴ内の他の領域を投影すると、フォーカスが合わず、著しくピントがずれてデフォーカスが生じる虞がある。

一つのフォーカス自動補正マークＦＭのみを用いてフォーカスの補正を行った後に実素子領域Ｄ１のパターンを半導体基板に投影した際、フォーカスの補正を行った箇所以外の領域でデフォーカスが起こる理由としては、例えば図１に示す投影光学系ＯＬ内の投影レンズが、露光工程を繰り返すうちに熱を帯び、部分的に変形または屈折率が変化するなどしてレンズの特性が変化することが考えられる。また、投影露光装置内の投影レンズは理想的な形状で形成されているとは限らず、露光を行う前から部分的に歪みなどを有している場合が考えられ、レンズによって屈折特性の機差を有している場合がある。これらの要因により、例え一点のフォーカス自動補正マークＦＭを用いてベストフォーカスを検出したとしても、当該フォーカス自動補正マークＦＭの近傍の領域以外の領域では、露光光による投影像のフォーカスが合わず、デフォーカスが起きる虞がある。図１１に示すようなＳＴＩ構造を有する素子分離領域４または図１５を用いて後述するゲート電極８ａ、８ｂなどは特にデフォーカスによる寸法不良のマージンが少なく、精度良く形成する必要がある。

したがってフォーカスの自動補正を行う際は、レチクルＲＴ上に形成されたフォーカス自動補正マークＦ１およびＦ２を含む全てのフォーカス自動補正マークＦＭの一つ一つに対して露光を行い、受光素子ＤＴ（図１参照）に各フォーカス自動補正マークＦＭのパターンを投影してフォーカスの自動補正を行うことが望ましい。レチクルＲＴ上に形成された全てのフォーカス自動補正マークＦＭ毎にフォーカスの補正動作を行うことにより、レチクルＲＴ内のクロムパターンを投影させる際、実素子領域Ｄ１の全体のフォーカスをベストフォーカスに近づけることができる。

しかし、レチクルＲＴ上には多数のフォーカス自動補正マークＦＭが設けられているため、それら全てのフォーカス自動補正マークＦＭについて自動補正動作を行うとフォーカスの自動補正動作に費やす時間が増大し、半導体装置の製造のスループットが低下する。したがって、レチクルＲＴ上の幾つかのフォーカス自動補正マークＦＭを選択し、少ない補正動作で投影像の全体のピントが合うようにすることが重要となる。

フォーカス自動補正動作で用いるフォーカス自動補正マークＦＭを、図１３を用いて説明する。図１３は、図２と同様のレチクルＲＴを示す平面図である。本実施の形態では、レクトＲ１上に形成された四つのフォーカス自動補正マークＦ１と、実素子領域Ｄ１の中心部に形成された一つのフォーカス自動補正マークＦ２と用いてレチクルＲＴ全体の投影像のフォーカス自動補正動作を行う。

レクトＲ１上に形成された四つのフォーカス自動補正マークＦ１とは、実素子領域Ｄ１を囲む四角形の遮光帯ＢＲを構成する四辺のうち対向する二辺のそれぞれの両端の外側のレクトＲ１上にそれぞれ設けられたものを指す。

また、実素子領域Ｄ１の中心部のフォーカス自動補正マークＦ２とは、実素子領域Ｄ１内にマトリクス状に並ぶ複数のチップパターンＣＰのそれぞれに形成されたフォーカス自動補正マークＦ２のうち、矩形の実素子領域Ｄ１の対角線が交わる中心点から、前記対角線上の点であって、前記対角線の４分の１の距離にある点を結んだ矩形の範囲内に存在する一つのフォーカス自動補正マークＦ２を指す。つまり、実素子領域Ｄ１がＸ方向に延在する辺とＹ方向に延在する辺とを有する矩形の領域であるとした場合、図１３に示す破線で囲まれた領域のように、実素子領域Ｄ１の対角線が交わる中心点を中心とし、Ｘ方向に延在する辺の長さが実素子領域Ｄ１の同方向の辺の長さの半分であり、Ｙ方向に延在する辺の長さが実素子領域Ｄ１の同方向の辺の長さの半分である矩形の領域が実素子領域Ｄ１の中心部である。したがって、実素子領域Ｄ１の中心部とは矩形の領域であり、その対角線は実素子領域Ｄ１の対角線と重なり、実素子領域Ｄ１の矩形の中心部の対角線の長さは実素子領域Ｄ１の対角線の半分の長さとなる。

ここでは、実素子領域Ｄ１の中心部はレチクルＲＴの中心部と同意義であるものとし、実素子領域Ｄ１の端部、すなわちレチクルＲＴの端部とは、前記中心部よりも外側の領域をいうものとする。

なお、例えば投影光学系ＯＬ（図１参照）内の投影レンズが直径３１．１１ｍｍの直径を有し、矩形の実素子領域Ｄ１の一辺の長さが２２ｍｍ、または２６ｍｍ程度であるとき、実素子領域Ｄ１の前記４分の１の距離にある点とは、実素子領域Ｄ１の中心点、すなわち実素子領域Ｄ１の対角線の交点から当該対角線に沿う方向に４．５ｍｍ離れた点であるものとする。図２および図１３では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。

実素子領域Ｄ１内の中心部の一つのフォーカス自動補正マークＦ２を選択して補正動作を行う場合、選択するフォーカス自動補正マークＦ２は矩形の実素子領域Ｄ１の対角線同士が交わる中心点に最も近い場所に位置するフォーカス自動補正マークＦ２を用いることが望ましい。これにより、半導体基板に投影するチップパターンの全体の焦点をベストフォーカスに近づけることができる。

上記のようにして図１に示すレチクルＲＴ上の複数の箇所のフォーカス自動補正マークＦＭのパターンを基準マークＢＭ上に投影することでフォーカスの自動補正を行う。つまり、ここでフォーカスの自動補正に用いるために選択したフォーカス自動補正マークの数は、図１３に示す四つのフォーカス自動補正マークＦ１および実素子領域Ｄ１の中心部にある一つのフォーカス自動補正マークＦ２の計五つである。その後、ウエハステージＷＳをＸ方向およびＹ方向（前後左右方向）に移動させて、下記のように半導体基板ＳＢの表面の所定の位置に実素子領域Ｄ１（図２および図１３参照）のクロムパターンを投影してフォトレジスト膜を露光する。

すなわち、図１４に示すように、図１に示す投影露光装置を用いてフォトレジスト膜ＰＲ２を露光する。その後現像を行い、続いて酸素プラズマなど用いたアッシング（灰化）を行うことでフォトレジスト膜ＰＲ２の不要な部分を取り除き、半導体基板１上にフォトレジスト膜ＰＲ２からなるフォトレジストパターンを残す。このとき、補正マーク投影露光領域Ｃ１では、フォーカス自動補正マークの形状に対応したストライプ状のフォトレジスト膜ＰＲ２がシリコン膜８上に残る。

次に、図１５に示すように、フォトレジスト膜ＰＲ２をマスクとしてドライエッチング法を用いてシリコン膜８をパターニングすることにより、ゲート電極８ａ、８ｂを形成する。

ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル５上に絶縁膜７ａからなるゲート絶縁膜７を介してｎチャネル型ＭＩＳＦＥＴ形成領域Ｂ１に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル６上に絶縁膜７ａからなるゲート絶縁膜７を介してｐチャネル型ＭＩＳＦＥＴ形成領域Ａ１に形成される。ゲート電極８ａ、８ｂのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。

ここでは、ゲート電極８ａ、８ｂが形成されると共に、補正マーク投影露光領域Ｃ１では半導体領域６ａ上に絶縁膜７ａを介してシリコン膜８がストライプ状の形状で残る。つまり、補正マーク投影露光領域Ｃ１では、ゲート電極８ａ、８ｂと同様の積層構造が形成される。ゲート電極８ａ、８ｂのシリコン膜８およびその下部の絶縁膜７ａは一方向（例えばＸ方向）に延在する積層パターンとして形成され、シリコン膜８の延在方向に直交する方向（例えばＹ方向）に複数並んで配置される。また、その近傍には、前述したシリコン膜８とは異なる方向（例えばＹ方向）に延在する積層パターンが、その延在方向に直交する方向（例えばＸ方向）に複数並んで配置される。なお、ここでいうストライプ状の形状とは、半導体基板の主面に沿う方向に延在し、前記延在方向に直交する方向に複数並んで形成されているパターンの形状を指す。

つまり、平面視において図１６に示すようなパターンが形成される。シリコン膜８および絶縁膜７ａからなる積層パターンは図５に示すフォーカス自動補正マークＦ２のスリットのパターンに対応する平面形状で形成されるため、図１６に示すように、Ｘ方向に延在してＹ方向に複数並ぶパターンと、その近傍に形成されたＹ方向に延在してＸ方向に複数並ぶパターンとを構成する。図１６は、フォーカス自動補正マークＦ２（図５参照）が投影された半導体基板上の領域である補正マーク投影露光領域Ｃ１に形成されたシリコン膜８のパターンを示す平面図である。図１６に示すように、シリコン膜８のパターンの周囲の半導体基板の主面には、素子分離領域４が形成されている。なお、図１４に示す補正マーク投影露光領域Ｃ１に形成されたシリコン膜８を含む膜は、この後の工程により完成する半導体装置内において電気的に機能しない構造体である。

次に、図１７に示すように、ｐ型ウエル５のゲート電極８ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ⁻型半導体領域９ａを形成し、ｎ型ウエル６のゲート電極８ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ⁻型半導体領域１０ａを形成する。ｎ⁻型半導体領域９ａおよびｐ⁻型半導体領域１０ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。

次に、ゲート電極８ａ、８ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１１を形成する。サイドウォール１１は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。サイドウォール１１は、補正マーク投影露光領域Ｃ１に形成されたパターンであって、ゲート電極８ａ、８ｂと同様の構造を有するシリコン膜８の側壁にも形成される。

サイドウォール１１の形成後、（一対の）ｎ^＋型半導体領域９ｂ（ソース、ドレイン領域）を、例えば、ｐ型ウエル５のゲート電極８ａおよびサイドウォール１１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。例えば、リン（Ｐ）を５×１０^１５／ｃｍ^２程度、ヒ素（Ａｓ）を４×１０^１５／ｃｍ^２程度注入して形成する。また、（一対の）ｐ^＋型半導体領域１０ｂ（ソース、ドレイン領域）を、例えば、ｎ型ウエル６のゲート電極８ｂおよびサイドウォール１１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を４×１０^１５／ｃｍ^２程度注入して形成する。ｎ^＋型半導体領域９ｂを先に形成しても、あるいはｐ^＋型半導体領域１０ｂを先に形成しても良い。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度で５秒程度の熱処理（スパイクアニール処理）にて行うこともできる。ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。

ｎ^＋型半導体領域９ｂを形成する際は、ｐチャネル型ＭＩＳＦＥＴ形成領域Ａ１を覆うフォトレジスト膜を形成した状態でイオン注入を行う。また、ｐ^＋型半導体領域１０ｂを形成する際は、ｎチャネル型ＭＩＳＦＥＴ形成領域Ｂ１を覆うフォトレジスト膜を形成した状態でイオン注入を行う。いずれの工程においても、フォトレジスト膜を形成する前には図１３などを用いて説明したフォーカスの自動補正を行う。なお、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂを形成するイオン注入工程では、フォトレジスト膜により補正マーク投影露光領域Ｃ１のほぼ全域を覆っていたとしても、図５に示すようにレチクル上のフォーカス自動補正マークＦ２のクロムパターンにはフォーカスの補正に使用するスリット状に開口したパターンが形成されているため、図１７に示すシリコン膜８の直上にはフォトレジスト膜が形成されない。したがって、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂを形成するイオン注入工程で注入する不純物は、いずれもシリコン膜８にも注入される。

ｎ^＋型半導体領域９ｂは、ｎ⁻型半導体領域９ａよりも不純物濃度が高く、ｐ^＋型半導体領域１０ｂは、ｐ⁻型半導体領域１０ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ^＋型半導体領域（不純物拡散層）９ｂおよびｎ⁻型半導体領域９ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ^＋型半導体領域（不純物拡散層）１０ｂおよびｐ⁻型半導体領域１０ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ⁻型半導体領域９ａは、ゲート電極８ａに対して自己整合的に形成され、ｎ^＋型半導体領域９ｂは、ゲート電極８ａの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。ｐ⁻型半導体領域１０ａは、ゲート電極８ｂに対して自己整合的に形成され、ｐ^＋型半導体領域１０ｂは、ゲート電極８ｂの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。

このようにして、ｐ型ウエル５に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、ｎ型ウエル６に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。これにより、図９の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ^＋型半導体領域９ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ^＋型半導体領域１０ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。

次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ここではｎ^＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ここではｐ^＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１に対応）を形成する。

シリサイド層の形成工程では、まずゲート電極８ａ、８ｂ、シリコン膜８、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂ上を含む半導体基板１の主面（全面）上に金属膜を、例えばスパッタリング法を用いて形成（堆積）する。金属膜１２は、例えばＮｉ（ニッケル）−Ｐｔ（白金）合金膜（ＮｉとＰｔの合金膜）からなるものとする。その後、半導体基板１に２５０℃〜３００℃の温度で第１の熱処理（１ｓｔアニール処理）を施す。続いてウェット洗浄処理を行うことにより、未反応の金属膜を除去した後、半導体基板１に第２の熱処理（２ｎｄアニール処理）を施す。第２の熱処理は、上記第１の熱処理の熱処理温度とほぼ同程度の熱処理温度か、第１の熱処理温度よりも高い温度で行う。

これにより、ゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂのそれぞれの上部にＮｉＳｉ（ニッケルシリサイド）を主に含む金属シリサイド層４１を形成する。なお、金属シリサイド層４１の形成工程では、ゲート電極８ａ、８ｂのそれぞれの上面と同様に、補正マーク投影露光領域Ｃ１のシリコン膜８の上面にも金属シリサイド層４１が形成される。

次に、図１９に示すように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極８ａ、８ｂおよびシリコン膜８を覆うように、金属シリサイド層４１上を含む半導体基板１上に絶縁膜４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。続いて、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜４２、４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。

次に、図２０に示すように、絶縁膜４３上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、絶縁膜４３、４２をドライエッチングすることにより、絶縁膜４２、４３にコンタクトホール（貫通孔、孔）４４を形成する。このとき、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域９ｂ、ｐ^＋型半導体領域１０ｂ、ゲート電極８ａ、８ｂおよびシリコン膜８の表面上の金属シリサイド層４１の一部が露出される。

また、同工程において、補正マーク投影露光領域Ｃ１の絶縁膜４２および４３がエッチングにより加工され、コンタクトホール４４が形成されることによりシリコン膜８の上面の金属シリサイド層４１も露出される。上記フォトレジストパターンを形成する前にも、図１３を用いて説明したフォーカスの自動補正を行う。

次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜４５ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。続いて、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトホール４４内にプラグ４５を形成することができる。

ゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂまたはｐ^＋型半導体領域１０ｂ上に形成されたプラグ４５は、その底部でゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂまたはｐ^＋型半導体領域１０ｂの表面上の金属シリサイド層４１と接して、電気的に接続される。また、シリコン膜８上に形成されたプラグ４５は、その底部でシリコン膜８の表面上の金属シリサイド層４１と接して、シリコン膜８と電気的に接続される。

次に、図２１に示すように、プラグ４５が埋め込まれた絶縁膜４３上に、ストッパ絶縁膜５１および配線形成用の絶縁膜５２を順次形成する。ストッパ絶縁膜５１は絶縁膜５２への溝加工の際にエッチングストッパとなる膜であり、絶縁膜５２に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜５１は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜５２は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜５１と絶縁膜５２には次に説明する第１層目の配線が形成される。

次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示しない）をマスクとしたドライエッチングによって絶縁膜５２およびストッパ絶縁膜５１の所定の領域に配線溝５３を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜５２上）にバリア導体膜（バリアメタル膜）５４を形成する。バリア導体膜５４は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜５４上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝５３の内部を埋め込む。

それから、配線溝５３以外の領域の銅めっき膜、シード層およびバリア導体膜５４をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線５５を形成する。配線５５は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂやゲート電極８ａ、８ｂなどと電気的に接続されている。

この工程により、補正マーク投影露光領域Ｃ１では、プラグ４５上にプラグ４５と同等の幅を有する第１層目の配線５５が形成される。ただし、シリコン膜８およびシリコン膜８に電気的に接続されたプラグ４５および第１層目の配線５５は図１３に示すレチクルＲＴのチップパターンＣＰのそれぞれにフォーカス自動補正マークＦ２があるために形成された構造体であり、完成した半導体装置内においては電気的に機能しない導体である。

その後、デュアルダマシン法により第２層目の配線などの上層配線を形成するが、ここでは図示およびその説明は省略する。第１層目の配線５５上の積層配線を形成した後に最上層の配線を一部露出して、電極として用いるパッド部を形成する。続いて、スクライブラインに沿って半導体基板１を切り分けて個片化することで、図１３に示すチップパターンＣＰのそれぞれに対応する領域に形成された半導体チップを複数形成する。以上により、本実施の形態の半導体装置が完成する。

このように、完成したそれぞれの半導体チップの基板上には、図２１の補正マーク投影露光領域Ｃ１に示すような、フォーカス自動補正マークに対応した形状のストライプ状の構造体であって、電気的に機能しない膜が形成される。レチクルＲＴのチップパターンＣＰにフォーカス自動補正マークがなければ、完成した半導体装置内において図２１の補正マーク投影露光領域Ｃ１に示されているようなストライプ状の構造体は形成されることはない。なお、上述したようにフォーカス自動補正マークのスリット形状に対応した形状で半導体領域６ａ上にほぼ同一の幅を有する絶縁膜７ａ、シリコン膜８、プラグ４５および配線５５が積層して形成されるのは、半導体装置の製造工程中に用いるレチクルがいずれも同じ位置にフォーカス自動補正マークを有している場合に限られる。つまり、レチクル毎にフォーカス自動補正マークの位置が違う場合には、素子分離領域４の直上に絶縁膜
７ａを介してシリコン膜８が形成されたり、シリコン膜８上にプラグ４５が形成されないこともある。

次に、本実施の形態の効果について、より詳細に説明する。図１〜図５を用いて説明したように、レチクルに形成されたクロムパターンを半導体基板上に投影する際に、デフォーカスが起きることを防ぐ目的でフォーカスの自動補正を行う。フォーカスの自動補正を一回行うことにより、レチクル上の一部の領域のパターンの投影像のピントが合ったとしても、レチクル上のその他の領域のパターンはピントが合っていない場合がある。これは、上述したように図１に示す投影光学系ＯＬ内の投影レンズが部分的に変形または屈折率が変化するなどして、投影レンズの特性が投影レンズ内において一様ではない場合があるからである。

また、露光を行う前のフォーカス自動補正をレチクル上の複数のフォーカス自動補正マークを対象に行い、レチクルの投影像を全体的に最適な焦点距離で結像することができたとしても、その後に多数の半導体基板に対して露光処理を行ううちに投影レンズが露光光により熱を帯び、投影レンズが熱によって部分的に変形することによってデフォーカスが起きる虞がある。投影レンズは中心部が厚く、端部（周縁部）が薄く、中心部の方が端部よりも露光光に晒される場合が多い。このため、投影レンズは中心部よりも端部の方が露光光に晒されることが少なく、さらに放熱性が高いため、投影レンズの端部にくらべて中心部が高温になる。つまり、投影レンズの中心部は露光処理の繰り返しにより耐熱して変形しやすいのに対し、投影レンズの端部は露光処理を繰り返しても熱を帯びにくいため変形は少ない。したがって、露光処理を複数回行うことで、投影レンズ内の端部と中心部とでレンズの特性が相対的に変化する。

また、露光光の光源としてｉ線（波長３６５ｎｍ）の光を用いる場合は投影レンズの部材にガラスを用い、露光光の光源としてＫｒＦ（フッ化クリプトン）線（波長２４８ｎｍ）の光を用いる場合は投影レンズの部材に石英を用い、露光光の光源としてＡｒＦ（フッ化アルゴン）線（波長１９３ｎｍ）の光を用いる場合は投影レンズの部材に蛍石を用いる場合が考えられる。上記の投影レンズの部材は露光光の波長に合わせて、当該波長を有する光を通しやすい材料を用いるものである。なお、ｉ線は水銀ランプを光源として用いた光である。このとき、石英は比較的熱吸収が低く、投影レンズの中心部であっても比較的高温になりにくいが、ガラスからなる投影レンズは熱吸収が高く、蛍石はガラスよりも熱吸収が高いため、露光処理による高温化が顕著となる。

また、クロムパターンが形成されたレチクルの一つの面の大きさに対してクロムパターンが占める面積の割合が少ないレチクルを用いた場合、露光光がクロムパターンにより遮られる領域が少ないので投影レンズが高温となる傾向がある。また、露光光の照射時間が長く一回の露光量が大きい露光工程を行う場合、露光光の照射時間が比較的短い場合に比べて投影レンズに熱が溜まるため、投影レンズの変形が顕著となる。

ここで図３１に、複数枚の半導体基板（半導体ウエハ）を露光した場合のフォーカス値の変動量を表わしたグラフを示す。図３１は、縦軸をフォーカス値のずれ（変動量）の大きさを示す値とし、横軸を露光を行った半導体ウエハの枚数としている。つまり、グラフの右側の計測値ほど、より多数の露光工程を経た場合のフォーカス値を示している。図３１には、投影レンズの中心のフォーカス値を測定したグラフＣＴ１と、投影レンズの端部を透過してレチクル表面のフォーカス自動補正マークＦ１（図２参照）のパターンを投影した箇所のフォーカス値を測定したグラフＥＤ１とを示しており、ここではいずれのグラフも一枚目の半導体ウエハを露光した際のフォーカス値を基準としてその値を０に設定している。なお、フォーカス値の変動量とは、フォーカスの像高差の変動量を示すものであり、投影レンズ内においてこのような像高差（フォーカス値の差）および変動が一切ないことが理想である。

図３１に示すグラフＥＤ１は露光工程毎にフォーカスの自動補正を行っているため、そのフォーカス値は２０枚以上の半導体ウエハに露光を行っても０に近い値を保っている。これは、フォーカスの自動補正により毎回露光工程前にウエハステージを移動させてフォーカスを調整しているためであり、また、フォーカス自動補正マークＦ１（図２参照）のパターンを通った露光光が透過する投影レンズの端部は投影レンズ内でも熱を帯びにくい領域であるので、露光を繰り返し行っても熱履歴によるフォーカス値の変化が少ないためである。なお、ここでは温度と時間の積で表される熱量を熱履歴と呼ぶ。投影レンズは熱履歴が大きくなり高温になると変形し、または屈折率が変化してフォーカスが変動する性質を有する。

これに対し、グラフＣＴ１では露光枚数が増え、露光回数が増える毎にフォーカス値が変動し、一定の露光枚数を超えるとフォーカス値の変化は少なくなり、ほぼ一定のフォーカス値を保つようになる。これは、グラフＣＴ１が投影レンズの中心部を通る投影像のフォーカス値を測るものであり、また、投影レンズの中心部は熱吸収が高く、変形または屈折率の変化によるフォーカス値の変化が起こりやすい部分だからである。グラフＣＴ１のフォーカス値の値が途中からほぼ一定になっているのは、露光により投影レンズに加えられる熱と放熱される熱とのバランスがとれ、投影レンズの熱が上がらなくなっているためである。

また、グラフＣＴ１の測定箇所は実際に製品として使用される実素子領域であって、レチクルの中心部のパターンが投影される箇所のフォーカス値を測定した結果である。ここでは、グラフＣＴ１はグラフＥＤ１のようにフォーカス自動補正マークを用いたフォーカスの補正を行っておらず、フォーカス値の変化を補正していないためにフォーカス値が大きく変動している。フォーカス値は、基準となる０の値から絶対値が０．２μｍより大きく変動した場合、デフォーカスの現象が顕著となって半導体装置の信頼性が著しく低下する。グラフＣＴ１では、露光処理を行う半導体ウエハの枚数が５枚を超えた時点からフォーカス値の変動量が０．２μｍを超えているため、デフォーカスが発生してしまう。

このように、繰り返し露光を行うことにより帯熱した投影レンズの中心部のフォーカス値の変化は無視できるものではない。また、レチクルの端部（例えばレクト）に形成されたフォーカス自動補正マークのみを用いてフォーカスの補正動作を行った場合、熱によるフォーカスの変化が殆どないレチクルの端部の露光光をベストフォーカスで照射できたとしても、熱によるフォーカスの変化が著しいレチクル中心部を通る露光光がフォーカスのずれが生じているかどうかを検出することができず、中心部の自動補正を行うことができない。

したがって、レチクル上に設けるフォーカス自動補正マークの配置として、レチクルのレクト上にのみフォーカス自動補正マークを設け、実素子領域の外側に形成されたフォーカス自動補正マークのみを用いてフォーカスの自動補正を行う方法が考えられるが、この場合熱によってフォーカスが変化しやすい投影レンズの中心部を通って投影されるレチクルの実素子領域のフォーカスを補正することが困難である。

これに対し、図１３に示すレチクルＲＴでは、レチクルＲＴ上のレクトに設けたフォーカス自動補正マークＦ１のみならず、レチクルＲＴの実素子領域Ｄ１に並ぶチップパターンＣＰのそれぞれに少なくとも一つのフォーカス自動補正マークＦ２を設けている。本実施の形態の半導体装置の製造工程では、実素子領域Ｄ１の中心部のフォーカス自動補正マークＦ２をフォーカスの自動補正動作に用いることで、度重なる露光による熱履歴によって形状変化が起こりやすい投影レンズの中心部を透過して投影される露光光についてフォーカスを補正することを可能としている。これによりデフォーカスの発生を防ぐことで、フォトリソグラフィ技術を用いて形成するパターンを所望の形状および位置で形成することができるため、半導体装置の信頼性を向上させることができる。

実際にフォーカスの補正を行う際は、レクト上に形成された四つのフォーカス自動補正マークＦ１および実素子領域Ｄ１の中心部の一つのフォーカス自動補正マークＦ２を用いて自動補正を行う。図３１に示すような特性を有する投影レンズを用いる場合、投影レンズの中心部を通って投影された像のフォーカスをベストフォーカスに近付けるために、ウエハステージを移動させてグラフＣＴ１のフォーカス値を＋（プラス）側に移動させるような補正を行うことになる。

このとき、グラフＥＤ１のフォーカス値も＋側に大きくなる方に変動する。つまり、投影レンズの端部と中心部とが熱履歴などによって収差が生じている場合、投影レンズの端部のフォーカス値を変動させずに投影レンズの中央部のフォーカス値を変動させることはこの装置ではできない。したがって、ここでは図２２に示すように、レチクルの端部を投影した露光光のフォーカス値の変動量を示すグラフＥＤ２と、レチクルの中央部を投影した露光光のフォーカス値の変動量を示すグラフＣＴ２との絶対値が０．２未満になるようにフォーカスの補正を行う。

つまり、投影レンズの中央部を通った露光光のフォーカス値と、投影レンズの端部を通った露光光のフォーカス値とのそれぞれの絶対値がほぼ同一になるようにフォーカスの補正を行う。これにより、レチクルの端部に形成されたフォーカス自動補正マークのみを用いてフォーカスの補正を行う場合に対して、投影レンズの中央部を通って投影される露光光のフォーカスの変動量を減らし、半導体基板上において製品領域となる半導体チップを形成する領域においてデフォーカスが発生することを防ぐことができる。なお、図２２は図３１と同様にフォーカス値の変動量と半導体ウエハの露光枚数との関係を示すグラフであり、投影レンズの端部を通って投影される露光光のフォーカス値を示すグラフＥＤ２および投影レンズの中心部を通って投影される露光光のフォーカス値を示すグラフＣＴ２の二つのグラフを示している。

以上に述べたように、投影レンズの中心部と端部とは熱負荷に対する影響度に差がありフォーカスの変動量が異なるため、レチクル上の端部（レクト）のフォーカス自動補正マークのみを用いてフォーカスの補正を行っても、投影レンズの中心部のフォーカスが正しく自動補正されず、実素子領域においてデフォーカスが生じる問題がある。これに対し、本実施の形態の半導体装置の製造方法では、レチクル上の実素子領域の各チップパターンのそれぞれにフォーカス自動補正マークを形成し、そのうち実素子領域の中心部のフォーカス自動補正マークを用いてフォーカスの補正を行うことで、露光領域の中心部のデフォーカスの発生を防ぐことを可能としている。これにより、配線などの寸法不良および位置ずれの発生を防ぎ、半導体装置の信頼性を向上させることができる。

また、投影レンズの中心部と端部とで熱負荷の影響度に差があることに起因してフォーカスの変動量が異なる状態となる場合とは別に、元々投影レンズの中心部と端部とではフォーカス差が生じている場合がある。これは、同じ規格で製造された投影レンズであっても個々の投影レンズで収差の特性が異なる（機差がある）場合、または経年劣化により投影レンズの中心部と端部とでフォーカス差が生じている場合などが考えられる。

図３１および図２２に示すように、投影レンズは露光に使用されて熱を帯びることで、特定の方向（図３１および図２２に示すフォーカス値の−（マイナス）方向）にフォーカス値が変動する特性がある。上記のように収差があり、露光を行う前から投影レンズの中心部と端部とでフォーカス差がある投影レンズでは、図２３に示すように最初の露光（一枚目の半導体ウエハを露光する時点）において、投影レンズの端部を通る露光光のフォーカス値のグラフＥＤ３よりも＋（プラス）側に投影レンズの中心部を通る露光光のフォーカス値のグラフＣＴ３がずれている場合がある。なお、図２３は図２２と同様にフォーカス値の変動量と半導体ウエハの露光枚数との関係を示すグラフであり、投影レンズの端部を通って投影される露光光のフォーカス値を示すグラフＥＤ３および投影レンズの中心部を通って投影される露光光のフォーカス値を示すグラフＣＴ３の二つのグラフを示している。

このような投影レンズを用いて露光を行った場合、投影レンズの中心部が高温になることでグラフＣＴ３がグラフＥＤ３のフォーカス値に近付き、投影レンズの中心部と端部とでフォーカス差小さくなることで、投影レンズが全体的に均一なフォーカス値を有する理想的な状態に近いフォーカス特性を得ることができる。

投影レンズの中心部が高温になり、そのフォーカス値が投影レンズの端部のフォーカス値に近付くことで投影レンズ全体の収差が小さくなる効果を得るためには、図１３に示すレクトＲ１上のフォーカス自動補正マークＦ１などの実素子領域Ｄ１の端部の近傍のフォーカス自動補正マークはフォーカス補正動作に用いず、実素子領域Ｄ１の中心部のフォーカス自動補正マークＦ２のみを使用してフォーカスの補正を行えばよい。すなわち、図２４に示すように、実素子領域Ｄ１の中心部のフォーカス自動補正マークＦ２のみを用いてフォーカスの自動補正を行うことで、上述したように元々収差がある投影レンズの収差を小さくし、投影レンズを全体的にフォーカス値の差が少ない状態で使用することができる。これにより、投影レンズの中央部および端部のフォーカスが共にベストフォーカスに近付くため、デフォーカスによる寸法不良の発生を防ぐことができる。なお、図２４は本実施の形態の半導体装置の製造方法において使用するレチクルの変形例を示す平面図である。図ではフォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。

また、これによって機差がある投影レンズを複数使う場合であっても、前記機差による半導体ウエハ毎または露光工程（ショット）毎の寸法ばらつきの発生を抑えることができる。また、この場合実素子領域の端部近傍のフォーカス自動補正マークを用いてフォーカスの自動補正を行う必要はなく、フォーカス自動補正マークを用いてフォーカスの自動補正を行う回数を減らすことができるため、半導体装置の製造工程におけるスループットを向上させることができる。

上記のように露光前から元々フォーカスに機差がある投影レンズを用いる場合でなくても、投影レンズの端部よりも実素子領域を投影する中心部の方が熱履歴によるフォーカス値の変動が大きいことを考慮するならば、例えばレクト上に形成されるようなフォーカス自動補正マークは用いず、図２４に示すようにレチクルＲＴの実素子領域Ｄ１の中心部にある一つのフォーカス自動補正マークＦ２のみを用いてフォーカスの自動補正を行ってもよい。

このように実素子領域Ｄ１の中心部のフォーカス自動補正マークＦ２のみを用いてフォーカスの自動補正を行えば、実素子領域Ｄ１の中心部よりも外側の領域のフォーカス自動補正マークのみを用いてフォーカスの自動補正を行う場合に比べて、より効果的にデフォーカスの発生を抑えることができる。これは、実素子領域Ｄ１の中心部よりも外側の領域（例えばレクトＲ１）のフォーカス自動補正マークのみを用いてフォーカスの自動補正を行うと、熱履歴によってフォーカスが著しく変化する投影レンズの中心部を通って半導体基板に投影される露光光のフォーカスを検出して補正することができないためである。

また、この場合、上記したように実素子領域Ｄ１の端部の近傍のフォーカス自動補正マークを用いてフォーカスの自動補正を行う工程を省略することができるため、半導体装置の製造工程におけるスループットを向上させることができる。

本実施の形態では、図２４に示す矩形の実素子領域Ｄ１内に極力多くのチップパターンＣＰを並べたレチクルＲＴを用いてステップアンドリピートで一枚の半導体基板の上面に露光工程を繰り返し行う方法を用いる露光装置であるステッパを例として説明したが、本発明はスキャナにも適用することができる。

ここで、図２５に本実施形態の半導体装置の製造方法の変形例において用いるスキャナ（走査型縮小投影露光装置）の概略図を示す。図２５に示すように、スキャナの構成は図１に示すステッパと似ているが、レチクルＲＴを保持するレチクルステージＲＳが前後左右方向（Ｘ、Ｙ方向）に可動する点と、レチクルＲＴと露光照明系ＯＳとの間にスリットを有する視野絞り板Ｓ１を有している点でステッパとは大きく異なる。スキャナはレチクルＲＴのマスクパターンを半導体基板ＳＢ上に転写するための露光装置の一種である。具体的には、投影レンズのスリット状の収差の少ない部分を用いるために視野絞り板Ｓ１を用いて光束の断面をスリット状に絞った露光光を照射し、レチクルステージＲＳを１チップ分走査（スキャン）すると同時にウエハステージＷＳを走査して半導体基板ＳＢの露光を行う装置である。このとき、図２５に矢印で示すように、レチクルステージＥＳとウエハステージＷＳとは同時に逆方向に走査させる。

ステッパでは投影レンズに内接する正方形あるいは長方形の部分を実素子領域として使うのに対し、スキャナでは投影レンズのスリット状の収差の少ない部分を利用でき、また、前記スリットの長辺とレチクルステージＲＳのスキャン距離で露光領域が決まるため、ステッパよりも露光領域が大きくとれる。

スキャナはステッパに比べて投影レンズの収差が少ない領域を用いて露光を行うことができるが、上述したステッパと同様に、露光を行うと投影レンズの中心部が高温になり、投影レンズの端部と中心部とでフォーカス値に差が生じるため、本発明を適用することで半導体基板上に形成するパターンの寸法不良の発生を防ぐことができる。

（実施の形態２）
前記実施の形態１では、図１３に示すようにレクトＲ１上のフォーカス自動補正マークＦ１および実素子領域Ｄ１の中心部のフォーカス自動補正マークＦ２とを用いてフォーカスの補正を行う場合と、図２４に示すように実素子領域Ｄ１の中心部のフォーカス自動補正マークＦ２のみを用いてフォーカスの補正を行う場合とについて説明した。

本実施の形態では、図２６に示すように、レチクルＲＴ上の実素子領域Ｄ１内に並ぶチップパターンＣＰのそれぞれに少なくとも一つ形成されたフォーカス自動補正マークＦ２のうち、前述した実素子領域Ｄ１の矩形の中心部（破線で囲われた領域）の角部の近傍に位置する四つのフォーカス自動補正マークＦ２を用いてフォーカスの自動補正を行う方法について説明する。図２６は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。図２６では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。

本実施の形態で製造する半導体装置の製造工程は図１〜図２３を用いて説明した方法とほぼ同様であるが、前記実施の形態１とはフォーカスの自動補正の際に用いるフォーカス自動補正マークの選択の仕方が異なる。具体的には、矩形の実素子領域Ｄ１の対角線上の点であって、実素子領域Ｄ１の対角線の端部から当該対角線の４分の１の距離にある点の近傍にあるフォーカス自動補正マークＦ２を用いてフォーカスの自動補正を行う。言い換えれば、実素子領域Ｄ１の対角線上の点であって、矩形の実素子領域Ｄ１の対角線同士が交わる箇所から当該対角線の４分の１の距離にある点の近傍にあるフォーカス自動補正マークＦ２を用いてフォーカスの自動補正を行う。実素子領域Ｄ１の対角線上の点であって、実素子領域Ｄ１の対角線の端部から当該対角線の４分の１の距離にある点の近傍にあるフォーカス自動補正マークＦ２とは、例えば前記点から最も近いフォーカス自動補正マークＦ２を指すものとする。

これは、実素子領域Ｄ１の中心と実素子領域Ｄ１の四つの角部のそれぞれとの間の中間点の近傍にあるフォーカス自動補正マークＦ２を用いるものである。つまり、このようにして選択された四つのフォーカス自動補正マークＦ２は、いずれも実素子領域Ｄ１の中心部との距離が実素子領域Ｄ１の最も近い角部との間の距離とほぼ同じ長さになる場所に位置するものである。

このように実素子領域Ｄ１の中心部および端部の両方に近いフォーカス自動補正マークＦ２を補正動作に用いることにより、４ヶ所のフォーカス自動補正マークＦ２のみを対象とした少ない補正動作でレチクルＲＴ全体のフォーカスをほぼ均一に自動補正することができる。したがって、前記実施の形態１と同様に熱履歴による投影レンズの中心部のフォーカス変動に対応してフォーカスを補正し、デフォーカスに起因する半導体装置の寸法不良の発生を防ぐことができる。また、５ヶ所以上のフォーカス自動補正マークを対象としてフォーカスの補正動作を行う場合に比べて補正動作を行う回数を減らすことができるので、半導体装置を製造する際のスループットを向上させることができる。

このような効果が得られるのは、厳密に投影レンズの端部と中心部とのフォーカス差を検出しなくても、投影レンズの端部と中心部に対応するレチクルＲＴ上の実素子領域Ｄ１の端部と中心部との中間点のフォーカス自動補正マークＦ２を用いて補正動作を行えば、投影レンズの端部および中心部のフォーカスを含む全体のフォーカスをベストフォーカスに近付けることができるためである。これにより、実素子領域Ｄ１の中心のみを補正を行うことで実素子領域Ｄ１の端部近傍のフォーカスの補正が一切できないような事態を防ぐことができる。

（実施の形態３）
本実施の形態では、図１３および図２６に示したように実素子領域Ｄ１が遮光帯ＢＲの内側に極力大きい面積で形成されている場合ではなく、図２７に示すように、実素子領域Ｄ１が遮光帯ＢＲから大きく距離を空けて配置されている場合について説明する。図２７は、本実施の形態の半導体装置の製造方法で用いるレチクルＲＴの平面図である。図２７では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。

本実施の形態の半導体装置の製造工程は前記実施の形態１および２と同様に行うものであるが、図２７に示すように、レチクルＲＴ内のチップパターンＣＰの配置が前記実施の形態１および２と異なる。図２７に示すように、レチクルＲＴ上の実素子領域Ｄ１は遮光帯ＢＲの中心部に配置されており、実素子領域Ｄ１と遮光帯ＢＲとの間には実素子領域Ｄ１内のチップパターンＣＰをさらに配置できるだけの間隔が空いている。

このようにレチクルＲＴの中心部のみに比較的小さい面積でチップパターンＣＰを設けているのは、使用により周縁部から曇り始める投影レンズをできるだけ長く使い続け、半導体装置の製造コストを低減させるためである。つまり、露光に用いる投影レンズは使用による経年劣化によって、中心部ではなく端部から曇りだし、中心部よりも先に端部が使用できない状態になる傾向がある。そこで、端部が曇った投影レンズでも使用することができるように、図２７に示すように遮光帯ＢＲの内側の領域の端部にはチップパターンを形成していないレチクルＲＴを用いることにより、投影露光装置内の投影レンズを長持ちさせることを可能としている。

ただし、上記のようなレチクルを用いてステップアンドリピートにより半導体基板に露光を行う場合は、実素子領域の面積が小さいため、遮光帯内にできるだけ多くのチップパターンを配置して露光を行う場合に比べてより多くの露光を繰り返して半導体基板の全面にチップパターンを露光を行う必要がある。

図２７に示すレチクルＲＴを用いてフォーカスの自動補正を行う場合、露光に使用するレチクルＲＴ上の実素子領域Ｄ１は遮光帯ＢＲの中心部のみであるので、当該中心部にあるチップパターンＣＰのそれぞれに形成されたフォーカス自動補正マークＦ２か、または実補正領域Ｄ１の中心部の一つのフォーカス自動補正マークＦ２のみを用いてフォーカスの補正を行う。これにより前記実施の形態１と同様の効果を得ることができる。

また、本実施の形態では遮光帯ＢＲ内の領域の端部、すなわちレクトＲ１の近傍にはチップパターンは形成されていないため、チップパターン内のフォーカス自動補正マークを用いてフォーカスの自動補正を行えば、レクト上に形成されたフォーカス自動補正マークのみを用いてフォーカスの自動補正を行う場合に比べ、特に効果的にデフォーカスの発生を防ぐことができる。

（実施の形態４）
本実施の形態では、図２８に示すようにレチクルＲＴ上の実素子領域Ｄ１内の各チップパターンＣＰのそれぞれの四隅にフォーカス自動補正マークＦ２を設け、更にスクライブラインＳＬ上にもフォーカス自動補正マーク（アライメントマーク）Ｆ３を設けているレチクルＲＴを使用してフォーカスの自動補正を行う場合の半導体装置の製造方法について説明する。図２８は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。図２８では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。

本実施の形態で製造する半導体装置の製造工程は図１〜図２３を用いて説明した方法とほぼ同様であるが、前記実施の形態１とはフォーカスの自動補正の際に用いるレチクル上のフォーカス自動補正マークの配置および選択の仕方が異なる。

具体的には、図２８に示すように実素子領域Ｄ１内に極力多く配置されたチップパターンＣＰのそれぞれの角部の内側にはフォーカス自動補正マークＦ２が形成されている。つまり、矩形のチップパターンＣＰはいずれもその各角部にフォーカス自動補正マークＦ２を有している。つまり、各チップパターンＣＰ内にはフォーカス自動補正マークＦ２が四つ配置されている。

また、半導体基板に投影された際にダイシング工程で切断される領域となるレチクルＲＴ上のスクライブラインＳＬにもチップパターンＣＰ上のフォーカス自動補正マークＦ２（図５参照）と同じ構造のフォーカス自動補正マークＦ３が形成されている。ここでは、フォーカス自動補正マークＦ３はスクライブラインＳＬの矩形の外周部の四つの角部と、前記外周部の対向する２辺のそれぞれの中央部と、スクライブラインＳＬの中央部とに配置されている。スクライブラインＳＬの中央部とは、例えば実素子領域Ｄ１の中心点と重なるスクライブラインＳＬの一部分であるものとする。つまり、フォーカス自動補正マークＦ３はレチクルＲＴの中心部および端部に配置されたアライメントマークである。

本実施の形態において投影露光装置を用いる際のフォーカスの自動補正動作では、図２８に示すレチクルＲＴ上の複数のチップパターンＣＰ上に形成された全てのフォーカス自動補正マークＦ２のうち、最も実素子領域Ｄ１の角部に近い四つのフォーカス自動補正マークＦ２と、前記スクライブラインＳＬの中央部のフォーカス自動補正マークＦ３とを用いる。

つまり、実素子領域Ｄ１内における中心部と角部に形成されたフォーカス自動補正マークであって、特にチップパターンＣＰに近い箇所のフォーカス自動補正マークを対象としてフォーカスの自動補正動作を行う。これにより、実際に半導体チップとして動作する領域であるチップパターンＣＰに最も近いフォーカス自動補正マークを選択することで、実際に素子が形成される領域のフォーカスをより正確に補正することを可能とし、実素子領域Ｄ１の外側のフォーカス自動補正マークのみを使用する場合よりも効果的にデフォーカスの発生を防ぐことができる。

ここではチップパターンＣＰ内の四隅およびスクライブラインＳＬ上にもフォーカス自動補正マークを設けることにより、フォーカス自動補正マークの選択肢の幅を広げ、より精密にフォーカスの補正を行いたい領域のフォーカスを検出して補正することを可能としている。なお、スクライブラインＳＬ上にフォーカス自動補正マークＦ３を設けているため、スクライブラインＳＬが投影される領域の半導体基板上のスクライブ領域には、図１６および図２１の補正マーク投影露光領域Ｃ１に示すシリコン膜８を含むストライプ状の構造体と同様の構造体が形成される。

（実施の形態５）
本実施の形態では、図２９に示すようにレチクルＲＴ上において遮光帯ＢＲまたはレクトＲ１から離れた領域に形成されたスクライブラインＳＬおよび実素子領域Ｄ１のそれぞれにフォーカス自動補正マークを設けた場合について説明する。図２９は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。

本実施の形態で用いるレチクルＲＴのレイアウトは、前記実施の形態３で説明したレチクルと同様に、遮光帯ＢＲ内から大きく距離を空けて遮光帯ＢＲの中心部に配置された複数のチップパターンＣＰを有するものである。ただし、チップパターンＣＰを囲うように配置されたスクライブラインＳＬの矩形の外周の四つの角部にはそれぞれフォーカス自動補正マークＦ３が形成されており、実素子領域Ｄ１内のチップパターンＣＰのそれぞれの内側の四つの角部にもそれぞれフォーカス自動補正マークＦ２が形成されている。

本実施の形態で製造する半導体装置の製造工程は前記実施の形態３とほぼ同様であるが、前記実施の形態３とはフォーカスの自動補正の際に用いるレチクル上のフォーカス自動補正マークの配置および選択の仕方が異なる。

本実施の形態では、スクライブラインＳＬ上に形成された角部の四つのフォーカス自動補正マークＦ３と、スクライブラインＳＬ上に位置する実素子領域Ｄ１の中心点に最も近い四つのチップパターンＣＰ内のフォーカス自動補正マークＦ２のうち最も前記中心点に近いフォーカス自動補正マークＦ２とを用いてフォーカスの補正動作を行う。

これにより、前記実施の形態３と同様の効果を得ることができる。なお、ここでは実素子領域Ｄ１に近い四つのフォーカス自動補正マークＦ２と、実素子領域Ｄ１の四隅に近いフォーカス自動補正マークＦ３を使用することにより、前記実施の形態３よりもより効果的にデフォーカスの発生を抑えることができる。

図２９に示すレチクルＲＴのように、レクトＲ１から離れている箇所に実素子領域Ｄ１が形成されている場合、すなわちレチクルＲＴの中心部のみにチップパターンＣＰが形成されているような場合は、露光に用いる投影レンズの中心部に集中的に露光光が照射され、その周囲の前記投影レンズの端部には殆ど露光光が当たらないため、特に投影レンズの中心部と端部との温度差が生じやすい。このようにレチクル内におけるクロムパターンの面積の占有率が低いレチクルを使用する場合は特に投影レンズの中心部のフォーカス値の変動が大きいため、実素子領域Ｄ１内の中心部に近いフォーカス自動補正マークを重点的に選択することが望ましい。これは、実素子領域が小さいために半導体基板上に露光をステップアンドリピートで行う回数が増え、投影レンズの中心部の吸熱量が大きくなるためである。このようにして、レチクル表面のクロムパターンの占有率またはレイアウトに応じたフォーカス自動補正マークの選択を行うことにより、投影レンズのフォーカス値の変動を抑え、また、投影レンズ内のフォーカス値のばらつきを抑えることができる。

（実施の形態６）
本実施の形態では、前記実施の形態４で図２８を用いて説明したレチクルと同様の形成上を有するレチクルを用いて露光を行う場合について説明する。図３０は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。

図３０に示すレチクルと図２８に示すレチクルとは同じ構造を有しているが、フォーカスの自動補を行うために選択するフォーカス自動補正マークが異なる。具体的には、スクライブラインＳＬの中央に形成された一つのフォーカス自動補正マークＦ３と、当該中心部、すなわち実素子領域Ｄ１の中心部に最も近い四つのフォーカス自動補正マークＦ２とを用いてフォーカスの補正動作を行う。ここでは、スクライブラインＳＬの中心部に隣接した二つのチップパターンＣＰのそれぞれの内側に形成された四つのフォーカス自動補正マークＦ２のうち、前記中心部に近い二つを選択している。つまり、本実施の形態でフォーカスの自動補正動作のために選択されるフォーカス自動補正マークは、実素子領域Ｄ１の中心部にあるフォーカス自動補正マークを重点的に選択したものである。したがって、実素子領域Ｄ１の端部（外周部）の近傍に配置されているフォーカス自動補正マークは選択しておらず、フォーカスの自動補正には用いない。

これにより、前記実施の形態１で述べたように、投影レンズの機差または経年劣化などにより、中心部のみのフォーカスを自動補正すれば、投影レンズの中心部の温度が上昇することで投影レンズの中心部および端部のフォーカスがいずれもベストフォーカスに近付くような投影レンズを使用する露光工程において、投影像の全体が理想的なフォーカスに近い状態で露光を行うことができる。

このように、機差によって部分的に収差が異なるような投影レンズを用いる場合には、レチクル上に形成した複数のフォーカス自動補正マークのうちの特定の領域のフォーカス自動補正マークを選択することで、投影レンズの機差に応じてばらつきを抑えるようなフォーカスの補正を行うことができる。このような効果は全てのチップパターン内に少なくとも一つのフォーカス自動補正マークを設けたことにより得られるものである。

以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態１と同様に、前記実施の形態２〜６の半導体装置の製造方法はスキャナを用いた露光工程を有する半導体装置の製造方法に適用することができる。

本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。

１ 半導体基板
２、３、４ｂ、４ｃ、７ａ 絶縁膜
４ 素子分離領域
４ａ 溝
５ ｐ型ウエル
６ ｎ型ウエル
６ａ 半導体領域
７ ゲート絶縁膜
８ シリコン膜
８ａ、８ｂ ゲート電極
９ａ ｎ⁻型半導体領域
９ｂ ｎ^＋型半導体領域
１０ａ ｐ⁻型半導体領域
１０ｂ ｐ^＋型半導体領域
１１ サイドウォール
１２ 金属膜
４１ 金属シリサイド層
４２、４３、５２ 絶縁膜
４４ コンタクトホール
４５ プラグ
４５ａ バリア導体膜
４５ｂ 主導体膜
５１ ストッパ絶縁膜
５３ 配線溝
５４ バリア導体膜
５５ 配線
Ａ１ ｐチャネル型ＭＩＳＦＥＴ形成領域
Ｂ１ ｎチャネル型ＭＩＳＦＥＴ形成領域
ＢＭ 基準マーク
ＢＲ 遮光帯
Ｃ１ 補正マーク投影露光領域
ＣＦ チップパターン
ＣＰ チップパターン
Ｄ１ 実素子領域
ＤＴ 受光素子
ＥＳ レチクルステージ
Ｆ１〜Ｆ３ フォーカス自動補正マーク（アライメントマーク）
ＦＭ フォーカス自動補正マーク（アライメントマーク）
ＯＬ 投影光学系
ＯＳ 露光照明系
ＰＲ１、ＰＲ２ フォトレジスト膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｒ１ レクト
ＲＳ レチクルステージ
ＲＴ レチクル
Ｓ１ 視野絞り板
ＳＬ スクライブライン
ＴＰ テストパターン
ＳＢ 半導体基板
ＷＳ ウエハステージ

Claims (15)

1. （ａ）実素子領域内に複数のチップパターンを有し、前記複数のチップパターンのそれぞれに少なくとも一つの第１アライメントマークを備えたレチクルを用意する工程、
   （ｂ）半導体基板を用意する工程、
   （ｃ）前記半導体基板に加工対象物を形成する工程、
   （ｄ）前記加工対象物上にフォトレジスト膜を形成する工程、
   （ｅ）前記レチクルを用いて前記フォトレジスト膜を露光する工程、
   を有することを特徴とする半導体装置の製造方法。
2. 前記（ｅ）工程の前に、前記レチクルの中心部にある前記第１アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記（ｅ）工程の前に、前記レチクルの端部にある前記第１アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記（ｅ）工程の前に、前記実素子領域外にある第２アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項２記載の半導体装置の製造方法。
5. 前記チップパターンのそれぞれに形成された前記第１アライメントマークは前記複数のチップパターンのそれぞれの内側の外周部に配置されていることを特徴とする請求項１記載の半導体装置の製造方法。
6. （ａ）実素子領域内に複数のチップパターンを有し、前記実素子領域の中心部に第１アライメントマークを備えたレチクルを用意する工程、
   （ｂ）半導体基板を用意する工程、
   （ｃ）前記半導体基板に加工対象物を形成する工程、
   （ｄ）前記加工対象物上にフォトレジスト膜を形成する工程、
   （ｅ）前記レチクルを用いて前記フォトレジスト膜を露光する工程、
   を有することを特徴とする半導体装置の製造方法。
7. 前記実素子領域の中心部は矩形の平面形状を有する前記実素子領域の中心点から前記実素子領域の対角線の長さの４分の１の距離だけ離れた箇所までの範囲であることを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記（ｅ）工程の前に、前記第１アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項６記載の半導体装置の製造方法。
9. 前記レチクルの端部に第２アライメントマークが配置されていることを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記（ｅ）工程の前に、前記第２アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記第１アライメントマークは前記複数のチップパターンのそれぞれに少なくとも一つ形成されていることを特徴とする請求項６記載の半導体装置の製造方法。
12. 前記第１アライメントマークは前記複数のチップパターンのそれぞれを囲うように配置されたスクライブラインに形成されていることを特徴とする請求項６記載の半導体装置の製造方法。
13. 前記第２アライメントマークは前記複数のチップパターンに形成されていることを特徴とする請求項９記載の半導体装置の製造方法。
14. 前記第２アライメントマークは前記複数のチップパターンのそれぞれを囲うように配置されたスクライブラインに形成されていることを特徴とする請求項９記載の半導体装置の製造方法。
15. 前記第２アライメントマークは前記実素子領域外に形成されていることを特徴とする請求項９記載の半導体装置の製造方法。

Images