JP2005129781A - レチクル、半導体ウェハおよび半導体装置の製造方法 - Google Patents

Abstract

【課題】 チップサイズが微小化した場合においても、チップの占有率の低下を抑制しつつ、必要十分なアライメントマークを確保する。
【解決手段】 レチクルＲ１のチップ領域Ｃ１´〜Ｃ３´の一部のチップ領域Ｃ１´、Ｃ２´のみにアライメントマークＭ１´、Ｍ２´を配置することにより、ウェハＷ１のチップ領域Ｃ１〜Ｃ３の一部のチップ領域Ｃ１、Ｃ２のみにアライメントマークＭ１、Ｍ２を形成する。
【選択図】 図１

Description

本発明はレチクル、半導体ウェハおよび半導体装置の製造方法に関し、特に、アライメントマークの配置方法に適用して好適なものである。

従来の半導体装置では、フォトリソグラフィー工程における位置合わせを行うために、ウェハのスクライブライン上にアライメントマークを配置することが行なわれていた。
また、例えば、特許文献１には、スクライブ幅を広げる等領域増加をせずに必要なマーク類を配置し、ウェハ１枚当たりのチップの占有率を増加させるために、チップ上のボンディングパットにアライメントマークを形成する方法が開示されている。
特開平８−２２２５１４号公報

しかしながら、ウェハのスクライブライン上にアライメントマークを配置する方法では、スクライブラインの幅をある程度広くする必要があり、例えば、スクライブラインの幅を１００〜１６０μｍとする必要がある。このため、チップサイズが微小化すると、ウェハ１枚当たりに占めるスクライブラインの占有率が極端に上昇し、ウェハ１枚当たりのチップの占有率が極端に低下するという問題があった。

また、特許文献１に開示された方法では、ＴＥＧを配置することを考慮し、スクライブ幅そのものを縮小化していないため、チップサイズが縮小化することでスクライブラインが増加し、ウェハ上におけるスクライブ領域の占有率の増大を抑制することが出来ないという問題があった。さらに、必要十分なアライメントマークを確保するためには、チップサイズが増加するという問題があった。

そこで、本発明の目的は、チップサイズが微小化した場合においても、チップの占有率の低下を抑制しつつ、必要十分なアライメントマークを確保することが可能なレチクル、半導体ウェハおよび半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係るレチクルによれば、所定間隔で配列された複数のチップ領域と、前記複数のチップ領域から選択された一部のチップ領域に配置されたアライメントマークとを備えることを特徴とする。
これにより、少なくとも１個のチップ領域全体を使ってアライメントマークを配置することが可能となり、スクライブライン上にアライメントマークを配置する必要がなくなる。このため、必要十分なアライメントマークを確保することを可能としつつ、スクライブラインの線幅を細くすることが可能となり、チップサイズが微小化した場合においても、チップの占有率の低下を抑制することを可能として、半導体チップのコストダウンを図ることが可能となる。

また、本発明の一態様に係るレチクルによれば、前記アライメントマークが配置されたチップ領域にはＴＥＧが形成されていることを特徴とする。
これにより、必要十分なアライメントマークを確保することが可能となるとともに、スクライブライン上にＴＥＧを配置する必要がなくなり、チップの占有率の低下を抑制することが可能となる。

また、本発明の一態様に係るレチクルによれば、前記アライメントマークは、レチクル中心を通るＸ、Ｙ軸にかかる少なくとも２チップ内に配置されていることを特徴とする。
これにより、スクライブライン上にアライメントマークを配置することなく、フォトリソグラフィー工程における位置合わせを精度よく行うことが可能となる。
また、本発明の一態様に係る半導体ウェハによれば、所定間隔で配列された複数のチップ領域と、前記複数のチップ領域から選択された一部のチップ領域に配置されたアライメントマークとを備えることを特徴とする。

これにより、半導体ウェハに形成される少なくとも１個のチップ領域全体を使ってアライメントマークを配置することが可能となり、スクライブライン上にアライメントマークを配置する必要がなくなる。このため、チップサイズの微小化に対応しつつ、チップの占有率の低下を抑制することが可能となり、半導体チップのコストダウンを図ることが可能となる。

また、本発明の一態様に係る半導体ウェハによれば、前記アライメントマークは、前記アライメントマークを形成するための露光工程におけるショットごとに設けられていることを特徴とする。
これにより、縮小投影露光装置を用いて露光プロセスを行なうことが可能となり、パターンの微細化に対応しつつ、複数のチップ領域から選択された一部のチップ領域にアライメントマークを配置することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハに配列された複数のチップ領域から選択された一部のチップ領域にアライメントマークを形成する工程と、前記アライメントマークの参照結果に基いて、前記アライメントマークが未配置のチップ領域に素子を形成する工程とを備えることを特徴とする。
これにより、少なくとも１個のチップ領域全体を使ってアライメントマークを配置することが可能となり、素子が形成されたチップ領域にアライメントマークを配置することなく、スクライブライン領域からアライメントマークを除去することが可能となる。このため、必要十分なアライメントマークを確保することを可能としつつ、スクライブラインの線幅を細くすることが可能となり、チップサイズの微小化に対応しつつ、チップの占有率の低下を抑制することを可能として、半導体チップのコストダウンを図ることが可能となる。

以下、本発明の実施形態に係るレチクルおよび半導体装置の製造方法について図面を参照しながら説明する。
図１は、一実施形態に係るアライメントマークの配置方法を示す平面図である。
図１（ａ）において、レチクルＲ１には、チップ領域Ｃ１´〜Ｃ３´が所定間隔で配列されている。ここで、レチクルＲ１のチップ領域Ｃ１´、Ｃ２´には、アライメントマークＭ１´、Ｍ２´がそれぞれ配置され、チップ領域Ｃ１´、Ｃ２´以外のチップ領域Ｃ３´には、素子を形成するために必要な露光用パターンが配置されている。

なお、アライメントマークＭ１´、Ｍ２´は、レチクルＲ１の中心を通るＸ、Ｙ軸にかかる少なくとも２個のチップ領域Ｃ１´、Ｃ２´内にそれぞれ配置することができる。また、レチクルＲ１のチップ領域Ｃ１´、Ｃ２´には、アライメントマークＭ１´、Ｍ２´の他、レジストレーションマーク、フォーカスマーク、線幅コントロールマーク、あるいはＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）をそれぞれ配置するようにしてもよい。さらに、レチクルＲ１のチップ領域Ｃ１´、Ｃ２´には、必要に応じて素子を形成するために必要な露光用パターンを配置してもよいが、素子を形成するために必要な露光用パターンを配置しなくてもよい。

一方、ウェハＷ１には、スクライブラインＳＢ１で区画されたチップ領域Ｃ１〜Ｃ３が配置されている。なお、スクライブラインＳＢ１の線幅は８０μｍ以下とすることができる。ここで、ウェハＷ１のチップ領域Ｃ１〜Ｃ３は、レチクルＲ１のチップ領域Ｃ１´〜Ｃ３´にそれぞれ対応して、露光工程におけるショットごとに形成することができる。
そして、ウェハＷ１のチップ領域Ｃ１、Ｃ２には、アライメントマークＭ１、Ｍ２がそれぞれ配置され、チップ領域Ｃ１、Ｃ２以外のチップ領域Ｃ３には、素子が配置されている。なお、チップ領域Ｃ３に配置される素子としては、例えば、トランジスタなどの能動素子、またはキャパシタなどの受動素子を挙げることができる。また、ウェハＷ１のチップ領域Ｃ１、Ｃ２には、アライメントマークＭ１、Ｍ２に加え、レジストレーションマーク、フォーカスマーク、線幅コントロールマーク、あるいはＴＥＧをそれぞれ形成するようにしてもよい。さらに、ウェハＷ１のチップ領域Ｃ１、Ｃ２には、必要に応じて素子を配置してもよいが、素子を配置しなくてもよい。

そして、ウェハＷ１のチップ領域Ｃ１、Ｃ２にアライメントマークＭ１、Ｍ２が形成されると、このアライメントマークＭ１、Ｍ２を参照することにより、フォトリソグラフィー工程における位置合わせをショットごとに行うことができる。
そして、ウェハＷ１のチップ領域Ｃ３に素子が形成されると、スクライブラインＳＢ１に沿ってウェハＷ１を切断することにより、チップ領域Ｃ１〜Ｃ３を個片化することができる。

これにより、アライメントマークＭ１、Ｍ２をウェハＷ１に設けるために、ウェハＷ１に形成されたチップ領域Ｃ１〜Ｃ３から選択された一部のチップ領域Ｃ１、Ｃ全体を使うことが可能となる。このため、必要十分なアライメントマークＭ１、Ｍ２を確保することが可能となるとともに、スクライブラインＳＢ１上にアライメントマークＭ１、Ｍ２を配置する必要がなくなり、スクライブラインＳＢ１の線幅を細くすることを可能となる。この結果、チップサイズが微小化した場合においても、チップ領域Ｃ１〜Ｃ３の占有率の低下を抑制することが可能となり、半導体チップのコストダウンを図ることが可能となる。

一実施形態に係るアライメントマークの配置方法を示す平面図。

符号の説明

Ｗ１ ウェハ、ＳＢ１ スクライブライン、Ｃ１〜Ｃ３、Ｃ１´〜Ｃ３´ チップ領域、Ｍ１、Ｍ２、Ｍ１´、Ｍ２´ アライメントマーク、Ｒ１ レチクル

Claims (6)

1. 所定間隔で配列された複数のチップ領域と、
   前記複数のチップ領域から選択された一部のチップ領域に配置されたアライメントマークとを備えることを特徴とするレチクル。
2. 前記アライメントマークが配置されたチップ領域にはＴＥＧが形成されていることを特徴とする請求項１記載のレチクル。
3. 前記アライメントマークは、レチクル中心を通るＸ、Ｙ軸にかかる少なくとも２チップ内に配置されていることを特徴とする請求項１または２記載のレチクル。
4. 所定間隔で配列された複数のチップ領域と、
   前記複数のチップ領域から選択された一部のチップ領域に配置されたアライメントマークとを備えることを特徴とする半導体ウェハ。
5. 前記アライメントマークは、前記アライメントマークを形成するための露光工程におけるショットごとに設けられていることを特徴とする請求項４記載の半導体ウェハ。
6. 半導体ウェハに配列された複数のチップ領域から選択された一部のチップ領域にアライメントマークを形成する工程と、
   前記アライメントマークの参照結果に基いて、前記アライメントマークが未配置のチップ領域に素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。

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