JPH07226504A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH07226504A JPH07226504A JP3643694A JP3643694A JPH07226504A JP H07226504 A JPH07226504 A JP H07226504A JP 3643694 A JP3643694 A JP 3643694A JP 3643694 A JP3643694 A JP 3643694A JP H07226504 A JPH07226504 A JP H07226504A
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- resistance
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Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタに流れる電流を抵抗に
供給して電圧変換する際に、トランジスタのゲート長の
バラツキによる変換後の出力電圧の変動を抑止する。 【構成】 抵抗を拡散層１６ａで形成するとき、ゲート
電極１２と同時に形成されたマスク層１２を用い、拡散
層１６ａの幅ＷR をこのマスク層１２により確定する。 【効果】 ゲート長Ｌにバラツキが生じても、抵抗層１
６ａの幅ＷR は逆方向にバラツキが生じるので、互いに
打消し合う。
供給して電圧変換する際に、トランジスタのゲート長の
バラツキによる変換後の出力電圧の変動を抑止する。 【構成】 抵抗を拡散層１６ａで形成するとき、ゲート
電極１２と同時に形成されたマスク層１２を用い、拡散
層１６ａの幅ＷR をこのマスク層１２により確定する。 【効果】 ゲート長Ｌにバラツキが生じても、抵抗層１
６ａの幅ＷR は逆方向にバラツキが生じるので、互いに
打消し合う。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置及び
その製造方法に関し、特に、ＭＯＳ型トランジスタに流
れる電流を抵抗素子に供給して電圧変換する電圧電流変
換回路を有するＭＯＳ型半導体装置及びその製造方法に
関する。
その製造方法に関し、特に、ＭＯＳ型トランジスタに流
れる電流を抵抗素子に供給して電圧変換する電圧電流変
換回路を有するＭＯＳ型半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】ＭＯＳ型トランジスタを用いた電圧電流
変換回路は図４に示される構成となっている。図に示す
如く、複数のＮチャネルＭＯＳ型トランジスタ（以下単
にトランジスタと称す）１〜３が並列に接続されてお
り、ドレイン共通部には電源電圧ＶD が印加され、各ト
ランジスタ１〜３のゲートには電圧ＶG1〜ＶG3が夫々印
加されている。
変換回路は図４に示される構成となっている。図に示す
如く、複数のＮチャネルＭＯＳ型トランジスタ（以下単
にトランジスタと称す）１〜３が並列に接続されてお
り、ドレイン共通部には電源電圧ＶD が印加され、各ト
ランジスタ１〜３のゲートには電圧ＶG1〜ＶG3が夫々印
加されている。
【０００３】そして、ソース共通部とアースとの間に抵
抗素子４が設けられており、この抵抗素子の両端電圧が
変換出力ＶO として導出されるようになっている。
抗素子４が設けられており、この抵抗素子の両端電圧が
変換出力ＶO として導出されるようになっている。
【０００４】この場合、各トランジスタ１〜３に流れる
ドレイン電流Ｉ1 〜Ｉ3 は各ゲートの電圧ＶG1〜ＶG3に
より定まり、これ等電流の合成電流（Ｉ1 ＋Ｉ2 ＋Ｉ3
）が抵抗４に流れることにより、この抵抗の両端間に
電圧降下が発生し、その電圧ＶO を出力電圧として電流
を電圧に変換するようになっている。
ドレイン電流Ｉ1 〜Ｉ3 は各ゲートの電圧ＶG1〜ＶG3に
より定まり、これ等電流の合成電流（Ｉ1 ＋Ｉ2 ＋Ｉ3
）が抵抗４に流れることにより、この抵抗の両端間に
電圧降下が発生し、その電圧ＶO を出力電圧として電流
を電圧に変換するようになっている。
【０００５】図５はＮチャネルＭＯＳ型トランジスタ１
〜３の構造を示すものであり、（Ａ）は平面図，（Ｂ）
は（Ａ）のＡ―Ａ′線の断面図である。また、図６は抵
抗４の構造を示しており、（Ａ）は等価回路図，（Ｂ）
は平面図，（Ｃ）は（Ｂ）の横断面図である。
〜３の構造を示すものであり、（Ａ）は平面図，（Ｂ）
は（Ａ）のＡ―Ａ′線の断面図である。また、図６は抵
抗４の構造を示しており、（Ａ）は等価回路図，（Ｂ）
は平面図，（Ｃ）は（Ｂ）の横断面図である。
【０００６】両図に示す如く、これ等トランジスタや抵
抗はＰ型半導体基板１０の一主表面上にＮ型不純物を導
入して形成されるものである。１１はフィールド絶縁
膜，１２はゲート電極，１３はゲート絶縁膜，１４はソ
ース領域，１５はドレイン領域，１６は抵抗領域を夫々
示している。
抗はＰ型半導体基板１０の一主表面上にＮ型不純物を導
入して形成されるものである。１１はフィールド絶縁
膜，１２はゲート電極，１３はゲート絶縁膜，１４はソ
ース領域，１５はドレイン領域，１６は抵抗領域を夫々
示している。
【０００７】図５に示したＭＯＳ型トランジスタに流れ
るドレイン電流Ｉは、 Ｉ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG −ＶT ）2 で表わされる。ここに、Ｌはゲート長，Ｗはゲート幅，
μは電子移動度，Ｃoxはゲート絶縁膜容量，ＶG はゲー
トソース間電圧，ＶT は閾値電圧である。
るドレイン電流Ｉは、 Ｉ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG −ＶT ）2 で表わされる。ここに、Ｌはゲート長，Ｗはゲート幅，
μは電子移動度，Ｃoxはゲート絶縁膜容量，ＶG はゲー
トソース間電圧，ＶT は閾値電圧である。
【０００８】従って、トランジスタ１〜３に流れる電流
Ｉ1 〜Ｉ3 は、 Ｉ1 ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG1−ＶT ）2 Ｉ2 ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG2−ＶT ）2 Ｉ3 ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG3−ＶT ）2 となる。
Ｉ1 〜Ｉ3 は、 Ｉ1 ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG1−ＶT ）2 Ｉ2 ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG2−ＶT ）2 Ｉ3 ＝（１／２）（Ｗ／Ｌ）μＣox（ＶG3−ＶT ）2 となる。
【０００９】いま、全トランジスタ１〜３のゲート長
Ｌ，ゲート幅Ｗを同一サイズとすることにより、電流Ｉ
1 〜Ｉ3 はゲート電圧ＶG1〜ＧG3のみに依存することに
なる。
Ｌ，ゲート幅Ｗを同一サイズとすることにより、電流Ｉ
1 〜Ｉ3 はゲート電圧ＶG1〜ＧG3のみに依存することに
なる。
【００１０】また、抵抗４は図６に示す如く不純物拡散
層１６にて形成され、その抵抗値Ｒは、 Ｒ＝（ＬR ／ＷR ）ρS となる。ここに、ＬR は拡散層抵抗長，Ｗr は拡散層抵
抗幅，ρS は拡散層シート抵抗（Ω／μｃｍ2 ）であ
る。
層１６にて形成され、その抵抗値Ｒは、 Ｒ＝（ＬR ／ＷR ）ρS となる。ここに、ＬR は拡散層抵抗長，Ｗr は拡散層抵
抗幅，ρS は拡散層シート抵抗（Ω／μｃｍ2 ）であ
る。
【００１１】従って、抵抗４における電圧降下ＶO は、 ＶO ＝（Ｉ1 ＋Ｉ2 ＋Ｉ3 ）Ｒ ＝［｛（ＶG1−ＶT ）2 ＋（ＶG2−ＶT ）2 ＋（ＶG3−ＶT ）2 ｝ ×（１／２）μＣox（Ｗ／Ｌ）］（ＬR ／ＷR ）ρS ……（１） となり、ＶG1〜ＶG3の各ゲート電圧とＬ，Ｗ，ＬR ，Ｗ
R の各寸法サイズにより出力電圧ＶO は決定されること
になる。
R の各寸法サイズにより出力電圧ＶO は決定されること
になる。
【００１２】
【発明が解決しようとする課題】ＭＯＳ型トランジスタ
のゲート長寸法は、その形成時に行うフォトリゾグラフ
ィー工程やエッチング工程の加工精度により定まり、そ
のトランジスタに流れる電流も決定することになる。
のゲート長寸法は、その形成時に行うフォトリゾグラフ
ィー工程やエッチング工程の加工精度により定まり、そ
のトランジスタに流れる電流も決定することになる。
【００１３】ここで、従来の電流電圧変換回路に用いら
れる抵抗は拡散層抵抗であるが、そのときの拡散用マス
クはＭＯＳ型トランジスタのソース，ドレイン拡散用マ
スク（すなわちゲート膜）とは同一工程で形成されてい
ない。
れる抵抗は拡散層抵抗であるが、そのときの拡散用マス
クはＭＯＳ型トランジスタのソース，ドレイン拡散用マ
スク（すなわちゲート膜）とは同一工程で形成されてい
ない。
【００１４】そのために、拡散層による抵抗寸法のバラ
ツキ量とＭＯＳ型トランジスタのゲート長寸法のバラツ
キ量とは同一になり得ず、この両者のバラツキ変動が
（１）式で示す電圧値ＶO に直接影響を及ぼし、その値
ＶO は製造されたサンプル毎に異なるという問題があ
る。
ツキ量とＭＯＳ型トランジスタのゲート長寸法のバラツ
キ量とは同一になり得ず、この両者のバラツキ変動が
（１）式で示す電圧値ＶO に直接影響を及ぼし、その値
ＶO は製造されたサンプル毎に異なるという問題があ
る。
【００１５】本発明の目的は、ＭＯＳ型トランジスタに
流れる電流を抵抗にて電圧変換する際に、トランジスタ
のゲート長Ｌの寸法のバラツキによる変換後の電圧値の
変動を抑圧可能なＭＯＳ型半導体装置及びその製造方法
を提供することである。
流れる電流を抵抗にて電圧変換する際に、トランジスタ
のゲート長Ｌの寸法のバラツキによる変換後の電圧値の
変動を抑圧可能なＭＯＳ型半導体装置及びその製造方法
を提供することである。
【００１６】
【課題を解決するための手段 本発明によるＭＯＳ型半導体装置の製造方法は、ＭＯＳ
型トランジスタに流れる電流を抵抗素子に供給して電圧
変換する電流電圧変換回路を有するＭＯＳ型半導体装置
の製造方法であって、半導体基板の一主表面に不純物導
入用のマスク層を選択的に形成する工程と、このマスク
層をマスクとして不純物を導入して前記ＭＯＳ型トラン
ジスタのソース及びドレイン領域を形成し、同じくこの
マスク層をマスクとして前記抵抗素子の抵抗領域を形成
する工程とを含むことを特徴とする。 【００１７】本発明によるＭＯＳ型半導体装置は、ＭＯ
Ｓ型トランジスタに流れる電流を抵抗素子に供給して電
圧変換する電流電圧変換回路を有するＭＯＳ型半導体装
置であって、半導体基板の一主表面に選択的に形成され
た不純物導入用の導電性マスク層と、前記導電性マスク
層を用いて不純物を導入することにより形成されたソー
ス，ドレイン領域及び前記抵抗素子用の抵抗領域とを含
み、前記ソース，ドレイン領域間の導電性マスク層を前
記ＭＯＳ型トランジスタのゲート電極とすることを特徴
とする。
型トランジスタに流れる電流を抵抗素子に供給して電圧
変換する電流電圧変換回路を有するＭＯＳ型半導体装置
の製造方法であって、半導体基板の一主表面に不純物導
入用のマスク層を選択的に形成する工程と、このマスク
層をマスクとして不純物を導入して前記ＭＯＳ型トラン
ジスタのソース及びドレイン領域を形成し、同じくこの
マスク層をマスクとして前記抵抗素子の抵抗領域を形成
する工程とを含むことを特徴とする。 【００１７】本発明によるＭＯＳ型半導体装置は、ＭＯ
Ｓ型トランジスタに流れる電流を抵抗素子に供給して電
圧変換する電流電圧変換回路を有するＭＯＳ型半導体装
置であって、半導体基板の一主表面に選択的に形成され
た不純物導入用の導電性マスク層と、前記導電性マスク
層を用いて不純物を導入することにより形成されたソー
ス，ドレイン領域及び前記抵抗素子用の抵抗領域とを含
み、前記ソース，ドレイン領域間の導電性マスク層を前
記ＭＯＳ型トランジスタのゲート電極とすることを特徴
とする。
【００１８】
【実施例】以下に図面を用いて本発明の実施例につき説
明する。
明する。
【００１９】図１は本発明の実施例の構造を示すもの
で、（Ａ）はその平面図，（Ｂ）は（Ａ）のＡ―Ａ′線
断面図であり、図２（Ａ）〜（Ｃ）はその製造工程の各
断面図を示す。尚、図１，２において、図５，６と同等
部分は同一符号により示している。
で、（Ａ）はその平面図，（Ｂ）は（Ａ）のＡ―Ａ′線
断面図であり、図２（Ａ）〜（Ｃ）はその製造工程の各
断面図を示す。尚、図１，２において、図５，６と同等
部分は同一符号により示している。
【００２０】先ず、図２を参照して本発明の一実施例の
製造工程について説明する。ＮチャネルＭＯＳ型トラン
ジスタの場合、Ｐ型半導体基板１０を準備し、その一主
表面上に選択的にフィールド絶縁膜（フィールド酸化
膜）１１を形成する（図２（Ａ）参照）。
製造工程について説明する。ＮチャネルＭＯＳ型トラン
ジスタの場合、Ｐ型半導体基板１０を準備し、その一主
表面上に選択的にフィールド絶縁膜（フィールド酸化
膜）１１を形成する（図２（Ａ）参照）。
【００２１】このフィールド絶縁膜形成後の半導体基板
１０上の露出表面部分にトランジスタと抵抗とを形成す
るものである。従って、この半導体基板１０の表面に薄
い酸化膜を形成し、所望部分の酸化膜１３のみを残して
他はエッチングにより除去する。
１０上の露出表面部分にトランジスタと抵抗とを形成す
るものである。従って、この半導体基板１０の表面に薄
い酸化膜を形成し、所望部分の酸化膜１３のみを残して
他はエッチングにより除去する。
【００２２】しかる後に、半導体基板の表面に多結晶シ
リコン層を形成し、薄い酸化膜１３上に被着している多
結晶シリコン層１２のみを残し、他はエッチングにより
除去する（図２（Ｂ）参照）。
リコン層を形成し、薄い酸化膜１３上に被着している多
結晶シリコン層１２のみを残し、他はエッチングにより
除去する（図２（Ｂ）参照）。
【００２３】その後、この多結晶シリコン層１２をマス
クとしてＮ型不純物である砒素（Ａs ）や燐（Ｐ）を、
例えばドーズ量５×１０15／ｃｍ3 の濃度で熱拡散法や
イオン注入法等の周知の技術により半導体基板１０へ導
入して、ＭＯＳ型トランジスタのソース領域１４，ドレ
イン領域１５，更には抵抗領域１６ａを形成する（図２
（Ｃ）参照）。
クとしてＮ型不純物である砒素（Ａs ）や燐（Ｐ）を、
例えばドーズ量５×１０15／ｃｍ3 の濃度で熱拡散法や
イオン注入法等の周知の技術により半導体基板１０へ導
入して、ＭＯＳ型トランジスタのソース領域１４，ドレ
イン領域１５，更には抵抗領域１６ａを形成する（図２
（Ｃ）参照）。
【００２４】この場合、抵抗領域１６ａを形成するため
に、その幅ＷR を確定すべく、図２（Ｂ）の工程では、
この幅ＷR だけ離間して平行にマスク層である多結晶シ
リコン層１２及び薄い酸化膜１３が２組形成されるもの
とする。
に、その幅ＷR を確定すべく、図２（Ｂ）の工程では、
この幅ＷR だけ離間して平行にマスク層である多結晶シ
リコン層１２及び薄い酸化膜１３が２組形成されるもの
とする。
【００２５】従って、その２組のマスク層の間の拡散領
域１６ａが抵抗領域として作用し、これ等マスク層の外
側の拡散領域１６ｂ，１６ｃは電気的には何の作用も有
さない。
域１６ａが抵抗領域として作用し、これ等マスク層の外
側の拡散領域１６ｂ，１６ｃは電気的には何の作用も有
さない。
【００２６】こうして得られたものが図１（Ａ），
（Ｂ）に示されており、ソース領域１４とドレイン領域
１５とを形成する際に使用したマスク層１２がゲート電
極Ｇとなる。また、抵抗領域１６ａの幅ＷR を確定する
のに用いた２組のマスク層１２には、アース電位のバイ
アスが付与され、マスク層直下の半導体基板表面に反転
層（チャネル）が形成されるのを防止している。
（Ｂ）に示されており、ソース領域１４とドレイン領域
１５とを形成する際に使用したマスク層１２がゲート電
極Ｇとなる。また、抵抗領域１６ａの幅ＷR を確定する
のに用いた２組のマスク層１２には、アース電位のバイ
アスが付与され、マスク層直下の半導体基板表面に反転
層（チャネル）が形成されるのを防止している。
【００２７】この場合のバイアス電位はアース電位に限
らず、回路の最低電位を用いることができ、要はその直
下に反転層ができない電位とすれば良い。
らず、回路の最低電位を用いることができ、要はその直
下に反転層ができない電位とすれば良い。
【００２８】これ等マスク層１２は多結晶シリコンを用
い、ソース，ドレインなどの形成時の不純物導入時にこ
の多結晶シリコン中にも不純物が導入されて導電性とな
るが、予め導電性のアルミ等の金属層（多結晶シリコン
層をも含む）を用いることができる。
い、ソース，ドレインなどの形成時の不純物導入時にこ
の多結晶シリコン中にも不純物が導入されて導電性とな
るが、予め導電性のアルミ等の金属層（多結晶シリコン
層をも含む）を用いることができる。
【００２９】かかる構成において、トランジスタ１〜３
の各ゲート電極のゲート長Ｌがその形成時にバラツキ変
動した場合、抵抗４の幅ＷR も、ゲート電極と同時に形
成されるために同じ値だけバラツキを生じる。
の各ゲート電極のゲート長Ｌがその形成時にバラツキ変
動した場合、抵抗４の幅ＷR も、ゲート電極と同時に形
成されるために同じ値だけバラツキを生じる。
【００３０】例えば、トランジスタのゲート長がＬ−α
となったとすると、抵抗の幅は、 ＷR ＋（α／２＋α／２）＝ＷR ＋α となる。
となったとすると、抵抗の幅は、 ＷR ＋（α／２＋α／２）＝ＷR ＋α となる。
【００３１】よって、抵抗４による電圧降下ＶO は、 ＶO ＝（Ｉ1 ＋Ｉ2 ＋Ｉ3 ）Ｒ ＝［｛（ＶG1−ＶT ）2 ＋（ＶG2−ＶT ）2 ＋（ＶG3−ＶT ）2 ｝× （１／２）μＣox｛Ｗ／（Ｌ−α）｝］｛ＬR ／（ＷR ＋α）｝ρS ……（２） となり、ゲート長（Ｌ−α）の−αと抵抗幅ＷR ＋αの
＋αとが互いに相殺し合って、出力電圧ＶO は、製造時
にゲート電極の多結晶シリコン層がバラツキを生じて
も、一定に維持されることになるのである。
＋αとが互いに相殺し合って、出力電圧ＶO は、製造時
にゲート電極の多結晶シリコン層がバラツキを生じて
も、一定に維持されることになるのである。
【００３２】図３は本発明の他の実施例の構造を示し、
（Ａ）は平面図，（Ｂ）は（Ａ）のＡ―Ａ′線断面図で
ある。図において、図１と同等部分は同一符号にて示し
ている。
（Ａ）は平面図，（Ｂ）は（Ａ）のＡ―Ａ′線断面図で
ある。図において、図１と同等部分は同一符号にて示し
ている。
【００３３】先の実施例では、抵抗領域の１６ａの幅Ｗ
R をゲート電極となる２組のマスク層で確定していたも
のを、１組のマスク層のみを用いて抵抗領域１６ａを形
成し、その１辺のみをマスク層１２で確定し、対向辺は
フィールド絶縁膜１１を用いて確定するようにしたもの
である。
R をゲート電極となる２組のマスク層で確定していたも
のを、１組のマスク層のみを用いて抵抗領域１６ａを形
成し、その１辺のみをマスク層１２で確定し、対向辺は
フィールド絶縁膜１１を用いて確定するようにしたもの
である。
【００３４】この場合には、抵抗の幅（ＷR ＋α／２）
となり、従って、出力電圧ＶO の式である（２）式にお
いて、（ＷR ＋α）の項が（ＷR ＋α／２）となり、先
の実施例よりもＶO 変動は大となるが、従来技術に比較
した場合はそのか効果は大となるものである。
となり、従って、出力電圧ＶO の式である（２）式にお
いて、（ＷR ＋α）の項が（ＷR ＋α／２）となり、先
の実施例よりもＶO 変動は大となるが、従来技術に比較
した場合はそのか効果は大となるものである。
【００３５】尚、上記実施例では、Ｎチャネル型ＭＯＳ
トランジスタの場合を示したが、Ｐチャネル型ＭＯＳト
ランジスタにも同様に適用でき、またＣＭＯＳ型半導体
装置にも適用できるものである。
トランジスタの場合を示したが、Ｐチャネル型ＭＯＳト
ランジスタにも同様に適用でき、またＣＭＯＳ型半導体
装置にも適用できるものである。
【００３６】
【発明の効果】以上述べた如く、本発明によれば、電流
電圧変換部の抵抗を拡散抵抗で形成する場合、そのパタ
ーンの幅を決定する少くとも１辺をトランジスタのゲー
ト電極層と同時に形成されたマスク層により確定するよ
うにしたので、トランジスタのゲート長寸法のバラツキ
に起因する電圧出力変動を抵抗幅のバラツキにより抑圧
することができるという効果がある。
電圧変換部の抵抗を拡散抵抗で形成する場合、そのパタ
ーンの幅を決定する少くとも１辺をトランジスタのゲー
ト電極層と同時に形成されたマスク層により確定するよ
うにしたので、トランジスタのゲート長寸法のバラツキ
に起因する電圧出力変動を抵抗幅のバラツキにより抑圧
することができるという効果がある。
【図１】本発明の一実施例の構造を示す図であり、
（Ａ）はその平面図，（Ｂ）は（Ａ）のＡ―Ａ′線断面
図である。
（Ａ）はその平面図，（Ｂ）は（Ａ）のＡ―Ａ′線断面
図である。
【図２】（Ａ）〜（Ｃ）は本発明の一実施例の構造工程
順の断面図である。
順の断面図である。
【図３】本発明の他の実施例の構成を示すもので、
（Ａ）はその平面図，（Ｂ）は（Ａ）のＡ―Ａ′線断面
図である。
（Ａ）はその平面図，（Ｂ）は（Ａ）のＡ―Ａ′線断面
図である。
【図４】ＭＯＳ型トランジスタを用いた電流電圧変換回
路を示す図である。
路を示す図である。
【図５】ＭＯＳ型トランジスタの構造を示し、（Ａ）は
その平面図、（Ｂ）は（Ａ）のＡ―Ａ′線断面図であ
る。
その平面図、（Ｂ）は（Ａ）のＡ―Ａ′線断面図であ
る。
【図６】従来の抵抗の構造を示す図である。
１〜３ ＭＯＳ型トランジスタ ４ 抵抗素子 １０ 半導体基板 １１ フィールド絶縁膜 １２ ゲート膜 １３ ゲート絶縁膜 １４ ソース領域 １５ ドレイン領域 １６ａ 抵抗領域
Claims (8)
- 【請求項１】 ＭＯＳ型トランジスタに流れる電流を抵
抗素子に供給して電圧変換する電流電圧変換回路を有す
るＭＯＳ型半導体装置の製造方法であって、半導体基板
の一主表面に不純物導入用のマスク層を選択的に形成す
る工程と、このマスク層をマスクとして不純物を導入し
て前記ＭＯＳ型トランジスタのソース及びドレイン領域
を形成し、同じくこのマスク層をマスクとして前記抵抗
素子の抵抗領域を形成する工程とを含むことを特徴とす
るＭＯＳ型半導体装置の製造方法。 - 【請求項２】 前記抵抗領域のマスク層は、この抵抗領
域の幅を確定するように選択的に形成されることを特徴
とする請求項１記載のＭＯＳ型半導体装置の製造方法。 - 【請求項３】 前記抵抗素子のマスク装置は、この抵抗
領域の確定すべくこの幅だけ離間して平行に形成される
ことを特徴とする請求項２記載のＭＯＳ型半導体装置の
製造方法。 - 【請求項４】 前記マスク層は導電性マスク層であり、
前記ソース及びドレイン領域の間の前記導電性マスク装
置は前記ＭＯＳ型トランジスタのゲート電極であり、前
記抵抗領域を形成した導電性マスク層は所定バイアス電
位が付与されていることを特徴とする請求項１〜３記載
のいずれかのＭＯＳ型半導体装置の製造方法。 - 【請求項５】 ＭＯＳ型トランジスタに流れる電流を抵
抗素子に供給して電圧変換する電流電圧変換回路を有す
るＭＯＳ型半導体装置であって、半導体基板の一主表面
に選択的に形成された不純物導入用の導電性マスク層
と、前記導電性マスク層を用いて不純物を導入すること
により形成されたソース，ドレイン領域及び前記抵抗素
子用の抵抗領域とを含み、前記ソース，ドレイン領域間
の導電性マスク層を前記ＭＯＳ型トランジスタのゲート
電極とすることを特徴とするＭＯＳ型半導体装置。 - 【請求項６】 前記抵抗領域の導電性マスク層は、この
抵抗領域の幅を確定するように設けられていることを特
徴とする請求項５記載のＭＯＳ型半導体装置。 - 【請求項７】 前記抵抗領域の導電性マスク層は、この
抵抗領域の幅を確定すべくこの幅だけ離間して平行に設
けられていることを特徴とする請求項６記載のＭＯＳ型
半導体装置。 - 【請求項８】 前記抵抗領域の導電性マスク層は所定バ
イアスが付与されていることを特徴とする請求項５〜７
記載のいずれかのＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3643694A JPH07226504A (ja) | 1994-02-09 | 1994-02-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3643694A JPH07226504A (ja) | 1994-02-09 | 1994-02-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226504A true JPH07226504A (ja) | 1995-08-22 |
Family
ID=12469768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3643694A Pending JPH07226504A (ja) | 1994-02-09 | 1994-02-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226504A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195562A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH04229647A (ja) * | 1990-04-27 | 1992-08-19 | Digital Equip Corp <Dec> | 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 |
-
1994
- 1994-02-09 JP JP3643694A patent/JPH07226504A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195562A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH04229647A (ja) * | 1990-04-27 | 1992-08-19 | Digital Equip Corp <Dec> | 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 |
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