JPH023976A - Ｍｉｓトランジスタ - Google Patents
ＭｉｓトランジスタInfo
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- JPH023976A JPH023976A JP15285388A JP15285388A JPH023976A JP H023976 A JPH023976 A JP H023976A JP 15285388 A JP15285388 A JP 15285388A JP 15285388 A JP15285388 A JP 15285388A JP H023976 A JPH023976 A JP H023976A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳＩ−ランジスタ、すなわち絶縁ゲート型
電界トランジスタ、特に複数の素子間が凸部分を形成す
る素子分離領域によって分離される構成を採る場合のＭ
ＩＳ−ＩＣ等に係わる。
電界トランジスタ、特に複数の素子間が凸部分を形成す
る素子分離領域によって分離される構成を採る場合のＭ
ＩＳ−ＩＣ等に係わる。
本発明においては、凸部分を形成する素子分離領域に対
する素子形成部となる凹部分を分割することによりてそ
の分割された凹部分に渡ってゲートをほぼ一定の幅で確
実、正確に延在形成することができるようにして、特性
が均一で信頼性の高いＭＩＳＩ−ランジスタを得ること
ができるようにする。
する素子形成部となる凹部分を分割することによりてそ
の分割された凹部分に渡ってゲートをほぼ一定の幅で確
実、正確に延在形成することができるようにして、特性
が均一で信頼性の高いＭＩＳＩ−ランジスタを得ること
ができるようにする。
（従来の技術）
共通の半導体載板例えばシリコン基板に、複数のＭｉｓ
）ランジスタ、例えばメモリ素子としてのＭＩＳ）ラン
ジスタと周辺回路のＭＩＳＩ−ランジスタを形成する場
合、そして、特に各回路素子間のいわゆるフィールド部
に例えば選択的酸化による厚い酸化膜等による素子分１
ｉ１１領域を形成するＭＩＳ−ＩＣでは、この素子分離
領域の形成部が凸部分となり、回路素子の形成部いわゆ
るアクティブ領域が、フィールド部より可成り低い凹部
分となる。第６図はその一例の要部の路線的平面図で、
第７図は第６図のＡ−Ａ線上の路線的断面図を示す。こ
の場合、シリコン半導体基板（１）の−主面における例
えば周辺回路素子としてのＭＩＳトランジスタを形成す
る小面積の素子形成部（２Ａ）と、例えばメモリ素子と
してのＭＩＳ）ランジスタを形成するチャンネル幅が大
で大面積の素子形成部（２Ｂ）との間のフィールド部に
例えば選択的酸化によって厚い絶縁層よりなる素子分離
＠域（３）が形成される。各素子形成部（２＾）および
（２Ｂ）には、それぞれ薄い酸化膜よりなるゲート絶縁
層（４Ａ）および（４Ｂ）が被着形成され、これの上に
またがって例えば多結晶シリコン層がパターン化されて
形成された所要の幅、即ち所要のチャンネル長に対応し
て設定された幅りのゲート電極（５）が形成される。そ
してこのゲート電極（５）即ちゲート部を挟んで各領域
（２＾）および（２Ｂ）においてそれぞれソースおよび
ドレイン領域（６ＡＳ ）および（６＾口）、（６ＢＳ
）および（６８１１）が形成されて、それぞれの素子
形成部（２Ａ）および（２Ｂ）にＭＩＳトランジスタＭ
ｉｓ−ＡおよびＭＩＳ−Ｂが形成されている。
）ランジスタ、例えばメモリ素子としてのＭＩＳ）ラン
ジスタと周辺回路のＭＩＳＩ−ランジスタを形成する場
合、そして、特に各回路素子間のいわゆるフィールド部
に例えば選択的酸化による厚い酸化膜等による素子分１
ｉ１１領域を形成するＭＩＳ−ＩＣでは、この素子分離
領域の形成部が凸部分となり、回路素子の形成部いわゆ
るアクティブ領域が、フィールド部より可成り低い凹部
分となる。第６図はその一例の要部の路線的平面図で、
第７図は第６図のＡ−Ａ線上の路線的断面図を示す。こ
の場合、シリコン半導体基板（１）の−主面における例
えば周辺回路素子としてのＭＩＳトランジスタを形成す
る小面積の素子形成部（２Ａ）と、例えばメモリ素子と
してのＭＩＳ）ランジスタを形成するチャンネル幅が大
で大面積の素子形成部（２Ｂ）との間のフィールド部に
例えば選択的酸化によって厚い絶縁層よりなる素子分離
＠域（３）が形成される。各素子形成部（２＾）および
（２Ｂ）には、それぞれ薄い酸化膜よりなるゲート絶縁
層（４Ａ）および（４Ｂ）が被着形成され、これの上に
またがって例えば多結晶シリコン層がパターン化されて
形成された所要の幅、即ち所要のチャンネル長に対応し
て設定された幅りのゲート電極（５）が形成される。そ
してこのゲート電極（５）即ちゲート部を挟んで各領域
（２＾）および（２Ｂ）においてそれぞれソースおよび
ドレイン領域（６ＡＳ ）および（６＾口）、（６ＢＳ
）および（６８１１）が形成されて、それぞれの素子
形成部（２Ａ）および（２Ｂ）にＭＩＳトランジスタＭ
ｉｓ−ＡおよびＭＩＳ−Ｂが形成されている。
このようなＭｉｓ−ＩＣを得る場合、そのゲート電極（
５）の形成、即ち多結晶シリコン層のパターン化にあた
っては、例えば第８図に示すように、基板（１）の素子
分離領域（３）によって区分された各素子形成部（２Ａ
）および（２Ｂ）上に、その各ゲート絶縁層（４＾）お
よび（４Ｂ）上を含んで低比抵抗の多結晶シリコン半導
体Ｊｉ（５１）を全面的に形成し、これの上にスピンコ
ード等によって感光性樹脂即ちフォトレジスト（５２）
を塗布する。そして、このフォトレジストに対してパタ
ーン露光および現（象を施してゲート電極（５）の形成
部を残して他部を除去し、このようにしてパターン化さ
れたフォトレジスト（５２）をマスクとして半導体層（
５１）を選択的にエツチングして第６図および第７図で
説明した所要の幅（チャンネル長）Ｌを有するゲート電
極（５）を形成するというフォトリソグラフィ技術によ
って形成することを普通とする。
５）の形成、即ち多結晶シリコン層のパターン化にあた
っては、例えば第８図に示すように、基板（１）の素子
分離領域（３）によって区分された各素子形成部（２Ａ
）および（２Ｂ）上に、その各ゲート絶縁層（４＾）お
よび（４Ｂ）上を含んで低比抵抗の多結晶シリコン半導
体Ｊｉ（５１）を全面的に形成し、これの上にスピンコ
ード等によって感光性樹脂即ちフォトレジスト（５２）
を塗布する。そして、このフォトレジストに対してパタ
ーン露光および現（象を施してゲート電極（５）の形成
部を残して他部を除去し、このようにしてパターン化さ
れたフォトレジスト（５２）をマスクとして半導体層（
５１）を選択的にエツチングして第６図および第７図で
説明した所要の幅（チャンネル長）Ｌを有するゲート電
極（５）を形成するというフォトリソグラフィ技術によ
って形成することを普通とする。
ところがこのように半導体層（５１）上に全面的に塗布
されたフォトレジスト（５２）の厚さは、例えば特公昭
６３〜２１４５号公報にも開示されているように、この
フォトレジスト（５２）の塗布形成面の凹部の面積が影
響してくる。即ち第８図に示すように小面積の素子形成
部（２Ａ〉における四部におけるフォトレジスト（５２
）の厚さｔ＾は、大面積素子形成部（２Ｂ）における凹
部の同様の厚さｔａに比して大となる。
されたフォトレジスト（５２）の厚さは、例えば特公昭
６３〜２１４５号公報にも開示されているように、この
フォトレジスト（５２）の塗布形成面の凹部の面積が影
響してくる。即ち第８図に示すように小面積の素子形成
部（２Ａ〉における四部におけるフォトレジスト（５２
）の厚さｔ＾は、大面積素子形成部（２Ｂ）における凹
部の同様の厚さｔａに比して大となる。
一方、フォトレジスト（５２）の膜厚を変化させた場合
におけるゲート電極の幅の設計値を１．０μ−とした場
合の、小面積素子形成部（２Ａ）と大面積素子形成部（
２Ｂ）とにそれぞれ形成されたＭＩＳトランジスタにお
けるゲート電極１！ｉｌＬの測定結果は第９図に示すよ
うになる。第９図においてΔ印および・印は、それぞれ
小面積素子形成部（２Ａ）と大面積素子形成部（２Ｂ）
にそれぞれ形成したＭｉｓ）ランジスタのゲート長の測
定結果を示すもので、この場合光の干渉等によって実際
に得られるゲート長即ちフォトリソグラフィに、上って
パターン化されたゲート電極（５）の幅にはばらつきが
生じる。このゲート電極（５）の幅、すなわちチャンネ
ル長のばらつきは、直ちにＭＩＳトランジスタの特性の
ばらつきとして表われる。そして、このゲート電極（５
）の幅のばらつきは、凹部の存在下では、パターン形状
、レジスト層の平均膜厚の大小、段差の大小、露光光源
の波長等によって変動する。
におけるゲート電極の幅の設計値を１．０μ−とした場
合の、小面積素子形成部（２Ａ）と大面積素子形成部（
２Ｂ）とにそれぞれ形成されたＭＩＳトランジスタにお
けるゲート電極１！ｉｌＬの測定結果は第９図に示すよ
うになる。第９図においてΔ印および・印は、それぞれ
小面積素子形成部（２Ａ）と大面積素子形成部（２Ｂ）
にそれぞれ形成したＭｉｓ）ランジスタのゲート長の測
定結果を示すもので、この場合光の干渉等によって実際
に得られるゲート長即ちフォトリソグラフィに、上って
パターン化されたゲート電極（５）の幅にはばらつきが
生じる。このゲート電極（５）の幅、すなわちチャンネ
ル長のばらつきは、直ちにＭＩＳトランジスタの特性の
ばらつきとして表われる。そして、このゲート電極（５
）の幅のばらつきは、凹部の存在下では、パターン形状
、レジスト層の平均膜厚の大小、段差の大小、露光光源
の波長等によって変動する。
本発明は、上述したように素子分離領域の凸部分として
形成され、これに対して素子形成部が凸部分として形成
されるＭｉｓ）ランジスタにおいて、フォトリソグラフ
ィの技術によってゲート電極をパターン化するにあたっ
てのフォトレジストの厚さの相違によるゲート長の不安
定性、従ってｆ４頼性の低下の課題を解決する。
形成され、これに対して素子形成部が凸部分として形成
されるＭｉｓ）ランジスタにおいて、フォトリソグラフ
ィの技術によってゲート電極をパターン化するにあたっ
てのフォトレジストの厚さの相違によるゲート長の不安
定性、従ってｆ４頼性の低下の課題を解決する。
本発明は、第１図にその一例の路線的拡大平面図を示し
、′第２図に第１図のＡ−Ａ線上の断面図を示すように
、例えばシリコン半導体基板（１）の−主面に凸部分を
形成する素子分離領域（３）に対する素子形成部（２Ｂ
）となる凸部分を素子分離領域（３）によって分割した
構造としてその分割された凸部分（２Ｂｚ ） （２
Ｂ２ ） （２Ｂ３ ）・・・・にほぼ一定の幅でゲ
ート即ちゲート電極（５）を延在させてＭＩＳトランジ
スタＭＩＳ−Ｂを構成する。
、′第２図に第１図のＡ−Ａ線上の断面図を示すように
、例えばシリコン半導体基板（１）の−主面に凸部分を
形成する素子分離領域（３）に対する素子形成部（２Ｂ
）となる凸部分を素子分離領域（３）によって分割した
構造としてその分割された凸部分（２Ｂｚ ） （２
Ｂ２ ） （２Ｂ３ ）・・・・にほぼ一定の幅でゲ
ート即ちゲート電極（５）を延在させてＭＩＳトランジ
スタＭＩＳ−Ｂを構成する。
（発明が解決しようとする課題〕
〔作用〕
上述の本発明によれば、大面積のＭ Ｉ Ｓ ｌ−ラン
ジスタＭＩＳ−Ｂの素子形成部（２Ｂ）を、複数部分（
２Ｂｚ ） （２Ｂ２ ） （２８３）・・・・に
分割したことによって、その分割凹部（２Ｂ１） （
２Ｂ２ ） （２Ｂ３ ）・・・・を例えば前述した
小面積素子形成部（２Ａ）と同等の幅に形成するように
なせば、ゲート電極（５）の形成に伴なうフォトリソグ
ラフィにおけるフォトレジストの塗布厚をゲート電極（
５）の形成部の各部においてつまりその実質的ゲート部
において均一のフォトレジストの厚さとすることができ
るので、得られたゲート１１極（５）の幅即ちゲート長
を各部において一定の幅に設定することができる。
ジスタＭＩＳ−Ｂの素子形成部（２Ｂ）を、複数部分（
２Ｂｚ ） （２Ｂ２ ） （２８３）・・・・に
分割したことによって、その分割凹部（２Ｂ１） （
２Ｂ２ ） （２Ｂ３ ）・・・・を例えば前述した
小面積素子形成部（２Ａ）と同等の幅に形成するように
なせば、ゲート電極（５）の形成に伴なうフォトリソグ
ラフィにおけるフォトレジストの塗布厚をゲート電極（
５）の形成部の各部においてつまりその実質的ゲート部
において均一のフォトレジストの厚さとすることができ
るので、得られたゲート１１極（５）の幅即ちゲート長
を各部において一定の幅に設定することができる。
即ち第３図に示すように、例えばシリコン半導体基板（
１）の−主面のフィールド部に凸部分として素子分％Ｉ
１１領域（３）が例えば選択酸化による厚い酸化膜とし
て形成された場合において、その本来大面積の素子形成
部（２Ｂ）となる部分を小面積の素子形成部（２Ａ）の
大きさに対応して複数部分（２Ｂ１ ）（２Ｂ２ ）
（２８３）・・・・に分割してその凹部分（２８１）
（２Ｂ２ ） （２８３） ・・・・（Ｄ幅ＷＢｔ
、 ＷＢ２． ＷＢ３ ” ＝を例えば小面積素子形成
部（２＾）における凹部の幅Ｗ＾とほぼ同等に選定する
ことができることによって、半導体基１ｉ （１１上に
全面的にゲート電極の形成のための低比抵抗の多結晶シ
リコン等よりなる例えば半導体＃（５１）をＣＶＤ法等
によって形成しこれの上にフォトレジスト（５２）を塗
布した場合、小面積素子形成部（２Ａ）と、大面積素子
形成部（２Ｂ）の各分割凹部分（２Ｂｚ ） （２Ｂ
２ ） （２Ｂ３ ）・・・・上において、フォトレ
ジスト（５２）の厚さをほぼ均等に形成することができ
る。したがってこのフォトレジスト（５２）に対して露
光現像処理を施した場合、その露光現像処理条件が各ゲ
ート部において一様となるのでこのようにフォトレジス
ト（５２）をパターン化してこれをマスクとして半４４
［（５１）をパターン化して得たゲート電極（５）は少
なくとも各ゲート部において均一の幅、すな：ｂち均一
のチャンネル長に選定される。従って所望の安定したト
ランジスタ特性を有するＭＩｓトランジスタを得ること
ができる。
１）の−主面のフィールド部に凸部分として素子分％Ｉ
１１領域（３）が例えば選択酸化による厚い酸化膜とし
て形成された場合において、その本来大面積の素子形成
部（２Ｂ）となる部分を小面積の素子形成部（２Ａ）の
大きさに対応して複数部分（２Ｂ１ ）（２Ｂ２ ）
（２８３）・・・・に分割してその凹部分（２８１）
（２Ｂ２ ） （２８３） ・・・・（Ｄ幅ＷＢｔ
、 ＷＢ２． ＷＢ３ ” ＝を例えば小面積素子形成
部（２＾）における凹部の幅Ｗ＾とほぼ同等に選定する
ことができることによって、半導体基１ｉ （１１上に
全面的にゲート電極の形成のための低比抵抗の多結晶シ
リコン等よりなる例えば半導体＃（５１）をＣＶＤ法等
によって形成しこれの上にフォトレジスト（５２）を塗
布した場合、小面積素子形成部（２Ａ）と、大面積素子
形成部（２Ｂ）の各分割凹部分（２Ｂｚ ） （２Ｂ
２ ） （２Ｂ３ ）・・・・上において、フォトレ
ジスト（５２）の厚さをほぼ均等に形成することができ
る。したがってこのフォトレジスト（５２）に対して露
光現像処理を施した場合、その露光現像処理条件が各ゲ
ート部において一様となるのでこのようにフォトレジス
ト（５２）をパターン化してこれをマスクとして半４４
［（５１）をパターン化して得たゲート電極（５）は少
なくとも各ゲート部において均一の幅、すな：ｂち均一
のチャンネル長に選定される。従って所望の安定したト
ランジスタ特性を有するＭＩｓトランジスタを得ること
ができる。
第１図および第２図に示すように、例えばシリコン半導
体基板（１１の一生面のフィールド部例えば周辺回路素
子としてのＭＩＳトランジスタの小面積素子形成部（２
Ａ）とメモリ素子としての大面積ＭＩＳトランジスタの
大面積素子形成部（２Ｂ）との間およびこれらを囲んで
そのフィールド部に選択的酸化による厚い酸化膜の凸部
分として形成される素子分離領域（３）を形成する。ま
たこれと共に、これと同時に大面積素子形成部（２Ｂ）
において、これを複数の部分に分割した凹部分（２ｔｈ
） （２８２）（２Ｂ３ ）・・・・を形成する。
体基板（１１の一生面のフィールド部例えば周辺回路素
子としてのＭＩＳトランジスタの小面積素子形成部（２
Ａ）とメモリ素子としての大面積ＭＩＳトランジスタの
大面積素子形成部（２Ｂ）との間およびこれらを囲んで
そのフィールド部に選択的酸化による厚い酸化膜の凸部
分として形成される素子分離領域（３）を形成する。ま
たこれと共に、これと同時に大面積素子形成部（２Ｂ）
において、これを複数の部分に分割した凹部分（２ｔｈ
） （２８２）（２Ｂ３ ）・・・・を形成する。
この例では、各分割四部（２Ｂ１） （２Ｂ２ ）
（２Ｂ３ ）・・・・は、互いに分離独立した長方形
状とした場合である。
（２Ｂ３ ）・・・・は、互いに分離独立した長方形
状とした場合である。
そして、第３図に示すように小面積素子形成部（２八）
と、複数の分割凹部（２Ｂ１） （２Ｂ２ ） ＜
２８３ ）・・・・に分割されて形成された大面積素子
形成部（２Ｂ）の各凹部における半導体基板＋１）の主
面に例えば薄い５ｉ（ｈ酸化膜よりなるゲート絶縁層（
４八）と、（４Ｂ＊ ） （４Ｂ２ ） （４８３
）・・・・を熱酸化等によって形成する。その後まず全
面的に例えば低比抵抗の不純物がドープされた多結晶シ
リコン層よりなる半導体１（５１）を例えばＣＶＤ法に
よって形成する。更にこれの上にフォトレジスト（５２
）を周知の技術によって塗布する。このようにすれば、
各ゲート絶縁層（４八）、（４Ｂｒ ） （４８２＞
（４８３）・・・・上に形成された各凹部に一様の厚さ
をもってフォトレジスト（５２）が塗布される０次に、
このフォトＬ・シスト（５２）に対して露光現像を行っ
て半導体ＩＩ （５１）の最終的にゲート電極（５）を
形成する部分以外に窓明けを行ってこの窓を通じて半導
体層（５１）に対してエツチングを行ってゲート電極（
５）の形成を行う。
と、複数の分割凹部（２Ｂ１） （２Ｂ２ ） ＜
２８３ ）・・・・に分割されて形成された大面積素子
形成部（２Ｂ）の各凹部における半導体基板＋１）の主
面に例えば薄い５ｉ（ｈ酸化膜よりなるゲート絶縁層（
４八）と、（４Ｂ＊ ） （４Ｂ２ ） （４８３
）・・・・を熱酸化等によって形成する。その後まず全
面的に例えば低比抵抗の不純物がドープされた多結晶シ
リコン層よりなる半導体１（５１）を例えばＣＶＤ法に
よって形成する。更にこれの上にフォトレジスト（５２
）を周知の技術によって塗布する。このようにすれば、
各ゲート絶縁層（４八）、（４Ｂｒ ） （４８２＞
（４８３）・・・・上に形成された各凹部に一様の厚さ
をもってフォトレジスト（５２）が塗布される０次に、
このフォトＬ・シスト（５２）に対して露光現像を行っ
て半導体ＩＩ （５１）の最終的にゲート電極（５）を
形成する部分以外に窓明けを行ってこの窓を通じて半導
体層（５１）に対してエツチングを行ってゲート電極（
５）の形成を行う。
そして、このゲート電極（５）の形成後に通常における
と同様に、例えばこのゲート電極（５）と、素子分離領
域（３）の厚い５ｉ０２酸化膜をイオン注入マスクとし
て各素子形成部（２Ａ）と、（２Ｂｚ ） （２Ｂ２
）（６Ｂｓｔ） （６Ｂｓ２） （６ＢＳ３）
” ”および（６Ｂｏｔ ）（６ＢＤ２ ） （６８
Ｄ３ ）・・・・とを形成し、各形成部（２＾）にＭＩ
ＳトランジスタＭＩＳ−Ａを形成し、形成部（２Ｂ）に
、複数個の小面積ＭＩＳトランジスタの集合によるＭＩ
Ｓ）ランジスタＭｉｓ−Ｂを形成する。
と同様に、例えばこのゲート電極（５）と、素子分離領
域（３）の厚い５ｉ０２酸化膜をイオン注入マスクとし
て各素子形成部（２Ａ）と、（２Ｂｚ ） （２Ｂ２
）（６Ｂｓｔ） （６Ｂｓ２） （６ＢＳ３）
” ”および（６Ｂｏｔ ）（６ＢＤ２ ） （６８
Ｄ３ ）・・・・とを形成し、各形成部（２＾）にＭＩ
ＳトランジスタＭＩＳ−Ａを形成し、形成部（２Ｂ）に
、複数個の小面積ＭＩＳトランジスタの集合によるＭＩ
Ｓ）ランジスタＭｉｓ−Ｂを形成する。
なお、上述した第１図の例においては、その大面積素子
形成部（２Ｂ）の分割凹部（２８１） （２Ｂ２ ）
（２Ｂ３）・・・・が−列に直線上に配列された形状と
した場合であるが、ある場合は第４図に示すように複数
列に配列しゲート電極（５）をジグザグパターンに形成
することもできる。
形成部（２Ｂ）の分割凹部（２８１） （２Ｂ２ ）
（２Ｂ３）・・・・が−列に直線上に配列された形状と
した場合であるが、ある場合は第４図に示すように複数
列に配列しゲート電極（５）をジグザグパターンに形成
することもできる。
また、あるいは第５図に示すように大部分において分割
凹部（２Ｂ！ ） （２Ｂ２ ） （２Ｂ］ ）・
・・・を形成した例えば櫛歯状をなして実質的にこれの
上に全面的に多結晶シリコン半導体層（５１）を形成し
てこれの上にフォトレジスト（５２）を形成する場合に
おいてその大面積素子形成部（２Ｂ）におけるＭＩＳＩ
−ランジスタＭＩＳ−Ｈのゲート部近傍におけるレジス
ト（５２）の厚さを各部−様に設定することができる。
凹部（２Ｂ！ ） （２Ｂ２ ） （２Ｂ］ ）・
・・・を形成した例えば櫛歯状をなして実質的にこれの
上に全面的に多結晶シリコン半導体層（５１）を形成し
てこれの上にフォトレジスト（５２）を形成する場合に
おいてその大面積素子形成部（２Ｂ）におけるＭＩＳＩ
−ランジスタＭＩＳ−Ｈのゲート部近傍におけるレジス
ト（５２）の厚さを各部−様に設定することができる。
このようにして分割四部（２Ｔｏ ） （２Ｂ２ ）
（２Ｂ３ ）・・・・によって形成された各ゲート
部の実質的ゲー１−ｍＬ即ちチャンネル長と直交する方
向における実効ゲート部の和が目的とする例えばメモリ
素子としてのＭ Ｉ Ｓ ｌ−ランジスタＭ Ｉ Ｓ−
Ｈにおけるゲート幅と同等になるように各分割凹部（２
Ｂｓ ）（２８２） （２８３）の幅を選定する。
（２Ｂ３ ）・・・・によって形成された各ゲート
部の実質的ゲー１−ｍＬ即ちチャンネル長と直交する方
向における実効ゲート部の和が目的とする例えばメモリ
素子としてのＭ Ｉ Ｓ ｌ−ランジスタＭ Ｉ Ｓ−
Ｈにおけるゲート幅と同等になるように各分割凹部（２
Ｂｓ ）（２８２） （２８３）の幅を選定する。
上述したように本発明によれば、例えばメモリ素子とし
ての大面積ＭＩＳ！−ランジスタＭＩＳ−１３即ち大チ
ャンネル幅のＭＩＳＩ−ランジスタにおける大面積素子
形成部において分割凹部（２Ｂ１）（２Ｂ２ ） （
２８３）・・・・を形成したことによって、ここにおけ
るゲート電極形成時のフォトレジストの厚さを他の小面
積の例えば周辺回路のＭＩＳトランジスタＭＩＳ−Ａの
形成部（２Ａ）におけるフォトレジストの厚さと同等に
選定することができるようにしたので、フォトリソグラ
フィによってパターン化されたゲート電極（５）の幅を
各部所定の幅に確実に選定することができることによっ
て信頼性の′高い安定した特性のＭＩＳトランジスタを
再現性良く得ることができる。
ての大面積ＭＩＳ！−ランジスタＭＩＳ−１３即ち大チ
ャンネル幅のＭＩＳＩ−ランジスタにおける大面積素子
形成部において分割凹部（２Ｂ１）（２Ｂ２ ） （
２８３）・・・・を形成したことによって、ここにおけ
るゲート電極形成時のフォトレジストの厚さを他の小面
積の例えば周辺回路のＭＩＳトランジスタＭＩＳ−Ａの
形成部（２Ａ）におけるフォトレジストの厚さと同等に
選定することができるようにしたので、フォトリソグラ
フィによってパターン化されたゲート電極（５）の幅を
各部所定の幅に確実に選定することができることによっ
て信頼性の′高い安定した特性のＭＩＳトランジスタを
再現性良く得ることができる。
第１図は本発明によるＭＩＳＩ−ランジスタの路線的拡
大平面図、第２図は第１図Ａ−Ａ線上の拡大断面図、第
３図はこのＭＩＳ）ランジスタの製造の説明に供する一
工程断面図、第４図および第５図はそれぞれ本発明によ
るＭ Ｉ Ｓ ｌ−ランジスタの他の例の路線的拡大平
面図、第６図は従来のＭＩＳトランジスタの路線的拡大
平面図、第７図は第６図のＡ−Ａ線上の路線的拡大断面
図、第８図は従来のＭＩＳＩ・ランジスタの製造方法の
説明に供する〜工程断面図、第９図はゲート電極幅の膜
厚依存性を示す測定曲線図である。 （１）は半導体基板、（２Ａ）は小面積の素子形成部、
（２Ｂ）は大面積素子形成部、（２Ｂ１） （２Ｂ２
）（２Ｂ３ ）・・・・は分割凹部、（３）は素子分
離領域、（４八） 、 （４Ｂ） 、
（４Ｂ１ ） 、 （４Ｂ２） 、
（４１３３）・・・・はゲート絶縁層、（５）はゲート
電極、（５１）は半導体層、（５２）はフォトレジスト
である。 同 松隈秀盛 １足来、−＋ＭＩ５）−ランヅ入７９平面巴ＭＩ５−Ａ
、Ｍｒ５−Ｂ−−−ＨＩ５）−テシシスアん）来ドラジ
ン゛入７つ９月１こ４夫７ト工十１断面日第８図 薯６釦計へ綿二／ｌｌ＃面に 第７図
大平面図、第２図は第１図Ａ−Ａ線上の拡大断面図、第
３図はこのＭＩＳ）ランジスタの製造の説明に供する一
工程断面図、第４図および第５図はそれぞれ本発明によ
るＭ Ｉ Ｓ ｌ−ランジスタの他の例の路線的拡大平
面図、第６図は従来のＭＩＳトランジスタの路線的拡大
平面図、第７図は第６図のＡ−Ａ線上の路線的拡大断面
図、第８図は従来のＭＩＳＩ・ランジスタの製造方法の
説明に供する〜工程断面図、第９図はゲート電極幅の膜
厚依存性を示す測定曲線図である。 （１）は半導体基板、（２Ａ）は小面積の素子形成部、
（２Ｂ）は大面積素子形成部、（２Ｂ１） （２Ｂ２
）（２Ｂ３ ）・・・・は分割凹部、（３）は素子分
離領域、（４八） 、 （４Ｂ） 、
（４Ｂ１ ） 、 （４Ｂ２） 、
（４１３３）・・・・はゲート絶縁層、（５）はゲート
電極、（５１）は半導体層、（５２）はフォトレジスト
である。 同 松隈秀盛 １足来、−＋ＭＩ５）−ランヅ入７９平面巴ＭＩ５−Ａ
、Ｍｒ５−Ｂ−−−ＨＩ５）−テシシスアん）来ドラジ
ン゛入７つ９月１こ４夫７ト工十１断面日第８図 薯６釦計へ綿二／ｌｌ＃面に 第７図
Claims (1)
- 凸部分を形成する素子分離領域に対する素子形成部とな
る凹部分を分割してほぼ一定の幅で上記凹部分にゲート
を延在させたＭＩＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15285388A JPH023976A (ja) | 1988-06-21 | 1988-06-21 | Ｍｉｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15285388A JPH023976A (ja) | 1988-06-21 | 1988-06-21 | Ｍｉｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023976A true JPH023976A (ja) | 1990-01-09 |
Family
ID=15549557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15285388A Pending JPH023976A (ja) | 1988-06-21 | 1988-06-21 | Ｍｉｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717239A (en) * | 1995-11-15 | 1998-02-10 | Nec Corporation | MOS transistor with large gate width |
-
1988
- 1988-06-21 JP JP15285388A patent/JPH023976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717239A (en) * | 1995-11-15 | 1998-02-10 | Nec Corporation | MOS transistor with large gate width |
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